JP2740177B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明はMIS型容量素子を組み込んだ半導体集積回路
およびそれを用いた電子回路装置に関する。
およびそれを用いた電子回路装置に関する。
（ロ）従来の技術 バイポーラ型ICは、コレクタとなる半導体層表面にベ
ース、エミッタを２重拡散して形成した縦型のNPNトラ
ンジスタを主体として構成されている。その為、前記NP
Nトランジスタを製造するベース及びエミッタ拡散工程
は必要不可欠の工程であり、コレクタ直列抵抗を低減す
る為の高濃度埋込層形成工程やエピタキシャル層成長工
程、各素子を接合分離する為の分離領域形成工程や電気
的接続の為の電極形成工程等と並んでバイポーラ型ICを
製造するのに欠かせない工程（基本工程）である。
ース、エミッタを２重拡散して形成した縦型のNPNトラ
ンジスタを主体として構成されている。その為、前記NP
Nトランジスタを製造するベース及びエミッタ拡散工程
は必要不可欠の工程であり、コレクタ直列抵抗を低減す
る為の高濃度埋込層形成工程やエピタキシャル層成長工
程、各素子を接合分離する為の分離領域形成工程や電気
的接続の為の電極形成工程等と並んでバイポーラ型ICを
製造するのに欠かせない工程（基本工程）である。
一方、回路的な要求から他の素子、例えばPNPトラン
ジスタ、抵抗、容量、ツェナーダイオード等を同一基板
上に組み込みたい要求がある。この場合、工程の簡素化
という点から可能な限り前記基本工程を流用した方が好
ましいことは言うまでもない。しかしながら、前記ベー
ス及びエミッタ拡散工程はNPNトランジスタの特性を最
重要視して諸条件が設定される為、前記基本工程だけで
は集積化が困難な場合が多い。そこで、基本的なNPNト
ランジスタの形成を目的とせず、他の素子を組み込む為
もしくは他素子の特性を向上することを目的として新規
な工程を追加することがある。例えば前記エミッタ拡散
によるカソード領域とでツェナーダイオードのツェナー
電圧を制御するアノード領域を形成する為のP+拡散工
程、ベース領域とは比抵抗が異なる抵抗領域を形成する
為のＲ拡散工程やインプラ抵抗形成工程、MOS型よりも
大きな容量が得られる窒化膜容量を形成する為の窒化膜
形成工程、NPNトランジスタのコレクタ直列抵抗を更に
低減する為のコレクタ低抵抗領域形成工程等がそれであ
り、全てバイポーラICの用途や目的及びコスト的な面か
ら検討して追加するか否かが決定される工程（オプショ
ン工程）である。
ジスタ、抵抗、容量、ツェナーダイオード等を同一基板
上に組み込みたい要求がある。この場合、工程の簡素化
という点から可能な限り前記基本工程を流用した方が好
ましいことは言うまでもない。しかしながら、前記ベー
ス及びエミッタ拡散工程はNPNトランジスタの特性を最
重要視して諸条件が設定される為、前記基本工程だけで
は集積化が困難な場合が多い。そこで、基本的なNPNト
ランジスタの形成を目的とせず、他の素子を組み込む為
もしくは他素子の特性を向上することを目的として新規
な工程を追加することがある。例えば前記エミッタ拡散
によるカソード領域とでツェナーダイオードのツェナー
電圧を制御するアノード領域を形成する為のP+拡散工
程、ベース領域とは比抵抗が異なる抵抗領域を形成する
為のＲ拡散工程やインプラ抵抗形成工程、MOS型よりも
大きな容量が得られる窒化膜容量を形成する為の窒化膜
形成工程、NPNトランジスタのコレクタ直列抵抗を更に
低減する為のコレクタ低抵抗領域形成工程等がそれであ
り、全てバイポーラICの用途や目的及びコスト的な面か
ら検討して追加するか否かが決定される工程（オプショ
ン工程）である。
上記オプション工程を利用して形成したMIS型容量を
第６図に示す、同図において、（31）はＰ型半導体基
板、（32）はＮ型エピタキシャル層、（33）はN+型埋め
込み層、（34）はP+型分離領域、（35）はアイランド、
（36）はエミッタ拡散によるN+型の下部電極領域、（3
7）は高誘電率絶縁体としてのシリコン窒化膜（Si
3N4）、（38）はアルミニウム材料から成る上部電極、
（39）は酸化膜、（40）は電極である。尚、窒化膜を利
用したMIS型容量としては、例えば特開昭60−244056号
公報に記載されている。
第６図に示す、同図において、（31）はＰ型半導体基
板、（32）はＮ型エピタキシャル層、（33）はN+型埋め
込み層、（34）はP+型分離領域、（35）はアイランド、
（36）はエミッタ拡散によるN+型の下部電極領域、（3
7）は高誘電率絶縁体としてのシリコン窒化膜（Si
3N4）、（38）はアルミニウム材料から成る上部電極、
（39）は酸化膜、（40）は電極である。尚、窒化膜を利
用したMIS型容量としては、例えば特開昭60−244056号
公報に記載されている。
（ハ）発明が解決しようとする課題 しかしながら、従来のMIS型容量は下部電極としてNPN
トランジスタのエミッタ領域を利用している為、エミッ
タ領域形成用のＮ型不純物をデポした後に窒化膜を形成
し、その後でＮ型不純物のドライブインを行わなければ
ならない。すると、窒化膜のデポ時に使用する800℃前
後の熱処理がエミッタ領域を拡散させる為、NPNトラン
ジスタのhFE（電流増幅率）のばらつきが大きく、その
コントロールが難しい問題点があった。
トランジスタのエミッタ領域を利用している為、エミッ
タ領域形成用のＮ型不純物をデポした後に窒化膜を形成
し、その後でＮ型不純物のドライブインを行わなければ
ならない。すると、窒化膜のデポ時に使用する800℃前
後の熱処理がエミッタ領域を拡散させる為、NPNトラン
ジスタのhFE（電流増幅率）のばらつきが大きく、その
コントロールが難しい問題点があった。
また、窒化膜の形成に必要なオプション工程を追加し
たか否かでエミッタ領域の熱処理条件を変える必要があ
る為、機種別の工程管理が必要であり、管理の共通化が
できない問題点があった。
たか否かでエミッタ領域の熱処理条件を変える必要があ
る為、機種別の工程管理が必要であり、管理の共通化が
できない問題点があった。
これらの問題点を避けるために、MIS型容量の下部電
極としてエミッタ拡散前の拡散工程、例えばベース拡散
等を用いると、下部電極の表面不純物濃度が低下して上
部電極の電界によって空乏層が発生し、このためにMIS
型容量の容量に温度変化を生じる問題点があった。
極としてエミッタ拡散前の拡散工程、例えばベース拡散
等を用いると、下部電極の表面不純物濃度が低下して上
部電極の電界によって空乏層が発生し、このためにMIS
型容量の容量に温度変化を生じる問題点があった。
（ニ）課題を解決するための手段 本発明は斯上した問題点に鑑みてなされ、MIS型容量
の下部電極となる拡散領域をエミッタ領域拡散前の拡散
工程で形成し、上部電極と下部電極間にバイアス電位を
与えて表面蓄積電荷層の発生を抑制することにより、従
来の問題点を解決した半導体集積回路およびそれを用い
た電子回路装置を提供するものである。
の下部電極となる拡散領域をエミッタ領域拡散前の拡散
工程で形成し、上部電極と下部電極間にバイアス電位を
与えて表面蓄積電荷層の発生を抑制することにより、従
来の問題点を解決した半導体集積回路およびそれを用い
た電子回路装置を提供するものである。
（ホ）作用 本発明に依れば、下部電極となる拡散領域をエミッタ
拡散以前に形成することにより、窒化膜の形成時に必要
な800℃前後の熱処理によりNPNトランジスタのhFEのば
らつきをなくすことができる。また下部電極となる拡散
領域の空乏層は拡散領域の表面不純物濃度の低下により
当然発生するが、上部電極と下部電極間のバイアス電位
で抑制することができる。
拡散以前に形成することにより、窒化膜の形成時に必要
な800℃前後の熱処理によりNPNトランジスタのhFEのば
らつきをなくすことができる。また下部電極となる拡散
領域の空乏層は拡散領域の表面不純物濃度の低下により
当然発生するが、上部電極と下部電極間のバイアス電位
で抑制することができる。
（ヘ）実施例 以下に本発明の各実施例を図面を参照して詳述する。
先ず、本発明の第１の実施例を第１図に示す。第１図
において、（１）はＮ型のシリコン半導体基板、（２）
は基板（１）表面に設けた下部電極となるＰ型又はＮ型
の拡散領域、（３）は拡散領域（２）を被覆する絶縁
膜、（４）は絶縁膜（３）上に設けたアルミニウムより
成る上部電極である。
において、（１）はＮ型のシリコン半導体基板、（２）
は基板（１）表面に設けた下部電極となるＰ型又はＮ型
の拡散領域、（３）は拡散領域（２）を被覆する絶縁
膜、（４）は絶縁膜（３）上に設けたアルミニウムより
成る上部電極である。
本発明の特徴は拡散領域（２）の不純物濃度をエミッ
タ拡散（1021atoms・cm-2）より低く設定できる点にあ
る。拡散領域（２）の不純物濃度を下げると、上部電極
（４）の電界の影響により拡散領域（２）表面に空乏層
が形成される。この空乏層の発生を上部電極（４）と下
部電極（５）間に適切な直流バイアス電位を与えて、拡
散領域（２）表面に表面蓄積電荷層（６）を発生させて
抑制している。
タ拡散（1021atoms・cm-2）より低く設定できる点にあ
る。拡散領域（２）の不純物濃度を下げると、上部電極
（４）の電界の影響により拡散領域（２）表面に空乏層
が形成される。この空乏層の発生を上部電極（４）と下
部電極（５）間に適切な直流バイアス電位を与えて、拡
散領域（２）表面に表面蓄積電荷層（６）を発生させて
抑制している。
本発明に依るMIS型容量は、上部電極（４）と絶縁膜
（３）とで形成されるMOS容量（容量値をCoxとする）
と、拡散領域（２）表面の空乏層で形成される空乏層容
量（容量値をCdとする）とが直列に接続された構造とな
る。この結果、全容量値Ｃは で与えられる。しかし空乏層容量Cd∞Ｔという関係があ
り、温度特性を有している。そこで上部電極（４）と下
部電極（５）間に直流バイアス電位を印加して拡散領域
（２）表面に上部電極（４）の電界を利用して表面蓄積
電荷層（６）を形成し、空乏層の広がりを抑制して空乏
層容量を最少限にしてMIS型容量の温度変化を防止して
いる。
（３）とで形成されるMOS容量（容量値をCoxとする）
と、拡散領域（２）表面の空乏層で形成される空乏層容
量（容量値をCdとする）とが直列に接続された構造とな
る。この結果、全容量値Ｃは で与えられる。しかし空乏層容量Cd∞Ｔという関係があ
り、温度特性を有している。そこで上部電極（４）と下
部電極（５）間に直流バイアス電位を印加して拡散領域
（２）表面に上部電極（４）の電界を利用して表面蓄積
電荷層（６）を形成し、空乏層の広がりを抑制して空乏
層容量を最少限にしてMIS型容量の温度変化を防止して
いる。
次に本発明の第２の実施例を第２図に示す。第２図に
おいて、（11）はＰ型シリコン半導体基板、（12）はＮ
型エピタキシャル層、（13）はN+型の埋め込み層、（1
4）はP+型の分離領域、（15）は下部電極となるＰ型の
拡散領域、（16）は誘電体層となるシリコン窒化膜、
（17）はアルミニウムよりなる上部電極、（18）はＰ型
のベース領域、（19）はN+型のエミッタ領域、（20）は
N+型のコレクタコンタクト領域である。
おいて、（11）はＰ型シリコン半導体基板、（12）はＮ
型エピタキシャル層、（13）はN+型の埋め込み層、（1
4）はP+型の分離領域、（15）は下部電極となるＰ型の
拡散領域、（16）は誘電体層となるシリコン窒化膜、
（17）はアルミニウムよりなる上部電極、（18）はＰ型
のベース領域、（19）はN+型のエミッタ領域、（20）は
N+型のコレクタコンタクト領域である。
第２の実施例では、一つの島領域（21）に本発明のMI
S容量を形成し、他の島領域（21）にはNPNトランジスタ
を混載したバイポーラ半導体集積回路を示している。こ
のMIS容量では下部電極をベース拡散時に形成したＰ型
拡散領域（15）を用い、誘電体層としてシリコン窒化膜
（16）を用いた点に特徴がある。そして上部電極（17）
には低電位（接地電位）を印加して、Ｐ型拡散領域（1
5）表面に正孔よりなる表面蓄積電荷層を形成して、空
乏層容量による温度特性を大幅に低減している。
S容量を形成し、他の島領域（21）にはNPNトランジスタ
を混載したバイポーラ半導体集積回路を示している。こ
のMIS容量では下部電極をベース拡散時に形成したＰ型
拡散領域（15）を用い、誘電体層としてシリコン窒化膜
（16）を用いた点に特徴がある。そして上部電極（17）
には低電位（接地電位）を印加して、Ｐ型拡散領域（1
5）表面に正孔よりなる表面蓄積電荷層を形成して、空
乏層容量による温度特性を大幅に低減している。
更に本発明の第３の実施例を第３図に示す。なお第２
図と共通するものは同一符号を用いる。第３図におい
て、（11）はＰ型シリコン半導体基板、（12）はＮ型の
エピタキシャル層、（13）はN+型の埋め込み層、（14）
はP+型の分離領域、（22）は下部電極となるＮ型の拡散
領域、（23）は誘電体層となるシリコン酸化膜、（17）
はアルミニウムよりなる上部電極、（18）はＰ型のベー
ス領域、（19）はＮ型のエミッタ領域、（20）はN+型の
コレクタコンタクト領域である。
図と共通するものは同一符号を用いる。第３図におい
て、（11）はＰ型シリコン半導体基板、（12）はＮ型の
エピタキシャル層、（13）はN+型の埋め込み層、（14）
はP+型の分離領域、（22）は下部電極となるＮ型の拡散
領域、（23）は誘電体層となるシリコン酸化膜、（17）
はアルミニウムよりなる上部電極、（18）はＰ型のベー
ス領域、（19）はＮ型のエミッタ領域、（20）はN+型の
コレクタコンタクト領域である。
第３の実施例では、一つの島領域（21）に本発明のMI
S容量を形成し、他の島領域（21）にはNPNトランジスタ
を混載したバイポーラ半導体集積回路を示している。こ
のMIS容量では下部電極をコレクタコンタクト拡散時に
形成したＮ型拡散領域（22）を用い、誘電体層として薄
いシリコン酸化膜（23）を用いた点に特徴がある。そし
て上部電極（17）には高電位を印加して、Ｎ型拡散領域
（22）表面に電子よりなる表面蓄積電荷層を形成して、
空乏層容量による温度特性を大幅に低減している。
S容量を形成し、他の島領域（21）にはNPNトランジスタ
を混載したバイポーラ半導体集積回路を示している。こ
のMIS容量では下部電極をコレクタコンタクト拡散時に
形成したＮ型拡散領域（22）を用い、誘電体層として薄
いシリコン酸化膜（23）を用いた点に特徴がある。そし
て上部電極（17）には高電位を印加して、Ｎ型拡散領域
（22）表面に電子よりなる表面蓄積電荷層を形成して、
空乏層容量による温度特性を大幅に低減している。
次に第４図Ａ乃至第４図Ｆを参照して本発明に依る半
導体集積回路の製造方法を説明する。
導体集積回路の製造方法を説明する。
先ず第４図Ａに示す如く、Ｐ型のシリコン半導体基板
（11）の表面にアンチモン（Sb）又はヒ素（As）等のＮ
型不純物を選択的にドープしてN+型埋め込み層（13）を
形成し、基板（11）全面に厚さ５〜10μのＮ型のエピタ
キシャル層（12）を積層する。
（11）の表面にアンチモン（Sb）又はヒ素（As）等のＮ
型不純物を選択的にドープしてN+型埋め込み層（13）を
形成し、基板（11）全面に厚さ５〜10μのＮ型のエピタ
キシャル層（12）を積層する。
次に第４図Ｂに示す如く、エピタキシャル層（12）表
面からボロン（Ｂ）を選択的に拡散することによって、
埋め込み層（13）を夫々取囲むようにエピタキシャル層
（12）を貫通するP+型の分離領域（14）を形成する。分
離領域（14）で囲まれたエピタキシャル層（12）が夫々
の回路素子を形成する為の島領域（21）となる。コレク
タコンタクト領域（20）はエピタキシャル層（12）表面
から埋め込み層（13）に到達する様に形成する。
面からボロン（Ｂ）を選択的に拡散することによって、
埋め込み層（13）を夫々取囲むようにエピタキシャル層
（12）を貫通するP+型の分離領域（14）を形成する。分
離領域（14）で囲まれたエピタキシャル層（12）が夫々
の回路素子を形成する為の島領域（21）となる。コレク
タコンタクト領域（20）はエピタキシャル層（12）表面
から埋め込み層（13）に到達する様に形成する。
次に第４図Ｃに示す如く、エピタキシャル層（12）表
面からＰ型不純物（ボロン）を選択拡散又はイオン注入
することによって島領域（21）表面にMIS型容量素子の
下部電極となる拡散領域（15）を形成し、他の島領域
（21）表面にはNPNトランジスタのベースとなるベース
領域（18）を形成する。従って、拡散領域（15）の不純
物濃度はベース拡散と同じであり、1019atoms・cm-2と
なっている。これは従来のエミッタ拡散が1021atoms・c
m-2であるので、かなり表面不純物濃度が低下してい
る。
面からＰ型不純物（ボロン）を選択拡散又はイオン注入
することによって島領域（21）表面にMIS型容量素子の
下部電極となる拡散領域（15）を形成し、他の島領域
（21）表面にはNPNトランジスタのベースとなるベース
領域（18）を形成する。従って、拡散領域（15）の不純
物濃度はベース拡散と同じであり、1019atoms・cm-2と
なっている。これは従来のエミッタ拡散が1021atoms・c
m-2であるので、かなり表面不純物濃度が低下してい
る。
次に第４図Ｄに示す如く、エピタキシャル層（12）表
面の酸化膜（24）を選択的にエッチング除去して拡散領
域（15）表面の一部を露出させ、エピタキシャル層（1
2）全面に常圧CVD法等の技術を用いて膜厚数百〜千数百
Åのシリコン窒化膜（Si3N4）を堆積させる。シリコン
窒化膜はシリコン酸化膜よりも高い誘電率を示すので、
大容量を形成することが可能である。そして、前記シリ
コン窒化膜表面に周知のレジストパターンを形成し、ド
ライエッチ等の技術を利用して前記露出した拡散領域
（15）の表面を覆う誘電体薄膜（16）を形成する。その
後、誘電体薄膜（16）を覆う様にCVD法による酸化膜（2
5）を堆積させる。
面の酸化膜（24）を選択的にエッチング除去して拡散領
域（15）表面の一部を露出させ、エピタキシャル層（1
2）全面に常圧CVD法等の技術を用いて膜厚数百〜千数百
Åのシリコン窒化膜（Si3N4）を堆積させる。シリコン
窒化膜はシリコン酸化膜よりも高い誘電率を示すので、
大容量を形成することが可能である。そして、前記シリ
コン窒化膜表面に周知のレジストパターンを形成し、ド
ライエッチ等の技術を利用して前記露出した拡散領域
（15）の表面を覆う誘電体薄膜（16）を形成する。その
後、誘電体薄膜（16）を覆う様にCVD法による酸化膜（2
5）を堆積させる。
次に第４図Ｅに示す如く、今度はNPNトランジスタの
ベース領域（18）表面の酸化膜（25）を開孔し、この酸
化膜（25）をマスクとしてリン（Ｐ）を選択拡散するこ
とによりN+型のエミッタ領域（19）を形成する。
ベース領域（18）表面の酸化膜（25）を開孔し、この酸
化膜（25）をマスクとしてリン（Ｐ）を選択拡散するこ
とによりN+型のエミッタ領域（19）を形成する。
次に第４図Ｆに示す如く、酸化膜（25）上にネガ又は
ポジ型のフォトレジストによるレジストパターンを形成
し、ウェット又はドライエッチングによって誘電体薄膜
（16）上の酸化膜（25）を除去し、さらに酸化膜（25）
の所望の部分に電気的接続の為のコンタクトホールを開
孔する。そして、基板（11）全面に周知の蒸着又はスパ
ッタ技術によりアルミニウム層を形成し、このアルミニ
ウム層を再度パターニングすることによって所望形状の
電極（26）と誘電体薄膜（16）上の上部電極（17）を形
成する。
ポジ型のフォトレジストによるレジストパターンを形成
し、ウェット又はドライエッチングによって誘電体薄膜
（16）上の酸化膜（25）を除去し、さらに酸化膜（25）
の所望の部分に電気的接続の為のコンタクトホールを開
孔する。そして、基板（11）全面に周知の蒸着又はスパ
ッタ技術によりアルミニウム層を形成し、このアルミニ
ウム層を再度パターニングすることによって所望形状の
電極（26）と誘電体薄膜（16）上の上部電極（17）を形
成する。
斯上した本願の製造方法によれば、MIS型容量の拡散
領域（16）としてエミッタ拡散工程以前に形成したＰ又
はＮ型の拡散領域を使用したので、誘電体薄膜（16）の
製造工程をエミッタ拡散工程の前に配置することができ
る。すると、エミッタ領域（19）形成用のリン（Ｐ）の
デポジットからリン（Ｐ）のドライブインの間にMIS型
容量形成の為の熱処理を配置する必要が無く、デポジッ
トによってリン（Ｐ）が初期拡散された状態から即NPN
トランジスタのhFE（電流増幅率）コントロールの為の
熱処理（ドライブイン）工程を行なうことができる。そ
の為、NPNトランジスタのhFEのばらつきが少なく、MIS
型容量を組み込んだことによるhFEコントロールの難し
さを解消できる。また、MIS型容量を組み込む組み込ま
ないにかかわらずエミッタ領域（19）の熱処理条件を一
本化することができるので、機種別の工程管理が極めて
容易になる。
領域（16）としてエミッタ拡散工程以前に形成したＰ又
はＮ型の拡散領域を使用したので、誘電体薄膜（16）の
製造工程をエミッタ拡散工程の前に配置することができ
る。すると、エミッタ領域（19）形成用のリン（Ｐ）の
デポジットからリン（Ｐ）のドライブインの間にMIS型
容量形成の為の熱処理を配置する必要が無く、デポジッ
トによってリン（Ｐ）が初期拡散された状態から即NPN
トランジスタのhFE（電流増幅率）コントロールの為の
熱処理（ドライブイン）工程を行なうことができる。そ
の為、NPNトランジスタのhFEのばらつきが少なく、MIS
型容量を組み込んだことによるhFEコントロールの難し
さを解消できる。また、MIS型容量を組み込む組み込ま
ないにかかわらずエミッタ領域（19）の熱処理条件を一
本化することができるので、機種別の工程管理が極めて
容易になる。
第５図に本発明に依るMIS型容量のＣ−Ｖ特性を示
す。この特性は拡散領域（15）がＰ型のとき、０℃,30
℃,80℃のときのＣ−Ｖカーブを示している。この特性
図からバイアス電圧を上部電極（17）に約5V以上印加す
れば、容量値の温度変化を小さくできることが明らかで
ある。
す。この特性は拡散領域（15）がＰ型のとき、０℃,30
℃,80℃のときのＣ−Ｖカーブを示している。この特性
図からバイアス電圧を上部電極（17）に約5V以上印加す
れば、容量値の温度変化を小さくできることが明らかで
ある。
更に本発明に依るMIS型容量を組み込んだ半導体集積
回路をラジオ受信機、テレビジョン受像機、VTR等の電
子回路装置に用いることにより、MIS型容量の温度変化
を抑制でき安定した特性を実現できる。
回路をラジオ受信機、テレビジョン受像機、VTR等の電
子回路装置に用いることにより、MIS型容量の温度変化
を抑制でき安定した特性を実現できる。
（ト）発明の効果 本発明に依れば、上部電極（17）にバイアス電位を印
加することにより下部電極となる拡散領域（16）（22）
表面に表面蓄積電荷層を形成して空乏層の広がりを抑制
し、温度特性の少ないMIS型容量を実現できる利点を有
する。
加することにより下部電極となる拡散領域（16）（22）
表面に表面蓄積電荷層を形成して空乏層の広がりを抑制
し、温度特性の少ないMIS型容量を実現できる利点を有
する。
また本発明によるMIS型容量は半導体集積回路の一つ
の島領域（21）に形成できるので、温度特性の少ないMI
S型容量を組み込んだ半導体集積回路を提供できる利点
を有する。
の島領域（21）に形成できるので、温度特性の少ないMI
S型容量を組み込んだ半導体集積回路を提供できる利点
を有する。
また本発明によるMIS型容量は拡散領域（16）（22）
をNPNトランジスタのコレクタコンタクト拡散またはベ
ース拡散で兼用できるので、拡散領域（16）（22）をコ
レクタコンタクト拡散またはベース拡散工程で形成でき
る利点を有する。
をNPNトランジスタのコレクタコンタクト拡散またはベ
ース拡散で兼用できるので、拡散領域（16）（22）をコ
レクタコンタクト拡散またはベース拡散工程で形成でき
る利点を有する。
また本発明によるMIS型容量は絶縁膜（16）としてシ
リコン窒化膜を用いるので、シリコン酸化膜に比べて大
きい容量値を実現できる利点を有する。
リコン窒化膜を用いるので、シリコン酸化膜に比べて大
きい容量値を実現できる利点を有する。
更に本発明によるMIS型容量は拡散領域（16）（22）
をエミッタ拡散以前、即ちベース拡散またはコレクタコ
ンタクト拡散により形成しているので、従来のようにエ
ミッタ拡散後に熱処理をする必要がないため、NPNトラ
ンジスタのhFEのコントロールが極めて容易となる利点
を有する。
をエミッタ拡散以前、即ちベース拡散またはコレクタコ
ンタクト拡散により形成しているので、従来のようにエ
ミッタ拡散後に熱処理をする必要がないため、NPNトラ
ンジスタのhFEのコントロールが極めて容易となる利点
を有する。
更にまた本発明によるMIS型容量を組み込んだ半導体
集積回路を用いた電子回路装置では、MIS型容量の温度
特性が抑制されるので、極めて温度特性の少ない安定し
た特性を実現できる利点を有する。
集積回路を用いた電子回路装置では、MIS型容量の温度
特性が抑制されるので、極めて温度特性の少ない安定し
た特性を実現できる利点を有する。
第１図乃至第３図は本発明の各実施例を説明する断面
図、第４図Ａ乃至第４図Ｆは本発明の半導体集積回路の
製造方法を説明する断面図、第５図は本発明のMIS型容
量のＣ−Ｖ特性図、第６図は従来のMIS型容量を説明す
る断面図である。 （１）は半導体基板、（２）は拡散領域、（３）は絶縁
膜、（４）は上部電極、（５）は下部電極、（６）は表
面蓄積電荷層である。
図、第４図Ａ乃至第４図Ｆは本発明の半導体集積回路の
製造方法を説明する断面図、第５図は本発明のMIS型容
量のＣ−Ｖ特性図、第６図は従来のMIS型容量を説明す
る断面図である。 （１）は半導体基板、（２）は拡散領域、（３）は絶縁
膜、（４）は上部電極、（５）は下部電極、（６）は表
面蓄積電荷層である。
Claims (5)
- 【請求項１】一導電型の半導体基板の上に形成した逆導
電型のエピタキシャル層を分離して形成した島領域と、 前記島領域に形成したNPNトランジスタと、 前記島領域の他の一つに形成した、前記NPNトランジス
タのエミッタ領域よりは表面濃度が小さい一導電型の拡
散領域と、 前記拡散領域の上を被覆する絶縁膜と、 前記絶縁膜上に設けた上部電極とより成るMIS容量と、
を具備する半導体集積回路において、 前記拡散領域の表面に空乏層が発生しないように、前記
上部電極には低電位側の電位を、前記拡散領域には高電
位側の電位を印加するようにしたことを特徴とする半導
体集積回路。 - 【請求項２】前記一導電型の拡散領域が、前記NPNトラ
ンジスタのベース拡散によるものであることを特徴とす
る請求項１記載の半導体集積回路。 - 【請求項３】一導電型の半導体基板の上に形成した逆導
電型のエピタキシャル層を分離して形成した島領域と、 前記島領域に形成したNPNトランジスタと、 前記島領域の他の一つに形成した、前記NPNトランジス
タのエミッタ領域よりは表面濃度が小さい逆導電型の拡
散領域と、 前記拡散領域の上を被覆する絶縁膜と、 前記絶縁膜上に設けた上部電極とより成るMIS容量と、
を具備する半導体集積回路において、 前記拡散領域の表面に空乏層が発生しないように、前記
上部電極には高電位側の電位を、前記拡散領域には低電
位側の電位を印加するようにしたことを特徴とする半導
体集積回路。 - 【請求項４】前記逆導電型の拡散領域が、前記NPNトラ
ンジスタの、前記エピタキシャル層表面から前記島領域
底部に埋め込んだ高濃度埋め込み層に達する、コレクタ
コンタクト領域の拡散工程によるものであることを特徴
とする請求項３記載の半導体集積回路。 - 【請求項５】前記絶縁膜としてシリコン酸化膜又はシリ
コン窒化膜を用いることを特徴とした請求項１、又は請
求項３記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63008858A JP2740177B2 (ja) | 1988-01-19 | 1988-01-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63008858A JP2740177B2 (ja) | 1988-01-19 | 1988-01-19 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01183842A JPH01183842A (ja) | 1989-07-21 |
| JP2740177B2 true JP2740177B2 (ja) | 1998-04-15 |
Family
ID=11704416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63008858A Expired - Lifetime JP2740177B2 (ja) | 1988-01-19 | 1988-01-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2740177B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5685848A (en) * | 1979-12-15 | 1981-07-13 | Toshiba Corp | Manufacture of bipolar integrated circuit |
| JPS5954257A (ja) * | 1982-09-22 | 1984-03-29 | Nippon Denso Co Ltd | 半導体装置 |
| JPS6038853A (ja) * | 1983-08-12 | 1985-02-28 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JPS6113656A (ja) * | 1984-06-28 | 1986-01-21 | Toshiba Corp | 半導体装置の製造方法 |
-
1988
- 1988-01-19 JP JP63008858A patent/JP2740177B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01183842A (ja) | 1989-07-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |