JPH01183842A

JPH01183842A - 半導体集積回路

Info

Publication number: JPH01183842A
Application number: JP885888A
Authority: JP
Inventors: Toshiyuki Okoda; 敏幸大古田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1988-01-19
Filing date: 1988-01-19
Publication date: 1989-07-21
Anticipated expiration: 2013-04-15
Also published as: JP2740177B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明はＭＩＳ型容量素子を組み込んだ半導体集積回路
およびそれを用いた電子回路装置に関する。

（ロ）従来の技術バイポーラ型ＩＣは、コレクタとなる半導体暦表面にベ
ース、エミッタを２重拡散して形成した縦型のＮＰＮト
ランジスタを主体として構成されている。その為、前記
ＮＰＮ　トランジスタを製造するベース及びエミッタ拡
散工程は必要ネ可欠の工程であり、コレクタ直列抵抗を
低減する為の高濃度埋込層形成工程やエピタキシャル層
成長工程、各素子を接合分離する為の分離領域形成工程
や電気的接続の為の電極形成工程等と並んでバイポーラ
型ＩＣを製造するのに欠かせない工程（基本工程）であ
る。

一方、回路的な要求から他の素子、例えばＰＮＰトラン
ジスタ、゛抵抗、容量、ツェナーダイオード等を同一基
板上に組み込みたい要求がある。この場合、工程の簡素
化という点から可能な限り前記基本工程を流用した方が
好ましいことは言うまでもない、しかしながら、前記ベ
ース及びエミッタ拡、散工程はＮＰＮトランジスタの特
性を最重要視して諸条件が設定される為、前記基本工程
だけでは集積化が困難な場合が多い。そこで、基本的な
ＮＰＮ）ランジスタの形成を目的とせず、他の素子を組
み込む為もしくは他素子の特性を向上することを目的と
して新規な工程を追加することがある。例えば前記エミ
ッタ拡散によるカソード領域とでツェナーダイオードの
ツェナー電圧を制御するアノード領域を形成する為のＰ
１拡散工程、ベース領域とは比抵抗が異なる抵抗領域を
形成する為のＲ拡散工程やインプラ抵抗形成工程、ＭＯ
Ｓ型よりも大きな容量が得られる窒化膜容量を形成する
為の窒化膜形成工程、ＮＰＮ）ランジスタのコレクタ直
列抵抗を更に低減する為のコレクタ低抵抗領域形成工程
等がそれであり、全てバイポーラＩＣの用途や目的及び
コスト的な面から検討して追加するか否かが決定される
工程（オプション工程）である。

上記オプション工程を利用して形成したＭＩＳ型容量を
第６図に示す、同図において、（３１）はＰ型半導体基
板、（３２）はＮ型エピタキシャル居、（３３）はＮ＋
型埋め込み層、（３４）はＰ９型分離領域、（３５）は
アイランド、（３６）はエミッタ拡散によるＮ″″型の
下部電極領域、（３７）は高誘電率絶縁体としてのシリ
ボン窒化膜（ＳｉｍＮ４）、（３８）はアルミニウム材
料から成る上部電極、（３９）は酸化膜、（４０）は電
極である。尚、窒化膜を利用したＭＩＳ型容量としては
、例えば特開昭６０−２４４０５６号公報に記載されて
いる。

（ハ）発明が解決しようとする課題しかしながら、従来のＭＩＳ型容量は下部電極としてＮ
ＰＮ）ランジスタのエミッタ領域を利用している為、エ
ミッタ領域形成用のＮ型不純物をデボした後に窒化膜を
形成し、その後でＮ型不純物のドライブインを行わなけ
ればならない。すると、窒化膜のデポ時に使用する８０
０℃前後の熱処理がエミッタ領域を拡散させる為、ＮＰ
Ｎ　トランジスタのす、ｍ（電流増幅率）のばらつきが
大きく、そのコントロールが難しい問題点があった。

また、窒化膜の形成に必要なオプション工程を追加した
か否かでエミッタ領域の熱処理条件を変える必要がある
為、機種別の工程管理が必要であり、管理の共通化がで
きない問題点があった。

これらの問題点を避けるために、ＭＩＳ型容量の下部電
極としてエミッタ拡散前の拡散工程、例えばベース拡散
等を用いると、下部電極の表面不純物濃度が低下して上
部電極の電界によって空乏層が発生し、このためにＭＩ
Ｓ型容量の容量に温度変化を生じる問題点があった。

（ニ）課題を解決するための手段本発明は斯上した問題点に鑑みてなされ、ＭＩＳ型容量
の下部電極となる拡散領域をエミッタ領域拡散前の拡散
工程で形成し、上部電極と下部電極間にバイアス電位を
与えて表面蓄積電荷層の発生を抑制することにより、従
来の問題点を解決した半導体集積回路およびそれを用い
た電子回路装置を提供するものである。

（ネ）作用本発明に依れば、下部電極となる拡散領域をエミッタ拡
散以前に形成することにより、窒化膜の形成時に必要な
８００℃前後の熱処理によりＮＰＮトランジスタのり、
アのばらつきをなくすことができる。また下部電極とな
る拡散領域の空乏層は拡散領域の表面不純物濃度の低下
により当然発生するが、上部電極と下部電極間のバイア
ス電位で抑制することができる。

（へ）実施例以下に本発明の各実施例を図面を参照して詳述する。

先ず、本発明の第１の実施例を第１図に示す。

第１図において、（１）はＮ型のシリコン半導体基板、
（２）は基板（１）表面に設けた下部電極となるＰ型又
はＮ型の拡散領域、（３）は拡散領域（２）を被覆する
絶縁膜、（４）は絶縁膜（３）上に設けたアルミニウム
より成る上部電極である。

本発明の特徴は拡散領域（２）の不純物濃度をエミッタ
拡散（１０”ａｔｏｍｓ−ｃｍ−”　）より低く設定で
きる点にある。拡散領域（２）の不純物濃度を下げると
、上部電極（４）の電界の影響により拡散領域（２）表
面に空乏層が形成される。この空乏層の発生を上部電極
（４）と下部電極（５）間に適切な直流バイアス電位を
与えて、拡散領域（２）表面に表面蓄積電荷層（６〉を
発生させて抑制している。

本発明に依るＭＩＳ型容量は、上部電極（４）と絶縁膜
（３）とで形成されるＭＯ５容量（容量値をＣｏ□とす
る）と、拡散領域（２）表面の空乏層で形成きれる空乏
層容量（容量値をＣ４とする）とが直列に接続きれた構
造となる。この結果、全容量値Ｃはニー＝−Ｌ＋ニーＣｃｏｘ　　　Ｃ。

で与えられる。しかし空乏層容量Ｃ，ｏｏＴという関係
があり、温度特性を有している。そこで上部電極（４）
と下部電極（５）間に直流バイアス電位を印加して拡散
領域（２）表面に上部電極（４）の電界を利用して表面
蓄積電荷層（６）を形成し、空乏層の広がりを抑制して
空乏層容量を最少限にしてＭＩＳ型容量の温度変化を防
止している。

次に本発明の第２の実施例を第２図に示す。第２図にお
いて、（１１）はＰ型シリコン半導体基板、（１２）は
Ｎ型エピタキシ〜ル層、（１３）はＮ＋型の埋め込み層
、（１４）はＰ＋型の分離領域、（１５）は下部電極と
なるＰ型の拡散領域、（１６）は誘電体層となるシリコ
ン窒化膜、（１７）はアルミニウムよりなる上部電極、
（１８）はＰ型のベース領域、（１９）はＮ＋型のエミ
ッタ領域、（２０）はＮ＋型のコレクタコンタクト領域
である。

第２の実施例では、一つの島領域（２１）に本発明のＭ
ＩＳ容量を形成し、他の島領域（２１）にはＮＰＮトラ
ンジスタを混載したバイポーラ半導体集積回路を示して
いる。このＭＩＳ容量では下部電極をベース拡散時に形
成したＰ型拡散領域（１５）を用い、誘電体層としてシ
リコン窒化膜（１６）を用いた点に特徴がある。そして
上部電極り１７）には低電位（接地電位）を印加して、
Ｐ型拡散領域（１５）表面に正孔よりなる表面蓄積電荷
層を形成して、空乏層容量による温度特性を大幅に低減
している。

更に本発明の第３の実施例を第３図に示す。なお第２図
と共通するものは同一符号を用いる。第３図において、
（１１）はＰ型シリコン半導体基板、（１２）はＮ型の
エピタキシャル層、（１３）はＮ＋型の埋め込み層、（
１４）はＰ＋型の分離領域、（２２）は下部電極となる
Ｎ型の拡散領域、（２３〉は誘電体層となるシリコン酸
化膜、（１７）はアルミニウムよりなる上部電極、（１
８）はＰ型のベース領域、（１９）はＮ型のエミッタ領
域、（２０）はＮ＋型のコレクタコンタクト領域である
。

第３の実施例では、一つの島領域（２１）に本発明のＭ
ＩＳ容量を形成し、他の島領域（２１）にはＮＰＮトラ
ンジスタを混載したバイポーラ半導体装置回路を示して
いる。このＭＩＳ容量では下部電極をコレクタコンタク
ト拡散時に形成したＮ型拡散領域（２２）を用い、誘電
体層として薄いシリコン酸化膜（２３）を用いた点に特
徴がある。そして上部電極（１７）には高電位を印加し
て、Ｎ型拡散領域（２２）表面に電子よりなる表面蓄積
電荷層を形成して、空乏層容量による温度特性を大幅に
低減している。

次に第４図Ａ乃至第４図Ｆを参照して本発明に依る半導
体集積回路の製造方法を説明する。

先ず第４図Ａに示す如く、Ｐ型のシリコン半導体基板（
１１）の表面にアンチモン（Ｓｂ）又はヒ１（Ａｓ）等
のＮ型不純物を選択的にドープしてＮ＋型埋め込みｆｉ
（１３）を形成し、基板（１１）全面に厚さ５〜１０μ
のＮ型のエピタキシャルＪ！ｔ（１２）を積層する。

次に第４図Ｂに示す如く、エピタキシャルＢ（１２）表
面からボロン（Ｂ）を選択的に拡散することによって、
埋め込み！（１３）を夫々取囲むようにエピタキシャル
層（１２）を貫通するＰ＋型の分離領域（１４）を形成
する０分離領域（１４）で囲まれたエピタキシャルＦ３
　（１２）が夫々の回路素子を形成する為の島領域（２
１）となる。コレクタコンタクト領域（２０）はエピタ
キシャルＭ　（１２）表面から埋め込みＪ’ｆｆｌ　（
１３）に到達する様に形成する。

次に第４図Ｃに示す如く、エピタキシャル層（１２）表
面からＰ型不純物（ボロン）を選択拡散又はイオン注入
することによって島領域（２１）表面にＭＩＳ型容量素
子の下部電極となる拡散領域（１５）を形成し、他の島
領域（２１）表面にはＮＰＮトランジスタのベースとな
るベース領域（１８）を形成する。

従って、拡散領域（１５）の不純物濃度はベース拡散と
同じであり、１０　”ａｔｏｍｓ−Ｃｍ−”となってい
る。

これは従来のエミッタ拡散が１０　”ａｔｏｍｓ・ＣＴ
ｎ　−”であるので、かなり表面不純物濃度が低下して
いる。

次に第４図りに示す如く、エピタキシャル層（１２）表
面の酸化膜（２４）を選択的にエツチング除去して拡散
領域（１５）表面の一部を露出させ、エピタキシャルｆ
ｆ　（１２）全面に常圧ＣＶＤ法等の技術を用いて膜厚
数百〜千数百人のシリコン窒化膜（ＳｉｓＮ４）を堆積
させる。シリコン窒化膜はシリコン酸化膜よりも高い誘
電率を示すので、大容量を形成することが可能である。

そして、前記シリコン窒化膜表面に周知のレジストパタ
ーンを形成し、ドライエッチ等の技術を利用して前記露
出した拡散領域（１５）の表面を覆う誘電体薄膜（１６
）を形成する。その後、誘電体薄膜（１６）を覆う様に
ＣＶＤ法による酸化膜（２５）を堆積きせる。

次に第４図Ｅに示す如く、今度はＮＰＮ　トランジスタ
のベース領域（１８）表面の酸化膜（２５）を開孔し、
この酸化膜〈２５）をマスクとしてリン（Ｐ）を選択拡
散することによりＮ０型のエミッタ領域（１９）を形成
する。

次に第４図Ｆに示す如く、酸化膜（２５）上にネガ又は
ポジ型のフォトレジストによるレジストパターンを形成
し、ウェット又はドライエツチングによって誘電体薄膜
（１６）上の酸化膜（２５）を除去し、さらに酸化膜（
２５）の所望の部分に電気的接続の為のコンタクトホー
ルを開孔する。そして、基板（１１）全面に周知の蒸着
又はスパッタ技術によりアルミニウム層を形成し、この
アルミニウム層を再度バターニングすることによって所
望形状の電！　（２６）と誘電体薄膜（１６〉上の上部
電極（１７）を形成する。

斯上した本願の製造方法によれば、ＭＩＳ型容量の拡散
領域（１６）としてｘミッタ拡散工程以前に形成したＰ
又はＮ型の拡散領域を使用したので、誘電体薄膜（１６
）の製造工程をエミッタ拡散工程の前に配置することが
できる。すると、エミッタ領域（１９）形成用のリン（
Ｐ）のデポジットからリン（Ｐ）のドライブインの間に
ＭＩＳ型容量形成の為の熱処理を配置する必要が無く、
デポジットによってリン（Ｐ）が初期拡散された状態か
ら即ＮＰＮトランジスタのｈｒ＊（電流増幅率）コント
ロールの為の熱処理（ドライブイン）工程を行なうこと
ができる。その為、ＮＰＮトランジスタのｈＦｏのばら
つきが少なく、ＭＩＳ型容量を組み込んだことによるｈ
□コントロールの難しさを解消できる。また、ＭＩＳ型
容量を組み込む組み込まないにかかわらずエミッタ領域
（１９）の熱処理条件を一本化することかできるので、
機種別の工程管理が極めて容易になる。

第５図に本発明に依るＭＩＳ型容量のＣ−■特性を示す
、この特性は拡散領域（１５）がＰ型のとき、０℃、３
０℃、８０℃のときのＣ−Ｖカーブを示している。この
特性図からバイアス電圧を上部電極（１７）に約５ｖ以
上印加すれば、容量値の温度変化を小さくできることが
明らかである。

更に本発明に依るＭＩＳ型容量を組み込んだ半導体集積
回路をラジオ受信機、テレビジョン受像機、ＶＴＲ等の
電子回路装置に用いることにより、ＭＩＳ型容量の温度
変化を抑制でき安定した特性を実現できる。

（ト）発明の効果本発明に依れば、上部電極（１７〉にバイアス電位を印
加することにより下部電極となる拡散領域（１６）＜２
２）表面に表面蓄積電荷層を形成して空乏層の広がりを
抑制し、温度特性の少ないＭＩＳ型容量を実現できる利
点を有する。

また本発明によるＭＩＳ型容量は半導体集積回路の一つ
の島領域（２１）に形成できるので、温度特性の少ない
ＭＩＳ型容量を組み込んだ半導体集積回路を提供できる
利点を有する。

また本発明によるＭＩＳ型容量は拡散領域（１６）（２
２）をＮＰＮ　トランジスタのコレクタコンタクト拡散
またはベース拡散で兼用できるので、拡散領域（１６）
（２２）をコレクタコンタクト拡散またはベース拡散工
程で形成できる利点を有する。

また本発明によるＭＩＳ型容量は絶縁膜（１６）として
シリコン窒化膜を用いるので、シリコン酸化膜に比べて
大きい容量値を実現できる利点を有する。

更に本発明によるＭＩＳ型容量は拡散領域（１６）（２
２）をエミッタ拡散以前、即ちベース拡散またはコレク
タコンタクト拡散により形成しているので、従来のよう
にエミッタ拡散後に熱処理をする必要がないため、ＮＰ
Ｎ）−ランジスタのｈｌのコントロールが極めて容易と
なる利点を有する。

更にまた本発明によるＭＩＳ型容量を組み込んだ半導体
集積回路を用いた電子回路装置では、ＭＩＳ型容量の温
度特性が抑制されるので、極めて温度特性の少ない安定
した特性を実現できる利点を有する。

【図面の簡単な説明】

第１図乃至第３図は本発明の各実施例を説明する断面図
、第４図Ａ乃至第４図Ｆは本発明の半導体集積回路の製
造方法°を説明する断面図、第５図は本発明のＭＩＳ型
容量のＣ−■特性図、第６図は従来のＭＩＳ型容量を説
明する断面図である。（１）は半導体基板、　（２）は拡散領域、　（３）は
絶縁膜、　（４）は上部電極、　（５〉は下部電極、（
６）は表面蓄積電荷層である。

Claims

【特許請求の範囲】

（１）一導電型の半導体領域と前記半導体領域表面に設
けた一導電型または逆導電型の下部電極となる拡散領域
と前記拡散領域を被覆する絶縁膜と前記絶縁膜上に設け
た上部電極とより成るＭＩＳ容量を有する半導体集積回
路において、前記拡散領域の不純物濃度を前記電極の電
界によって空乏層が発生するように低く設定し、前記拡
散領域と電極間に表面蓄積電荷層が発生する様にバイア
ス電位を印加することを特徴とした半導体集積回路。
（２）請求項第１項に記載する半導体集積回路において
、前記半導体領域は一導電型のエピタキシャル層を逆導
電型の分離領域で電気的に分離した島領域で構成するこ
とを特徴とした半導体集積回路。
（３）請求項第１項に記載する半導体集積回路において
、前記拡散領域はコレクタコンタクト拡散またはベース
拡散により形成されることを特徴とした半導体集積回路
。
（４）請求項第１項に記載する半導体集積回路において
、前記絶縁膜としてシリコン酸化膜またはシリコン窒化
膜を用いることを特徴とした半導体集積回路。
（５）請求項第３項に記載する半導体集積回路において
、コレクタコンタクト拡散で形成した前記拡散領域を高
電位側に、前記電極を低電位側にバイアスして前記表面
蓄積電荷層を発生することを特徴とした半導体集積回路
。
（６）請求項第３項に記載する半導体集積回路において
、ベース拡散で形成した前記拡散領域を低電位側に、前
記電極を高電位側にバイアスして前記表面蓄積電荷層を
発生することを特徴とした半導体集積回路。
（７）一導電型の半導体領域と前記半導体領域表面に設
けた一導電型または逆導電型の拡散領域と前記拡散領域
を被覆する絶縁膜と前記絶縁膜上に設けた電極とを有し
、前記拡散領域の不純物濃度を前記電極の電界によって
空乏層が発生するように低く設定し、前記拡散領域と電
極間に表面蓄積電荷層を発生する様にバイアス電位を印
加したＭＩＳ容量を具備する半導体集積回路を含み、前
記ＭＩＳ容量の温度変化を抑制することを特徴とした電
子回路装置。