JPH02137258A - 半導体集積回路の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （り産業上の利用分野 本発明はＭＩＳ型容量素子を組み込んだ半導体集積回路
の製造方法に関し、特にＮＰＮトランジスタのｈ□制御
を容易ならしめた製造方法に関する。

（ロ）従来の技術 バイポーラ型ＩＣは、フレフタとなる半導体層表面にベ
ース、エミッタを２重拡散して形成した縦型のＮＰＮト
ランジスタを主体として構成されている。その為、前記
ＮＰＮ　トランジスタを製造するベース及びエミッタ拡
散工程は必要不可欠の工程であり、コレクタ直列抵抗を
低減する為の高濃度埋込層形成工程やエピタキシャル層
成長工程、各素子を接合分離する為の分離領域形成工程
や電気的接続の為の電極形成工程等と並んでバイポーラ
型ＩＣを製造するのに欠かせない工程（基本工程）であ
る。

一方、回路的な要求から他の素子、例えばＰＮＰトラン
ジスタ、抵抗、容量、ツェナーダイオード等を同一基板
上に組み込みたい要求がある。この場合、工程の簡素化
という点から可能な限り前記基本工程を流用した方が好
ましいことは言うまでもない。しかしながら、前記ベー
ス及びエミッタ拡散工程はＮＰＮトランジスタの特性を
最重要視して諸条件が設定される為、前記基本工程だけ
では集積化が困難な場合が多い。そこで、基本的なＮＰ
Ｎトランジスタの形成を目的とせず、他の素子を組み込
む為もしくは他素子の特性を向上することを目的として
新規な工程を追加することがある。例えば前記エミッタ
拡散によるカソード領域とでツェナーダイオードのツェ
ナー電圧を制御するアノード領域を形成する為のＰ“拡
散工程、ベース領域とは比抵抗が異なる抵抗領域を形成
する為のＲ拡散工程やインプラ抵抗形成工程、ＭＯＳ型
よりも大きな容量が得られる窒化膜容量を形成する為の
窒化膜形成工程、ＮＰＮトランジスタのコレクタ直列抵
抗を更に低減する為のコレクタ低抵抗領域形成工程等が
それであり、全てバイポーラＩＣの用途や目的及びコス
ト的な面から検討して追加するか否かが決定される工程
（オブション工程）である。

上記オブション工程を利用して形成したＭＩＳ型容量を
第２図に示す。同図において、（５１）はＰ型半導体基
板、（５２）はＮ型エピタキシャル層、（５３〉はＮ”
型埋込層、（５４）はＰ４型分離領域、（５５〉はアイ
ランド、（５６）はエミッタ拡散によるＮ＋型の下部電
極領域、＜５７）は高誘電率絶縁体としてのシリコン窒
化膜（Ｓｉ、Ｎ４）、（５８）はアルミニウム材料から
成る上部電極、（５９）は酸化膜、（６０）は電極であ
る。尚、窒化膜を利用したＭＩＳ型容量としては、例え
ば特開昭６０−２４４０５６号公報に記載きれている。

（ハ）発明が解決しようとする課題 しかしながら、従来のＭＩＳ型容量は下部電極領域とし
てＮＰＮトランジスタのエミッタ領域を利用している為
、エミッタ領域形成用のＮ型不純物をデボした後に窒化
膜を形成し、その後でＮ型不純物のドライブインを行わ
なければならない。

すると、窒化膜のデポに使用する８００°Ｃ前後の熱処
理がエミッタ領域を拡散させる為、ＮＰＮトランジスタ
のｈ　Ｆｌ（電流増幅率）のばらつきが大きく、そのフ
ントロールが難しい欠点があった。

また、窒化膜の形成に必要なオブション工程を追加した
か否かでエミッタ領域の熱処理条件を変更する必要があ
る為、機種別の工程管理が必要であり、管理の共通化が
できない欠点があった。

また容量素子に保護ダイオードを内在させようとすると
、エミッタ領域はアイランド領域と同導電型であるため
に、エミッタと逆導電型の拡散工程を更に追加しなけれ
ばならず、更にｈＦ芭のばらつきを大きくする欠点があ
った。

（ニ）課題を解決するための手段 本発明は所出した課題に鑑みてなされ、分離領域（６）
の拡散工程、ベース領域（１０）の拡散工程を、下部電
極領域を形成する際に活用して形成し、この後、前記下
部電極領域（９）　、　（１１）の表面に、例えば窒化
膜を使って誘電体薄膜（１３）を形成する。そして更に
ＮＰＮトランジスタのエミッタ拡散工程と同時に、この
容量素子に内在するカソードコンタクト領域（２１）を
形成することで解決するものである。

（ホ）作用 本発明によれば、ＭＩＳ型容量の下部電極領域として分
離領域（６）を利用したので、エミッタ拡数工程より先
に窒化膜のデボを行うことができ、エミッタ領域（１４
）形成以後のＮＰＮトランジスタのり、をばらつかせる
ような熱処理を排除できる。また、ベース拡散工程を利
用して第２の下部電極領域（１１）を形成するので、下
部電極領域の表面濃度を向上することができる。

更に、ＭＩＳ型容量素子の形成されるアイランド（７）
と下部電極領域（９）　、　（１１）は、反対の導電型
である。従ってダイオードが形成され、しかもエミッタ
拡散工程で、前記アイランド（７）内にカソードコンタ
クト領域（２１）が形成できる。

従って工程を追加することなくＭＩＳ容量にダイオード
を内在させることができる。

（へ）実施例 以下、本発明の一実施例を図面を参照しながら詳細に説
明する。

第１図Ｆは本発明の半導体集積回路（１）の断面構造を
示し、（２）はＰ型のシリコン半導体基板、り３）は基
板り２）表面に複数個設けたＮ＋型の埋込層、（４）は
基板（２）全面の上に積層して形成したＮ型ノエビタキ
シャル層、（５）　、　（６）はエピタキシャル層（４
）を貫通するＰ９型の上下分離領域、（７）。

（８）は分離領域（５）　、　（６）によってエピタキ
シャル層（４〉を島状に形成したアイランド、（９）は
１つのアイランド（７）表面に上分離領域（６〉の拡散
工程を利用して同時に形成したＰ１型のＭＩＳ型容量の
第１の下部電極領域、（１０）は他のアイランド（８）
表面に形成したＮＰＮトランジスタのＰ型のベース領域
、（１１）は１つのアイランド（７）表面に第１の下部
電極領域（９〉に重畳してベース領域（１０）と同時形
成した第２の下部電極領域、（１２）はエピタキシャル
層（４）表面を覆うシリコン酸化膜（ＳｉＯ，）、（１
３）は第１及び第２の下部電極領域（９）　、　（１１
）の表面に堆積したＭＩＳ型容量の誘電体薄膜、（１４
）はベース領域（１０）表面に形成したＮＰＮ　トラン
ジスタのＮ“型エミッタ領域、（１５）はアイランド〈
８）表面に形成したＮＰＮ　トランジスタのコレクタ取
出しの為のＮ１型フレクタコンタクト領域、（１６）は
各領域にフンタクトホールを介してオーミックコンタク
トするアルミニウム材料から成る電極、（１７）は誘電
体薄膜（１３）の上に第１及び第２の下部電極領域（９
）　、　（１１）と対向するように設けた上部電極、（
１８）は前記下部電極領域（９）　、　（１１）とオー
ミックコンタクトした下部電極、（１９）はエミッタ領
域と同一工程で形成したカソードコンタクト領域、（２
０）はカソード電極である。第１の下部電極領域（９）
の底部は全て埋込層（３）と接する様に形成し、埋込層
（３）によって第１の下部電極領域（９）を基板（２〉
の接地電位から電気的に絶縁しても良い。その為、ＭＩ
Ｓ型容量は電気的に独立するので、回路構成上の制約が
無い。

所出した本願の構造によれば、ＭＩＳ型容量の下部電極
領域として分離領域（６）と同時形成した第１の下部電
極領域（９）を使用したので、誘電体薄膜（１３）の形
成工程をエミッタ拡散工程の前に配置することができる
。また、第１の下部電極領域（９）に重畳して第２の下
部電極領域（１１）を設けたので、下部電極の表面の不
純物濃度を向上し、下部電極の抵抗分を下げることがで
きる。

以下、本願の製造方法を第１図Ａ乃至第１図Ｆを用いて
説明する。

先ず第１図Ａに示す如く、Ｐ型のシリコン半導体基板（
２）の表面にアンチモン＜Ｓｂ）又はヒ素（Ａｓ）等の
Ｎ型不純物を選択的にドープしてＮ１型埋込層り３）を
形成し、また下分離領域（５）をボロンドープして形成
する。更に基板（２）全面に厚さ５〜１０μのＮ型のエ
ピタキシャル層（４）を積層する。

次に第１図Ｂに示す如く、エピタキシャル層（４）表面
からボロン（Ｂ）を選択的に拡散し、この上分離領域（
６）と下分離領域（５）を到達することによって、埋込
層（３）を夫々取囲むようにエピタキシャル層（４）を
貫通するＰ１型の分離領域＜５＞　、　（６）を形成す
る０分離領域（５）　、　（６）で囲まれたエピタキシ
ャル層（４）が夫々の回路素子を形成する為のアイラン
ド（７）　、　（８）となる、と同時に、上分離領域（
６）拡散工程のボロン（Ｂ）をアイランド（７〉表面の
埋込層（３）に対応する領域にも拡散し、第１の下部電
極領域（９）を形成する。

次に第１図Ｃに示す如く、第１の下部電極領域り９）を
形成したアイランド（７）とは別のアイランド（８）の
表面にボロン（Ｂ）を選択的にイオン注入又は拡散する
ことによってＮＰＮトランジスタのペースとなるベース
領域（１０）を形成する。と同時に、１つのアイランド
（７）表面にも第１の下部電極領域り９〉に重畳してボ
ロン（Ｂ）を拡散し、ＭＩＳ型容量の第２の下部電極領
域（１１）を形成する。

次に第１図りに示す如く、エピタキシャル層（４）表面
の酸化膜（１２〉を選択的にエツチング除去して第１及
び第２の下部電極領域（９）　、　（１１）表面の一部
を露出させ、エピタキシャル層（４）全面に常圧ＣＶＤ
法等の技術を用いて膜厚数百〜千般百人のシリコン窒化
膜（ｓｉｌＮ４　）を堆積させる。シリコン窒化膜はシ
リコン酸化膜よりも高い誘電率を示すので、大容量を形
成することが可能である。

そして、前記シリコン窒化膜表面に周知のレジストパタ
ーンを形成し、ドライエッチ等の技術を利用して前記露
出した第１及び第２の下部電極領域（９）　、　（１１
）の表面を覆う誘電体薄膜（１３）を形成する。その後
、誘電体薄膜（１３）を覆う様にＣＶＤ法による酸化膜
＜２１）を堆積させる。

次に第１（５！！ＩＥに示す如く、カソードコンタクト
領域（２１）、ＮＰＮ　トランジスタのベース領域（１
ｏ）表面とアイランド（８）表面の酸化膜（１２）　、
　（２２）を開孔し、この酸化膜（１２）　、　（２２
）をマスクとしてリン（Ｐ）を選択拡散することにより
Ｎ“型のエミッタ領域（１４〉とコレクタコンタクト領
域（１５）及びカソードコンタクト領域（２１）を形成
する。

次に第１１１１Ｆに示す如く、酸化膜（２２）上にネガ
又はポジ型のフォトレジストによるレジストパターンを
形成し、誘電体薄膜（１３）上の酸化膜（２２）を除去
し、さらにウェット又はドライエツチングによって酸化
膜（１２）　、　（２２）の所望の部分に電気的接続の
為のフンタクトホールを開孔する。そして、基板全面に
周知の蒸着又はスパッタ技術によりアルミニウム層を形
成し、このアルミニウム層を再度パターニングすること
によって所望形状の電極（１６）と誘電体薄膜（１３）
上の上部電極（１７）、下部電極（１８）及びカソード
電極（２０）を形成する。

所出した本願の製造方法によれば、ＭＩＳ型容量の下部
電極領域を形成するのに分離領域（６〉の拡散工程とＮ
ＰＮ　トランジスタのベースｆｌｉ域（１０）の拡散工
程を利用したので、何ら付加工程を要すること無＜ＭＩ
Ｓ型容量誘電体薄膜（１３）の製造工程をエミッタ拡散
工程の前に設置することができる。またカソードコンタ
クト領域（２１）は、エミッタ拡散工程と同時にできる
。すると、エミッタ領域（１４）形成用のリン（Ｐ）の
デポジットからリン（Ｐ）のドライブインの間にＭＩＳ
型容量形成の為の熱処理を配置する必要が無く、デポジ
ットによってリン（Ｐ）が初期拡散された状態から即Ｎ
ＰＮトランジスタのｈｒｘ（電流増幅率）コントロール
の為の熱処理（ドライブイン）工程を行うことができる
。その為、ＮＰＮトランジスタのｈＦｔのばらつきが少
なく、ＭＩＳ型容量を組み込んだことにょるｈＦｌｌコ
ントロールの難しきを解消できる。また、ＭＩＳ型容量
を組み込んだ機種とそうでない機種とでエミッタ領域（
１４）の熱処理条件を一本化することができるので、機
種別の工程管理が極めて容易になる。

本発明は第１図の実施例に限らず、従来例で示した分離
の技術を利用した半導体集積回路にも応用が可能である
。更に、上下分離技術を用いたものにおいて、上下共に
利用することも、また第１及び第２の下部電極領域の一
方だけを利用しても可能である。

（ト）発明の詳細 な説明した如く、本発明によればＭＩＳ型容量をオプシ
ョンデバイスとして追加したことによるＮＰＮトランジ
スタのｈ□のばらつきが殆ど無いので、ＮＰＮ）−ラン
ジスタのｈ□のフントロールが極めて容易な半導体集積
回路の製造方法を提供できる利点を有する。しかも、分
離領域（５）。

（６）とベース領域（１０〉の拡散工程を利用して、Ｍ
ＩＳ型容量の下部電極領域を形成し、カソードコンタク
ト領域（２１）をエミッタ拡散工程と同一工程で形成し
たので、何ら付加工程を追加することが無く、下部電極
の抵抗成分を減じることのできる半導体集積回路を提供
できる利点を有する。また、ＭＩＳ型容量を組み込んだ
機種とそうでない機種とでエミッタ領域（１４）の処理
条件を一本化できるので、機種別の工程管理を簡略化で
き、更には異なる機種のウェハーを同一拡散炉内で処理
するといった多機種少量生産が可能になる利点をも有す
る。

【図面の簡単な説明】

第１図Ａ乃至第１図Ｆは本発明の製造方法を説明する為
の断面図、第２図は従来例を説明する為の断面図である
。 １図Ａ

Claims (2)

【特許請求の範囲】
1. （１）一導電型の半導体基板表面に逆導電型の埋込層及
   び一導電型の分離領域の下拡散層を形成する工程と、 前記半導体基板上に逆導電型のエピタキシャル層を形成
   する工程と、 前記エピタキシャル層表面から前記分離領域の上拡散層
   を拡散し、前記下拡散層に到達するように形成して複数
   のアイランドを形成すると共に、前記上拡散層の形成工
   程と同時に第１のアイランド表面にＭＩＳ型容量の第１
   の下部電極領域を形成する工程と、 前記エピタキシャル層表面に一導電型の不純物を選択的
   に導入することによって前記第２のアイランド表面に縦
   型バイポーラトランジスタのベース領域を、前記第１の
   アイランド表面には前記第１の下部電極に重畳してＭＩ
   Ｓ型容量素子の第２の下部電極領域を同時に形成する工
   程と、 前記下部電極領域表面の一部の領域を露出し、前記ＭＩ
   Ｓ型容量素子の誘電体薄膜を形成する工程と、 前記誘電体薄膜を所定形状に蝕刻した後、逆導電型の不
   純物を選択拡散することによって、前記縦型バイポーラ
   トランジスタのエミッタ領域、コレクタコンタクト領域
   及び第２のアイランドのコンタクト領域を形成する工程
   と、 前記半導体基板全面に導電体膜を形成し、電極を設ける
   工程とを具備することを特徴とした半導体集積回路の製
   造方法。
2. （２）前記第１の下部電極領域及び第２の下部電極領域
   のどちらか一方のみを形成する請求項第１項記載の半導
   体集積回路の製造方法。