JPH061806B2 - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH061806B2 JPH061806B2 JP62292409A JP29240987A JPH061806B2 JP H061806 B2 JPH061806 B2 JP H061806B2 JP 62292409 A JP62292409 A JP 62292409A JP 29240987 A JP29240987 A JP 29240987A JP H061806 B2 JPH061806 B2 JP H061806B2
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- Japan
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Description
【発明の詳細な説明】 (イ)産業上の利用分野 本発明はＭＩＳ型容量素子を組み込んだ半導体集積回路
の、ＮＰＮトランジスタのｈFE制御を容易ならしめた製
造方法に関する。
の、ＮＰＮトランジスタのｈFE制御を容易ならしめた製
造方法に関する。
(ロ)従来の技術 バイポーラ型ＩＣは、コレクタとなる半導体層表面にベ
ース、エミッタを２重拡散して形成した縦型のＮＰＮト
ランジスタを主体として構成されている。その為、前記
ＮＰＮトランジスタを製造するベース及びエミッタ拡散
工程は必要不可欠の工程であり、コレクタ直列抵抗を低
減する為の高濃度埋込層形成工程やエピタキシャル層成
長工程、各素子を接合分離する為の分離領域形成工程や
電気的接続の為の電極形成工程等と並んでバイポーラ型
ＩＣを製造するのに欠かせない工程（基本工程）であ
る。
ース、エミッタを２重拡散して形成した縦型のＮＰＮト
ランジスタを主体として構成されている。その為、前記
ＮＰＮトランジスタを製造するベース及びエミッタ拡散
工程は必要不可欠の工程であり、コレクタ直列抵抗を低
減する為の高濃度埋込層形成工程やエピタキシャル層成
長工程、各素子を接合分離する為の分離領域形成工程や
電気的接続の為の電極形成工程等と並んでバイポーラ型
ＩＣを製造するのに欠かせない工程（基本工程）であ
る。
一方、回路的な要求から他の素子、例えばＰＮＰトラン
ジスタ、抵抗、容量、ツェナーダイオード等を同一基板
上に組み込みたい要求がある。この場合、工程の簡素化
という点から可能な限り前記基本工程を流用した方が好
ましいことは言うまでもない。しかしながら、前記ベー
ス及びエミッタ拡散工程はＮＰＮトランジスタの特性を
最重要視して諸条件が設定される為、前記基本工程だけ
では集積化が困難な場合が多い。そこで、基本的なＮＰ
Ｎトランジスタの形成を目的とせず、他の素子を組み込
む為もしくは他素子の特性を向上することを目的として
新規な工程を追加することがある。例えば前記エミッタ
拡散によるカソード領域とでツェナーダイオードのツェ
ナー電圧を制御するアノード領域を形成する為のＰ+拡
散工程、ベース領域とは比抵抗が異る抵抗領域を形成す
る為のＲ拡散工程やインプラ抵抗形成工程、ＭＯＳ型よ
りも大きな容量が得られる窒化膜容量を形成する為の窒
化膜形成工程、ＮＰＮトランジスタのコレクタ直列抵抗
を更に低減する為のコレクタ低抵抗領域形成工程等がそ
れであり、全てバイポーラＩＣの用途や目的及びコスト
的な面から検討して追加するか否かが決定される工程
（オプション工程）である。
ジスタ、抵抗、容量、ツェナーダイオード等を同一基板
上に組み込みたい要求がある。この場合、工程の簡素化
という点から可能な限り前記基本工程を流用した方が好
ましいことは言うまでもない。しかしながら、前記ベー
ス及びエミッタ拡散工程はＮＰＮトランジスタの特性を
最重要視して諸条件が設定される為、前記基本工程だけ
では集積化が困難な場合が多い。そこで、基本的なＮＰ
Ｎトランジスタの形成を目的とせず、他の素子を組み込
む為もしくは他素子の特性を向上することを目的として
新規な工程を追加することがある。例えば前記エミッタ
拡散によるカソード領域とでツェナーダイオードのツェ
ナー電圧を制御するアノード領域を形成する為のＰ+拡
散工程、ベース領域とは比抵抗が異る抵抗領域を形成す
る為のＲ拡散工程やインプラ抵抗形成工程、ＭＯＳ型よ
りも大きな容量が得られる窒化膜容量を形成する為の窒
化膜形成工程、ＮＰＮトランジスタのコレクタ直列抵抗
を更に低減する為のコレクタ低抵抗領域形成工程等がそ
れであり、全てバイポーラＩＣの用途や目的及びコスト
的な面から検討して追加するか否かが決定される工程
（オプション工程）である。
上記オプション工程を利用して形成したＭＩＳ型容量を
第３図に示す。同図において、(1)はＰ型半導体基板、
(2)はＮ型エピタキシャル層、(3)はＮ+型埋込層、(4)は
Ｐ+型分離領域、(5)はアイランド、(6)はエミッタ拡散
によるＮ+型の下部電極領域、(7)は高誘電率絶縁体とし
てのシリコン窒化膜(Si3N4)、(8)はアルミニウム材料か
ら成る上部電極、(9)は酸化膜、(10)は電極である。
尚、窒化膜を利用したＭＩＳ型容量としては、例えば特
開昭６０−２４４０５６号公報に記載されている。
第３図に示す。同図において、(1)はＰ型半導体基板、
(2)はＮ型エピタキシャル層、(3)はＮ+型埋込層、(4)は
Ｐ+型分離領域、(5)はアイランド、(6)はエミッタ拡散
によるＮ+型の下部電極領域、(7)は高誘電率絶縁体とし
てのシリコン窒化膜(Si3N4)、(8)はアルミニウム材料か
ら成る上部電極、(9)は酸化膜、(10)は電極である。
尚、窒化膜を利用したＭＩＳ型容量としては、例えば特
開昭６０−２４４０５６号公報に記載されている。
(ハ)発明が解決しようとする問題点 しかしながら、従来のＭＩＳ型容量は下部電極としてＮ
ＰＮトランジスタのエミッタ領域を利用している為、エ
ミッタ領域形成用のＮ型不純物をデポした後に窒化膜を
形成し、その後でＮ型不純物のドライブインを行なわな
ければならない。すると、窒化膜のデポに使用する８０
０℃前後の熱処理がエミッタ領域を拡散させる為、ＮＰ
ＮトランジスタのｈFE（電流増幅率）のばらつきが大き
く、そのコントロールが難しい欠点があった。
ＰＮトランジスタのエミッタ領域を利用している為、エ
ミッタ領域形成用のＮ型不純物をデポした後に窒化膜を
形成し、その後でＮ型不純物のドライブインを行なわな
ければならない。すると、窒化膜のデポに使用する８０
０℃前後の熱処理がエミッタ領域を拡散させる為、ＮＰ
ＮトランジスタのｈFE（電流増幅率）のばらつきが大き
く、そのコントロールが難しい欠点があった。
また、窒化膜の形成に必要なオプション工程を追加した
か否かでエミッタ領域の熱処理条件を変更する必要があ
る為、機種別の工程管理が必要であり、管理の共通化が
できない欠点があった。
か否かでエミッタ領域の熱処理条件を変更する必要があ
る為、機種別の工程管理が必要であり、管理の共通化が
できない欠点があった。
(ニ)問題点を解決するための手段 本発明は斯上した欠点に鑑みてなされ、ＭＩＳ型容量の
下部電極としてＮＰＮトランジスタのコレクタ低抵抗領
域(26)の拡散工程を利用して形成した下部電極領域(27)
を用いると共に、この下部電極領域(27)の表面にＭＩＳ
型容量の誘電体薄膜(30)を堆積して形成した後、ＮＰＮ
トランジスタのエミッタ拡散工程を行うことを特徴とす
る。
下部電極としてＮＰＮトランジスタのコレクタ低抵抗領
域(26)の拡散工程を利用して形成した下部電極領域(27)
を用いると共に、この下部電極領域(27)の表面にＭＩＳ
型容量の誘電体薄膜(30)を堆積して形成した後、ＮＰＮ
トランジスタのエミッタ拡散工程を行うことを特徴とす
る。
(ホ)作用 本発明によれば、ＭＩＳ型容量の下部電極をＮＰＮトラ
ンジスタのコレクタ低抵抗領域(26)形成工程を利用して
形成したので、エミッタ拡散工程により先に窒化膜(Si3
N4)のデポを行うことができ、エミッタ領域(31)形成以
後のＮＰＮトランジスタのｈFEをばらつかせるような熱
処理を排除できる。
ンジスタのコレクタ低抵抗領域(26)形成工程を利用して
形成したので、エミッタ拡散工程により先に窒化膜(Si3
N4)のデポを行うことができ、エミッタ領域(31)形成以
後のＮＰＮトランジスタのｈFEをばらつかせるような熱
処理を排除できる。
(ヘ)実施例 以下、本発明の一実施例を図面を参照しながら詳細に説
明する。
明する。
第１図は本発明の半導体集積回路の断面構造を示し、(2
1)はＰ型のシリコン半導体基板、(22)は基板(21)表面に
複数個設けたＮ+の埋込層、(23)は基板(21)全面の上に
積層して形成したＮ型のエピタキシャル層、(24)はエピ
タキシャル層(23)を貫通するＰ+型の分離領域、(25)は
分離領域(24)によってエピタキシャル層(23)を島状に形
成したアイランド、(26)は１つのアイランド(25)表面か
ら埋込層(22)まで達するＮＰＮトランジスタのＮ+型コ
レクタ低抵抗領域、(27)はＮＰＮトランジスタを形成す
るアイランド(25)とは別の他のアイランド(25)の表面に
ＮＰＮトランジスタのコレクタ低抵抗領域(26)と同時に
形成したＭＩＳ型容量のＮ+型下部電極領域、(28)は前
記１つのアイランド(25)表面に形成したＮＰＮトランジ
スタのＰ型ベース領域、(29)はエピタキシャル層(23)表
面を覆うシリコン酸化膜(SiO2)、(30)は下部電極領域(2
7)の表面に堆積して形成したＭＩＳ型容量の誘電体薄
膜、(31)はベース領域(28)表面に形成したＮＰＮトラン
ジスタのＮ+型エミッタ領域、(32)は各領域にコンタク
トホールを介してオーミックコンタクトするアルミニウ
ム材料から成る電極、(33)は誘電体薄膜(30)の上に下部
電極領域(27)と対向する様に設けた上部電極である。コ
レクタ低抵抗領域(26)は埋込層(22)と連結することによ
ってＮＰＮトランジスタのコレクタ抵抗を減じる役割を
果し、それによって低飽和型のＮＰＮトランジスタを構
成するものである。
1)はＰ型のシリコン半導体基板、(22)は基板(21)表面に
複数個設けたＮ+の埋込層、(23)は基板(21)全面の上に
積層して形成したＮ型のエピタキシャル層、(24)はエピ
タキシャル層(23)を貫通するＰ+型の分離領域、(25)は
分離領域(24)によってエピタキシャル層(23)を島状に形
成したアイランド、(26)は１つのアイランド(25)表面か
ら埋込層(22)まで達するＮＰＮトランジスタのＮ+型コ
レクタ低抵抗領域、(27)はＮＰＮトランジスタを形成す
るアイランド(25)とは別の他のアイランド(25)の表面に
ＮＰＮトランジスタのコレクタ低抵抗領域(26)と同時に
形成したＭＩＳ型容量のＮ+型下部電極領域、(28)は前
記１つのアイランド(25)表面に形成したＮＰＮトランジ
スタのＰ型ベース領域、(29)はエピタキシャル層(23)表
面を覆うシリコン酸化膜(SiO2)、(30)は下部電極領域(2
7)の表面に堆積して形成したＭＩＳ型容量の誘電体薄
膜、(31)はベース領域(28)表面に形成したＮＰＮトラン
ジスタのＮ+型エミッタ領域、(32)は各領域にコンタク
トホールを介してオーミックコンタクトするアルミニウ
ム材料から成る電極、(33)は誘電体薄膜(30)の上に下部
電極領域(27)と対向する様に設けた上部電極である。コ
レクタ低抵抗領域(26)は埋込層(22)と連結することによ
ってＮＰＮトランジスタのコレクタ抵抗を減じる役割を
果し、それによって低飽和型のＮＰＮトランジスタを構
成するものである。
斯上した本願の構造によれば、ＭＩＳ型容量の下部電極
としてＮＰＮトランジスタのコレクタ低抵抗領域(26)と
同時形成した下部電極領域(27)を用いたので、低飽和型
のＮＰＮトランジスタと特性良好なＭＩＳ型容量を効率
良く共存できる。さらに、下部電極領域(27)の形成にＮ
ＰＮトランジスタのコレクタ低抵抗領域(26)の形成工程
を利用したので、誘電体薄膜(30)の形成工程をエミッタ
拡散の前に配置することができる。
としてＮＰＮトランジスタのコレクタ低抵抗領域(26)と
同時形成した下部電極領域(27)を用いたので、低飽和型
のＮＰＮトランジスタと特性良好なＭＩＳ型容量を効率
良く共存できる。さらに、下部電極領域(27)の形成にＮ
ＰＮトランジスタのコレクタ低抵抗領域(26)の形成工程
を利用したので、誘電体薄膜(30)の形成工程をエミッタ
拡散の前に配置することができる。
以下、本発明の製造方法を第２図Ａ乃至第２図Ｆを用い
て説明する。
て説明する。
先ず第２図Ａに示す如く、Ｐ型のシリコン半導体基板(2
1)の表面にアンチモン(Sb)又はヒ素(As)等のＮ型不純物
を選択的にドープしてＮ+型埋込層(22)を形成し、基板
(21)全面に厚さ５〜１０μのＮ型のエピタキシャル層(2
3)を積層する。
1)の表面にアンチモン(Sb)又はヒ素(As)等のＮ型不純物
を選択的にドープしてＮ+型埋込層(22)を形成し、基板
(21)全面に厚さ５〜１０μのＮ型のエピタキシャル層(2
3)を積層する。
次に第２図Ｂに示す如く、エピタキシャル層(22)表面か
らボロン(B)を選択的に拡散することによって、埋込層
(22)を夫々取囲むようにエピタキシャル層(23)を貫通す
るＰ+型の分離領域(24)を形成する。分離領域(24)で囲
まれたエピタキシャル層(23)が夫々の回路素子を形成す
る為のアイランド(25)となる。
らボロン(B)を選択的に拡散することによって、埋込層
(22)を夫々取囲むようにエピタキシャル層(23)を貫通す
るＰ+型の分離領域(24)を形成する。分離領域(24)で囲
まれたエピタキシャル層(23)が夫々の回路素子を形成す
る為のアイランド(25)となる。
そしてさらに、再度エピタキシャル層(23)表面からリン
(P)等のＮ型不純物を選択的に拡散することによって、
アイランド(25)表面から埋込層(22)まで達するＮ+型の
ＮＰＮトランジスタのコレクタ低抵抗領域(26)とＭＩＳ
型容量の下部電極領域(27)を形成する。コレクタ低抵抗
領域(26)は飽和拡散で形成するので、その表面の不純物
濃度は１０19atoms・cm-2前後となる。
(P)等のＮ型不純物を選択的に拡散することによって、
アイランド(25)表面から埋込層(22)まで達するＮ+型の
ＮＰＮトランジスタのコレクタ低抵抗領域(26)とＭＩＳ
型容量の下部電極領域(27)を形成する。コレクタ低抵抗
領域(26)は飽和拡散で形成するので、その表面の不純物
濃度は１０19atoms・cm-2前後となる。
次に第２図Ｃに示す如く、エピタキシャル層(23)表面か
らボロン(B)を選択的にイオン注入又は拡散することに
よって、アイランド(25)表面にＮＰＮトランジスタのベ
ース領域(28)を形成する。
らボロン(B)を選択的にイオン注入又は拡散することに
よって、アイランド(25)表面にＮＰＮトランジスタのベ
ース領域(28)を形成する。
次に第２図Ｄに示す如く、エピタキシャル層(23)表面の
熱酸化膜又はＣＶＤ酸化膜(29)をパターニングして下部
電極領域(27)の表面の一部に開孔部を有する酸化膜パタ
ーンを形成し、エピタキシャル層(23)全面に常圧ＣＶＤ
法等の技術を利用して膜厚数百〜千数百Åのシリコン窒
化膜(Si3N4)を堆積する。そして、ドライエッチ等の技
術を利用して前記シリコン窒化膜を選択的に除去するこ
とによりＭＩＳ型容量の誘電体薄膜(30)を形成する。シ
リコン窒化膜(Si3N4)はシリコン酸化膜(SiO2)よりも高
い誘導率を示すので、大容量を形成することが可能であ
る。その後、誘電体薄膜(30)を覆う様にＣＶＤ法による
酸化膜(29)を堆積させる。
熱酸化膜又はＣＶＤ酸化膜(29)をパターニングして下部
電極領域(27)の表面の一部に開孔部を有する酸化膜パタ
ーンを形成し、エピタキシャル層(23)全面に常圧ＣＶＤ
法等の技術を利用して膜厚数百〜千数百Åのシリコン窒
化膜(Si3N4)を堆積する。そして、ドライエッチ等の技
術を利用して前記シリコン窒化膜を選択的に除去するこ
とによりＭＩＳ型容量の誘電体薄膜(30)を形成する。シ
リコン窒化膜(Si3N4)はシリコン酸化膜(SiO2)よりも高
い誘導率を示すので、大容量を形成することが可能であ
る。その後、誘電体薄膜(30)を覆う様にＣＶＤ法による
酸化膜(29)を堆積させる。
次に第２図Ｅに示す如く、ＮＰＮトランジスタのベース
領域(28)表面の酸化膜(29)を選択的に開孔し、この酸化
膜(29)をマスクとしてリン(P)を選択拡散することによ
りＮ+型のエミッタ領域(31)を形成する。
領域(28)表面の酸化膜(29)を選択的に開孔し、この酸化
膜(29)をマスクとしてリン(P)を選択拡散することによ
りＮ+型のエミッタ領域(31)を形成する。
次に第２図Ｆに示す如く、酸化膜(29)上にネガ又はポジ
型のフォトレジストパターンを形成し、誘電体薄膜(30)
上の酸化膜(29)を除去し、ウェット又はドライエッチン
グによって酸化膜(29)の所望の部分に電気的接続の為の
コンタクトホールを開孔する。そして、基板(21)全面に
周知の蒸着又はスパッタ技術によりアルミニウム層を形
成し、このアルミニウム層をパターニングすることによ
って所望形状の電極(32)と誘電体薄膜(30)上の上部電極
(33)を形成する。
型のフォトレジストパターンを形成し、誘電体薄膜(30)
上の酸化膜(29)を除去し、ウェット又はドライエッチン
グによって酸化膜(29)の所望の部分に電気的接続の為の
コンタクトホールを開孔する。そして、基板(21)全面に
周知の蒸着又はスパッタ技術によりアルミニウム層を形
成し、このアルミニウム層をパターニングすることによ
って所望形状の電極(32)と誘電体薄膜(30)上の上部電極
(33)を形成する。
斯上した本願の製造方法によれば、ＭＩＳ型容量を形成
する下部電極としてコレクタ低抵抗領域(26)の拡散工程
によって形成した下部電極領域(27)を使用したので、誘
電体薄膜(30)の製造工程をエミッタ拡散工程の前に設置
することができる。すると、エミッタ領域(31)形成用の
リン(P)のデポジットからリン(P)のドライブインの間に
ＭＩＳ型容量形成の為の熱処理を配置する必要が無く、
デポジットによってリン(P)が初期拡散された状態から
即ＮＰＮトランジスタのｈFE（電極増幅率）コントロー
ルの為の熱処理（ドライブイン）工程を行なうことがで
きる。その為、ＮＰＮトランジスタのｈFEのばらつきが
少なく、ＭＩＳ型容量を組み込んだことによるｈFEコン
トロールの難しさを解消できる。また、ＭＩＳ型容量を
組み込んだ機種とそうでない機種とでエミッタ領域(31)
の熱処理条件を一本化することができるので、機種別の
工程管理が極めて容易になる。
する下部電極としてコレクタ低抵抗領域(26)の拡散工程
によって形成した下部電極領域(27)を使用したので、誘
電体薄膜(30)の製造工程をエミッタ拡散工程の前に設置
することができる。すると、エミッタ領域(31)形成用の
リン(P)のデポジットからリン(P)のドライブインの間に
ＭＩＳ型容量形成の為の熱処理を配置する必要が無く、
デポジットによってリン(P)が初期拡散された状態から
即ＮＰＮトランジスタのｈFE（電極増幅率）コントロー
ルの為の熱処理（ドライブイン）工程を行なうことがで
きる。その為、ＮＰＮトランジスタのｈFEのばらつきが
少なく、ＭＩＳ型容量を組み込んだことによるｈFEコン
トロールの難しさを解消できる。また、ＭＩＳ型容量を
組み込んだ機種とそうでない機種とでエミッタ領域(31)
の熱処理条件を一本化することができるので、機種別の
工程管理が極めて容易になる。
(ト)発明の効果 以上説明した如く、本発明によれば低飽和型のＮＰＮト
ランジスタと高性能のＭＩＳ型容量とを効率良く共存が
できる利点を有する。また、エミッタ領域(31)形成前に
窒化膜デポを行うことによって、ＮＰＮトランジスタの
ｈFEのばらつきが僅んど無いので、そのコントロールが
極めて容易な半導体集積回路の製造方法を提供できる利
点を有する。そして、ＭＩＳ型容量を組み込んだ機種と
そうでない機種とでエミッタ領域(31)の処理条件を一本
化できるので、機種別の工程管理を簡略化でき、さらに
は異る機種のウェハーを同一拡散炉内で熱処理するとい
った多機種少量生産が可能になる利点をも有する。
ランジスタと高性能のＭＩＳ型容量とを効率良く共存が
できる利点を有する。また、エミッタ領域(31)形成前に
窒化膜デポを行うことによって、ＮＰＮトランジスタの
ｈFEのばらつきが僅んど無いので、そのコントロールが
極めて容易な半導体集積回路の製造方法を提供できる利
点を有する。そして、ＭＩＳ型容量を組み込んだ機種と
そうでない機種とでエミッタ領域(31)の処理条件を一本
化できるので、機種別の工程管理を簡略化でき、さらに
は異る機種のウェハーを同一拡散炉内で熱処理するとい
った多機種少量生産が可能になる利点をも有する。
第１図は本発明を説明する為の断面図、第２図Ａ乃至第
２図Ｆは夫々本発明の製造方法を説明する為の断面図、
第３図は従来例を説明する為の断面図である。 (21)はＰ型半導体基板、 (27)はＭＩＳ型容量の下部電
極領域、 (28)はＮＰＮトランジスタのＰ型ベース領
域、 (30)は誘電体薄膜、 (31)はＮＰＮトランジスタ
のＮ+型エミッタ領域、 (33)はＭＩＳ型容量の上部電
極である。
２図Ｆは夫々本発明の製造方法を説明する為の断面図、
第３図は従来例を説明する為の断面図である。 (21)はＰ型半導体基板、 (27)はＭＩＳ型容量の下部電
極領域、 (28)はＮＰＮトランジスタのＰ型ベース領
域、 (30)は誘電体薄膜、 (31)はＮＰＮトランジスタ
のＮ+型エミッタ領域、 (33)はＭＩＳ型容量の上部電
極である。
Claims (1)
- 【請求項１】バイポーラトランジスタとＭＩＳ型容量素
子とを電気的に分離されたアイランドに各々形成する半
導体集積回路の製造方法であって、 一導電型の半導体基板表面に逆導電型の埋込層を形成す
る工程、 前記基板の上に逆導電型のエピタキシャル層を形成する
工程、 前記エピタキシャル層の表面から逆導電型の不純物を拡
散することによって前記埋込層に連結する前記バイポー
ラトランジスタのコレクタ低抵抗領域と前記ＭＩＳ型容
量素子の下部電極領域とを同時に形成する工程、 前記エピタキシャル層表面を覆う絶縁膜に前記下部電極
領域の表面の一部を露出する開口部を形成し、この開口
部を被うようにＣＶＤ法によるシリコン窒化膜からなる
前記ＭＩＳ型容量素子の誘導体薄膜を形成する工程、 バイポーラトランジスタを形成すべき他のアイランド表
面に逆導電型の不純物を選択拡散して前記バイポーラト
ランジスタのベースとなる領域の表面にエミッタ領域を
形成する工程、 全面に電極材料を被覆し、これをパターニングすること
により前記誘導体薄膜の上を被覆する上部電極と各拡散
領域にコンタクトする電極とを形成する工程とを具備す
ることを特徴とする半導体集積回路の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62292409A JPH061806B2 (ja) | 1987-11-19 | 1987-11-19 | 半導体集積回路の製造方法 |
| KR1019880015179A KR910009784B1 (ko) | 1987-11-17 | 1988-11-17 | 반도체집적회로의제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62292409A JPH061806B2 (ja) | 1987-11-19 | 1987-11-19 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01133347A JPH01133347A (ja) | 1989-05-25 |
| JPH061806B2 true JPH061806B2 (ja) | 1994-01-05 |
Family
ID=17781411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62292409A Expired - Lifetime JPH061806B2 (ja) | 1987-11-17 | 1987-11-19 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH061806B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5325383A (en) * | 1976-08-23 | 1978-03-09 | Hitachi Ltd | Compound type capacitor in bipolar ic |
-
1987
- 1987-11-19 JP JP62292409A patent/JPH061806B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01133347A (ja) | 1989-05-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |