JPH07120710B2 - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH07120710B2 JPH07120710B2 JP62292411A JP29241187A JPH07120710B2 JP H07120710 B2 JPH07120710 B2 JP H07120710B2 JP 62292411 A JP62292411 A JP 62292411A JP 29241187 A JP29241187 A JP 29241187A JP H07120710 B2 JPH07120710 B2 JP H07120710B2
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明はMIS型容量素子を組み込んだ半導体集積回路
の、NPNトランジスタのhFE制御を容易ならしめた製造方
法に関する。
の、NPNトランジスタのhFE制御を容易ならしめた製造方
法に関する。
（ロ）従来の技術 バイポーラ型ICは、コレクタとなる半導体層表面にベー
ス、エミッタを２重拡散して形成した縦型のNPNトラン
ジスタを主体として構成されている。その為、前記NPN
トランジスタを製造するベース及びエミッタ拡散工程は
必要不可欠の工程であり、コレクタ直列抵抗を低減する
為の高濃度埋込層形成工程やエピタキシャル層成長工
程、各素子を接合分離する為の分離領域形成工程や電気
的接続の為の電極形成工程等と並んでバイポーラ型ICを
製造するのに欠かせない工程（基本工程）である。
ス、エミッタを２重拡散して形成した縦型のNPNトラン
ジスタを主体として構成されている。その為、前記NPN
トランジスタを製造するベース及びエミッタ拡散工程は
必要不可欠の工程であり、コレクタ直列抵抗を低減する
為の高濃度埋込層形成工程やエピタキシャル層成長工
程、各素子を接合分離する為の分離領域形成工程や電気
的接続の為の電極形成工程等と並んでバイポーラ型ICを
製造するのに欠かせない工程（基本工程）である。
一方、回路的な要求から他の素子、例えばPNPトランジ
スタ、抵抗、容量、ツェナーダイオード等を同一基板上
に組み込みたい要求がある。この場合、工程の簡素化と
いう点から可能な限り前記基本工程を流用した方が好ま
しいことは言うまでもない。しかしながら、前記ベース
及びエミッタ拡散工程はNPNトランジスタの特性を最重
要視して諸条件が設定される為、前記基本工程だけでは
集積化が困難な場合が多い。そこで、基本的なNPNトラ
ンジスタの形成を目的とせず、他の素子を組み込む為も
しくは他素子の特性を向上することを目的として新規な
工程を追加することがある。例えば前記エミッタ拡散に
よるカソード領域とでツェナーダイオードのツェナー電
圧を制御するアノード領域を形成する為のP+拡散工程、
ベース領域とは比抵抗が異る抵抗領域を形成する為のＲ
拡散工程やインプラ抵抗形成工程、MOS型よりも大きな
容量が得られる窒化膜容量を形成する為の窒化膜形成工
程、NPNトランジスタのコレクタ直列抵抗を更に低減す
る為のコレクタ低抵抗領域形成工程等がそれであり、全
てバイポーラICの用途や目的及びコスト的な面から検討
して追加するか否かが決定される工程（オプション工
程）である。
スタ、抵抗、容量、ツェナーダイオード等を同一基板上
に組み込みたい要求がある。この場合、工程の簡素化と
いう点から可能な限り前記基本工程を流用した方が好ま
しいことは言うまでもない。しかしながら、前記ベース
及びエミッタ拡散工程はNPNトランジスタの特性を最重
要視して諸条件が設定される為、前記基本工程だけでは
集積化が困難な場合が多い。そこで、基本的なNPNトラ
ンジスタの形成を目的とせず、他の素子を組み込む為も
しくは他素子の特性を向上することを目的として新規な
工程を追加することがある。例えば前記エミッタ拡散に
よるカソード領域とでツェナーダイオードのツェナー電
圧を制御するアノード領域を形成する為のP+拡散工程、
ベース領域とは比抵抗が異る抵抗領域を形成する為のＲ
拡散工程やインプラ抵抗形成工程、MOS型よりも大きな
容量が得られる窒化膜容量を形成する為の窒化膜形成工
程、NPNトランジスタのコレクタ直列抵抗を更に低減す
る為のコレクタ低抵抗領域形成工程等がそれであり、全
てバイポーラICの用途や目的及びコスト的な面から検討
して追加するか否かが決定される工程（オプション工
程）である。
上記オプション工程を利用して形成したMIS型容量を第
２図に示す。同図において、（１）はＰ型半導体基板、
（２）はＮ型エピタキシャル層、（３）はN+型埋込層、
（４）はP+型分離領域、（５）はアイランド、（６）は
エミッタ拡散によるN+型の下部電極領域、（７）は高誘
電率絶縁体としてのシリコン窒化膜（Si3N4）、（８）
はアルミニウム材料から成る上部電極、（９）は酸化
膜、（10）は電極である。尚、窒化膜を利用したMIS型
容量としては、例えば特開昭60−244056号公報に記載さ
れている。
２図に示す。同図において、（１）はＰ型半導体基板、
（２）はＮ型エピタキシャル層、（３）はN+型埋込層、
（４）はP+型分離領域、（５）はアイランド、（６）は
エミッタ拡散によるN+型の下部電極領域、（７）は高誘
電率絶縁体としてのシリコン窒化膜（Si3N4）、（８）
はアルミニウム材料から成る上部電極、（９）は酸化
膜、（10）は電極である。尚、窒化膜を利用したMIS型
容量としては、例えば特開昭60−244056号公報に記載さ
れている。
（ハ）発明が解決しようとする問題点 しかしながら、従来のMIS型容量は下部電極としてNPNト
ランジスタのエミッタ拡散工程を利用している為、窒化
膜の形成工程を全てエミッタ領域形成の後に行なわなけ
ればならない。すると、窒化膜のデボ時に使用する800
℃前後の熱処理がエミッタ領域を拡散させる為、NPNト
ランジスタのhFE（電流増幅率）のばらつきが大きく、h
FEのコントロールが難しい欠点があった。
ランジスタのエミッタ拡散工程を利用している為、窒化
膜の形成工程を全てエミッタ領域形成の後に行なわなけ
ればならない。すると、窒化膜のデボ時に使用する800
℃前後の熱処理がエミッタ領域を拡散させる為、NPNト
ランジスタのhFE（電流増幅率）のばらつきが大きく、h
FEのコントロールが難しい欠点があった。
また、窒化膜の形成に必要なオプション工程を追加した
か否かでエミッタ領域の熱処理条件を変更する必要があ
る為、機種別の工程管理が必要であり、管理の共通化が
できない欠点があった。
か否かでエミッタ領域の熱処理条件を変更する必要があ
る為、機種別の工程管理が必要であり、管理の共通化が
できない欠点があった。
（ニ）問題点を解決するための手段 本発明は斯上した欠点に鑑みてなされ、MIS型容量を組
み込んだ半導体集積回路の製造方法において、エミッタ
拡散工程に先立って下部電極領域（26）を形成し、その
表面にMIS型容量の誘電体薄膜（29）を形成する工程
と、誘電体薄膜（29）を覆う様に全面にCVD酸化膜（2
8）を堆積する工程と、酸化膜を選択的に除去してＮ型
不純物をデボジットすることによりNPNトランジスタの
エミッタ領域（30）を形成する工程とを具備することを
特徴とする。
み込んだ半導体集積回路の製造方法において、エミッタ
拡散工程に先立って下部電極領域（26）を形成し、その
表面にMIS型容量の誘電体薄膜（29）を形成する工程
と、誘電体薄膜（29）を覆う様に全面にCVD酸化膜（2
8）を堆積する工程と、酸化膜を選択的に除去してＮ型
不純物をデボジットすることによりNPNトランジスタの
エミッタ領域（30）を形成する工程とを具備することを
特徴とする。
（ホ）作用 本発明によれば、誘電体薄膜（29）形成後にエミッタ拡
散を行うので、エミッタ領域（30）形成以後のNPNトラ
ンジスタのhFEに影響する熱処理工程を排除することが
できる。また、誘電体薄膜（29）を覆う様にCVD酸化膜
（28）を形成してからエミッタ拡散を行うので、エミッ
タ形成用のリン（Ｐ）のデポジットから誘電体薄膜（2
9）を保護することができる。
散を行うので、エミッタ領域（30）形成以後のNPNトラ
ンジスタのhFEに影響する熱処理工程を排除することが
できる。また、誘電体薄膜（29）を覆う様にCVD酸化膜
（28）を形成してからエミッタ拡散を行うので、エミッ
タ形成用のリン（Ｐ）のデポジットから誘電体薄膜（2
9）を保護することができる。
（ヘ）実施例 以下、本発明の一実施例を図面を参照しながら詳細に説
明する。
明する。
先ず第１図Ａに示す如く、Ｐ型のシリコン半導体基板
（21）の表面にアンチモン（Sb）又はヒ素（As）等のＮ
型不純物を選択的にドープしてN+型埋込層（22）を形成
し、基板（21）全面に厚さ５〜10μのＮ型のエピタキシ
ャル層（23）を積層する。
（21）の表面にアンチモン（Sb）又はヒ素（As）等のＮ
型不純物を選択的にドープしてN+型埋込層（22）を形成
し、基板（21）全面に厚さ５〜10μのＮ型のエピタキシ
ャル層（23）を積層する。
次に第１図Ｂに示す如く、エピタキシャル層（23）表面
からボロン（Ｂ）を選択的に拡散することによって、埋
込層（22）を夫々取囲むようにエピタキシャル層（23）
を貫通するP+型の分離領域（24）を形成する。分離領域
（24）で囲まれたエピタキシャル層（23）が夫々の回路
素子を形成する為のアイランド（25）となる。
からボロン（Ｂ）を選択的に拡散することによって、埋
込層（22）を夫々取囲むようにエピタキシャル層（23）
を貫通するP+型の分離領域（24）を形成する。分離領域
（24）で囲まれたエピタキシャル層（23）が夫々の回路
素子を形成する為のアイランド（25）となる。
次に、第２図Ｃに示す如く、エピタキシャル層（23）表
面からＰ又はＮ型不純物を選択拡散することによってア
イランド（25）表面にMIS型容量素子の下部電極となる
下部電極領域（26）を形成する。そして、他のアイラン
ド（25）表面にはボロン（Ｂ）を選択的にイオン注入又
は拡散することによってNPNトランジスタのベースとな
るベース領域（27）を形成する。下部電極領域（26）は
リン（Ｐ）やアンチモン（As）を使用したＮ型領域又は
ボロン（Ｂ）を使用したＰ型領域とし、その工程はベー
ス拡散工程の前に行ってもベース拡散工程の後に行って
もベース拡散工程そのものを利用してもかまわない。要
はエミッタ拡散の前に形成しておくことが必須である。
また、下部電極領域（26）の拡散深さは全く問わず、不
純物濃度はMIS型容量のヒステリシス特性等の関係から
比較的高濃度、例えば1018atoms・cm-2以上であること
が望ましい。
面からＰ又はＮ型不純物を選択拡散することによってア
イランド（25）表面にMIS型容量素子の下部電極となる
下部電極領域（26）を形成する。そして、他のアイラン
ド（25）表面にはボロン（Ｂ）を選択的にイオン注入又
は拡散することによってNPNトランジスタのベースとな
るベース領域（27）を形成する。下部電極領域（26）は
リン（Ｐ）やアンチモン（As）を使用したＮ型領域又は
ボロン（Ｂ）を使用したＰ型領域とし、その工程はベー
ス拡散工程の前に行ってもベース拡散工程の後に行って
もベース拡散工程そのものを利用してもかまわない。要
はエミッタ拡散の前に形成しておくことが必須である。
また、下部電極領域（26）の拡散深さは全く問わず、不
純物濃度はMIS型容量のヒステリシス特性等の関係から
比較的高濃度、例えば1018atoms・cm-2以上であること
が望ましい。
次に第１図Ｄに示す如く、エピタキシャル層（23）表面
の酸化膜（28）を選択的にエッチング除去して下部電極
領域（26）表面の一部を露出させ、エピタキシャル層
（23）全面に常圧CVD法等の技術を用いて膜厚数百〜千
数百Åのシリコン窒化膜（Si3N4）を堆積させる。シリ
コン窒化膜はシリコン酸化膜よりも高い誘電率を示すの
で、大容量を形成することが可能である。そして、前記
シリコン窒化膜表面に周知のレジストパターンを形成
し、ドライエッチ等の技術を利用して前記露出した下部
電極領域（26）の表面を覆う誘電体薄膜（29）を形成す
る。
の酸化膜（28）を選択的にエッチング除去して下部電極
領域（26）表面の一部を露出させ、エピタキシャル層
（23）全面に常圧CVD法等の技術を用いて膜厚数百〜千
数百Åのシリコン窒化膜（Si3N4）を堆積させる。シリ
コン窒化膜はシリコン酸化膜よりも高い誘電率を示すの
で、大容量を形成することが可能である。そして、前記
シリコン窒化膜表面に周知のレジストパターンを形成
し、ドライエッチ等の技術を利用して前記露出した下部
電極領域（26）の表面を覆う誘電体薄膜（29）を形成す
る。
次に第１図Ｅに示す如く、常圧又は減圧CVD法によって
誘電体薄膜（29）を覆う様に全面に膜厚2000Å前後のノ
ンドープの酸化膜（28）を堆積させ、その後約800℃前
後の温度でCVD酸化膜（28）のベーキングを行う。
誘電体薄膜（29）を覆う様に全面に膜厚2000Å前後のノ
ンドープの酸化膜（28）を堆積させ、その後約800℃前
後の温度でCVD酸化膜（28）のベーキングを行う。
次に第１図Ｆに示す如く、周知のフォトレジスト技術を
利用してベース領域（26）表面とアイランド（25）表面
の酸化膜（28）を選択的にエッチング開孔し、この酸化
膜（28）パターンをマスクとしてリン（Ｐ）等のＮ型不
純物を拡散することによりNPNトランジスタのエミッタ
領域（30）とコレクタコンタクト領域（31）を形成す
る。拡散には例えばリン（Ｐ）を含む液体ソースを使用
し、これをスピンオン塗布・焼成することによって形成
したリンシリケートグラス（PSG）膜（32）を拡散源と
する。この時酸化膜（28）の表面にPSG膜（32）のリン
（Ｐ）と反応してグラス化した変質層が生じるが、誘電
体薄膜（29）表面は先の工程で形成したCVD酸化膜（2
8）によって保護されているので変質しない。
利用してベース領域（26）表面とアイランド（25）表面
の酸化膜（28）を選択的にエッチング開孔し、この酸化
膜（28）パターンをマスクとしてリン（Ｐ）等のＮ型不
純物を拡散することによりNPNトランジスタのエミッタ
領域（30）とコレクタコンタクト領域（31）を形成す
る。拡散には例えばリン（Ｐ）を含む液体ソースを使用
し、これをスピンオン塗布・焼成することによって形成
したリンシリケートグラス（PSG）膜（32）を拡散源と
する。この時酸化膜（28）の表面にPSG膜（32）のリン
（Ｐ）と反応してグラス化した変質層が生じるが、誘電
体薄膜（29）表面は先の工程で形成したCVD酸化膜（2
8）によって保護されているので変質しない。
次に第１図Ｇに示す如く、10乃至30％HFなるエッチング
液によって前記PSG膜（32）を除去する。前記グラス化
した変質層はPSG膜（32）と同程度のエッチングレート
を示し、選択比が小さいのでCVD酸化膜（28）の残存膜
厚のコントロールが難しい。しかしながら。誘電体薄膜
（29）のシリコン窒化膜（Si3N4）は変質していないの
で、シリコン酸化膜（Si2O3）との選択比が高く、エッ
チングにより誘電体薄膜（29）の膜厚の目減りが無い。
その為、PSG膜（32）の除去は誘電体薄膜（29）が露出
するまで行ってもかまわない。そして、再度CVD法によ
って改めて全面にノンドープ又はリンドープの酸化膜を
堆積させる。これはエミッタ領域（30）形成後に酸化性
雰囲気内での熱処理を行わない様にすることでhFEのば
らつきを抑えるもので、場合によっては熱酸化でもかま
わない。
液によって前記PSG膜（32）を除去する。前記グラス化
した変質層はPSG膜（32）と同程度のエッチングレート
を示し、選択比が小さいのでCVD酸化膜（28）の残存膜
厚のコントロールが難しい。しかしながら。誘電体薄膜
（29）のシリコン窒化膜（Si3N4）は変質していないの
で、シリコン酸化膜（Si2O3）との選択比が高く、エッ
チングにより誘電体薄膜（29）の膜厚の目減りが無い。
その為、PSG膜（32）の除去は誘電体薄膜（29）が露出
するまで行ってもかまわない。そして、再度CVD法によ
って改めて全面にノンドープ又はリンドープの酸化膜を
堆積させる。これはエミッタ領域（30）形成後に酸化性
雰囲気内での熱処理を行わない様にすることでhFEのば
らつきを抑えるもので、場合によっては熱酸化でもかま
わない。
次に第１図Ｈに示す如く、酸化膜（28）上にネガ又はポ
ジ型のフォトレジストによりレジストパターンを形成
し、ウェット又はドライエッチングによって酸化膜（2
8）の所望の部分に電気的接続の為のコンタクトホール
を開孔する。また、ウェットエッチングによって誘電体
薄膜（29）の表面を露出する。
ジ型のフォトレジストによりレジストパターンを形成
し、ウェット又はドライエッチングによって酸化膜（2
8）の所望の部分に電気的接続の為のコンタクトホール
を開孔する。また、ウェットエッチングによって誘電体
薄膜（29）の表面を露出する。
次に、第１図Ｉに示す如く、エピタキシャル層（23）全
面に周知の蒸着又はスパッタ技術によりアルミニウム層
を形成し、このアルミニウム層をパターニングすること
によって所望形状の電極（33）と誘電体薄膜（29）上の
上部電極（34）を形成する。
面に周知の蒸着又はスパッタ技術によりアルミニウム層
を形成し、このアルミニウム層をパターニングすること
によって所望形状の電極（33）と誘電体薄膜（29）上の
上部電極（34）を形成する。
斯上した本願の製造方法によれば、MIS型容量の下部電
極領域（26）としてエミッタ拡散工程以前に形成したＰ
又はＮ型の拡散領域を使用したので、誘電体薄膜（29）
の製造工程をエミッタ拡散工程の前に配置することがで
きる。すると、エミッタ領域（30）形成用のリン（Ｐ）
のデポジットからリン（Ｐ）のドライブインまでの間に
MIS型容量形成の為の熱処理を配置する必要が無く、デ
ボジットによってリン（Ｐ）が初期拡散された状態から
即NPNトランジスタのhFE（電流増幅率）コントロールの
為の熱処理（ドライブイン）を行うことができる。その
為、NPNトランジスタのhFEのばらつきが少く、MIS型容
量を組み込んだことによるhFEコントロールの難しかを
解消できる。また、MIS型容量を組み込んだ機種とそう
でない機種とでエミッタ領域（30）の熱処理を一体化で
きるので、機種別の工程管理が容易となる。
極領域（26）としてエミッタ拡散工程以前に形成したＰ
又はＮ型の拡散領域を使用したので、誘電体薄膜（29）
の製造工程をエミッタ拡散工程の前に配置することがで
きる。すると、エミッタ領域（30）形成用のリン（Ｐ）
のデポジットからリン（Ｐ）のドライブインまでの間に
MIS型容量形成の為の熱処理を配置する必要が無く、デ
ボジットによってリン（Ｐ）が初期拡散された状態から
即NPNトランジスタのhFE（電流増幅率）コントロールの
為の熱処理（ドライブイン）を行うことができる。その
為、NPNトランジスタのhFEのばらつきが少く、MIS型容
量を組み込んだことによるhFEコントロールの難しかを
解消できる。また、MIS型容量を組み込んだ機種とそう
でない機種とでエミッタ領域（30）の熱処理を一体化で
きるので、機種別の工程管理が容易となる。
さらに、エミッタ領域（30）形成用のリン（Ｐ）のデポ
ジットに先立って誘電体薄膜（29）のシリコン窒化膜
（Si3N4）表面をCVD酸化膜（28）で覆うことによってリ
ン（Ｐ）によりシリコン窒化膜表面のグラス化を防止
し、それによってPSG膜（32）エッチング時のシリコン
窒化膜の膜厚の目減りを防止するので、MIS型容量の誘
電体薄膜（29）の膜厚を極めて正確に制御することがで
きる。
ジットに先立って誘電体薄膜（29）のシリコン窒化膜
（Si3N4）表面をCVD酸化膜（28）で覆うことによってリ
ン（Ｐ）によりシリコン窒化膜表面のグラス化を防止
し、それによってPSG膜（32）エッチング時のシリコン
窒化膜の膜厚の目減りを防止するので、MIS型容量の誘
電体薄膜（29）の膜厚を極めて正確に制御することがで
きる。
（ト）発明の効果 以上説明した如く、本発明によればMIS型容量をオプシ
ョンデバイスとして追加したことによるNPNトランジス
タのhFEのばらつきが僅んど無い、NPNトランジスタのh
FEのコントロールが極めて容易な半導体集積回路の製造
方法を提供できる利点を有する。また、誘電体薄膜（2
9）のシリコン窒化膜（Si3N4）表面をCVD酸化膜（28）
で保護するので、シリコン窒化膜の膜厚の目減りが無
く、誘電体薄膜（29）の膜層を極めて正確に制御できる
利点を有する。また、MIS型容量を組み込んだ機種とそ
うでない機種とでエミッタ領域（30）の処理条件を一本
化できるので、機種別の工程管理を簡略化でき、さらに
は異る機種のウェハーを同一拡散炉内で熱処理するとい
った多機種少量生産が可能になる利点をも有する。
ョンデバイスとして追加したことによるNPNトランジス
タのhFEのばらつきが僅んど無い、NPNトランジスタのh
FEのコントロールが極めて容易な半導体集積回路の製造
方法を提供できる利点を有する。また、誘電体薄膜（2
9）のシリコン窒化膜（Si3N4）表面をCVD酸化膜（28）
で保護するので、シリコン窒化膜の膜厚の目減りが無
く、誘電体薄膜（29）の膜層を極めて正確に制御できる
利点を有する。また、MIS型容量を組み込んだ機種とそ
うでない機種とでエミッタ領域（30）の処理条件を一本
化できるので、機種別の工程管理を簡略化でき、さらに
は異る機種のウェハーを同一拡散炉内で熱処理するとい
った多機種少量生産が可能になる利点をも有する。
第１図Ａ乃至第１図Ｉは夫々本発明を説明する為の断面
図、第２図は従来例を説明する為の断面図である。 （21）はＰ型半導体基板、（26）はMIS型容量の下部電
極領域、（27）はNPNトランジスタのＰ型ベース領域、
（28）は酸化膜、（29）は誘電体薄膜、（30）はNPNト
ランジスタのN+型エミッタ領域、（34）は上部電極であ
る。
図、第２図は従来例を説明する為の断面図である。 （21）はＰ型半導体基板、（26）はMIS型容量の下部電
極領域、（27）はNPNトランジスタのＰ型ベース領域、
（28）は酸化膜、（29）は誘電体薄膜、（30）はNPNト
ランジスタのN+型エミッタ領域、（34）は上部電極であ
る。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06
Claims (1)
- 【請求項１】一導電型半導体基板の所望の領域に逆導電
型の埋め込み層を形成する工程、 前記基板の上に逆導電型のエピタキシャル層を形成する
工程、 前記エピタキシャル層を分離して少なくともトランジス
タと容量素子とを形成する為の複数個のアイランドを形
成する工程、 １つのアイランド表面に前記トランジスタの一導電型の
ベース領域を形成し、他のアイランド表面には前記容量
素子の下部電極領域を形成する工程、 前記他のアイランドの表面を被覆する絶縁膜に開口部を
形成し前記下部電極領域の一部の領域を露出する工程、 前記開口部を覆うように前記容量素子の誘電体薄膜を形
成する工程、 前記誘電体薄膜を覆うように全面にCVD酸化膜を堆積す
る工程、 前記CVD酸化膜を選択的に除去して前記ベース領域の表
面の一部の領域を露出する工程、 前記CVD酸化膜の上に逆導電型の不純物を含む拡散源膜
を形成する工程、 前記拡散源膜から前記トランジスタのエミッタとなる逆
導電型の不純物を前記ベース領域の表面に導入して初期
拡散を形成する工程、 前記拡散源膜をエッチング除去する工程、 前記初期拡散層を拡散して前記トランジスタのエミッタ
領域を形成する工程、 前記誘電体薄膜の上を被覆する絶縁膜に開口部を形成す
る工程、 全面に導電材料を被着せしめ、これをパターニングする
ことにより前記誘電体薄膜上の開口部を覆う前記容量素
子の上部電極を形成する工程、とを具備することを特徴
とする半導体集積回路の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62292411A JPH07120710B2 (ja) | 1987-11-19 | 1987-11-19 | 半導体集積回路の製造方法 |
| KR1019880015179A KR910009784B1 (ko) | 1987-11-17 | 1988-11-17 | 반도체집적회로의제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62292411A JPH07120710B2 (ja) | 1987-11-19 | 1987-11-19 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01133349A JPH01133349A (ja) | 1989-05-25 |
| JPH07120710B2 true JPH07120710B2 (ja) | 1995-12-20 |
Family
ID=17781436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62292411A Expired - Lifetime JPH07120710B2 (ja) | 1987-11-17 | 1987-11-19 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120710B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6113656A (ja) * | 1984-06-28 | 1986-01-21 | Toshiba Corp | 半導体装置の製造方法 |
-
1987
- 1987-11-19 JP JP62292411A patent/JPH07120710B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01133349A (ja) | 1989-05-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |