JP2000277622A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0761—Vertical bipolar transistor in combination with diodes only
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Abstract
(57)【要約】
【課題】 バイポーラトランジスタを用いた接合型ダイ
オードを有する半導体装置およびその製造方法におい
て、ダイオード電流とリーク電流との比を改善すると共
にプロセスを増加させず、かつラッチアップ耐性を向上
する。 【解決手段】 ｐ型半導体基板６、コレクタ埋め込み領
域９とｎ型エピタキシャル層２を形成し、このｎ型エピ
タキシャル層２にｐ型の第１の不純物領域１を形成し、
この第１の不純物領域（１）内にｎ型の第２の不純物領
域２を形成し、さらにＮ＋シンカー５を形成しコレクタ
電極１５を形成すると共に、第１と第２の不純物領域上
に頻通の電極１０を形成する。
オードを有する半導体装置およびその製造方法におい
て、ダイオード電流とリーク電流との比を改善すると共
にプロセスを増加させず、かつラッチアップ耐性を向上
する。 【解決手段】 ｐ型半導体基板６、コレクタ埋め込み領
域９とｎ型エピタキシャル層２を形成し、このｎ型エピ
タキシャル層２にｐ型の第１の不純物領域１を形成し、
この第１の不純物領域（１）内にｎ型の第２の不純物領
域２を形成し、さらにＮ＋シンカー５を形成しコレクタ
電極１５を形成すると共に、第１と第２の不純物領域上
に頻通の電極１０を形成する。
Description
【０００１】
【発明の属する技術分野】本発明はバイポーラトランジ
スタを有する半導体装置およびその製造方法に関し、特
に縦型ｎｐｎバイポーラトランジスタと横型ｐｎｐバイ
ポーラトランジスタの不純物領域と電極配線を用いて
（プレーナ）接合型ダイオードを構成する半導体装置と
その製造方法に関するものである。
スタを有する半導体装置およびその製造方法に関し、特
に縦型ｎｐｎバイポーラトランジスタと横型ｐｎｐバイ
ポーラトランジスタの不純物領域と電極配線を用いて
（プレーナ）接合型ダイオードを構成する半導体装置と
その製造方法に関するものである。
【０００２】
【従来の技術】図１４に縦型ｎｐｎバイポーラトランジ
スタを用いたプレーナ接合型ダイオードの半導体装置の
構造を示す。この縦型ｎｐｎバイポーラトランジスタを
有する半導体装置において、ｐ型半導体基板（Ｐ−ｓｕ
ｂ）２０６内にｎ型の高濃度のコレタタ埋め込み領域
（Ｎ−ＢＬ；N-Buried Layer）２０９が構成され、その
外周にチャンネルストッパーと呼ばれるＩＳＯ２０８が
縦方向にｐ型高濃度拡散されて構成されていて、各素子
が物理的また電気的に分離されている。
スタを用いたプレーナ接合型ダイオードの半導体装置の
構造を示す。この縦型ｎｐｎバイポーラトランジスタを
有する半導体装置において、ｐ型半導体基板（Ｐ−ｓｕ
ｂ）２０６内にｎ型の高濃度のコレタタ埋め込み領域
（Ｎ−ＢＬ；N-Buried Layer）２０９が構成され、その
外周にチャンネルストッパーと呼ばれるＩＳＯ２０８が
縦方向にｐ型高濃度拡散されて構成されていて、各素子
が物理的また電気的に分離されている。
【０００３】このｐ型の高濃度不純物領域のチャンネル
ストッパー、ＩＳＯ２０８の上部にさらにシリコン酸化
膜で構成された絶縁層（または素子分離領域、ＬＯＣＯ
Ｓ：Local Oxidation of Silicon ）２０７が構成され
ている。このＬＯＣＯＳ２０７で囲まれた領域にトラン
ジスタ等の素子が形成されている。ｎ型を有する高濃度
のコレクタ埋め込み領域２０９の上部にエピタキシャル
成長して形成されたｎ型のエピ層（ｎ型エピタキシャル
層、またはＮ−ｅｐｉ層）２０２が構成されている。
ストッパー、ＩＳＯ２０８の上部にさらにシリコン酸化
膜で構成された絶縁層（または素子分離領域、ＬＯＣＯ
Ｓ：Local Oxidation of Silicon ）２０７が構成され
ている。このＬＯＣＯＳ２０７で囲まれた領域にトラン
ジスタ等の素子が形成されている。ｎ型を有する高濃度
のコレクタ埋め込み領域２０９の上部にエピタキシャル
成長して形成されたｎ型のエピ層（ｎ型エピタキシャル
層、またはＮ−ｅｐｉ層）２０２が構成されている。
【０００４】また、ｎ型エピタキシャル層２０２内に、
ｐ型のイントリンシックベース領域（真性ベース領域ま
たは単にベース領域とも記載する）２０１が構成されて
いる。このイントリンシックベース領域２０１の内部に
は、ｎ型の不純物が拡散されたｎ型の高濃度のエミッタ
領域２０３が構成されている。
ｐ型のイントリンシックベース領域（真性ベース領域ま
たは単にベース領域とも記載する）２０１が構成されて
いる。このイントリンシックベース領域２０１の内部に
は、ｎ型の不純物が拡散されたｎ型の高濃度のエミッタ
領域２０３が構成されている。
【０００５】次に、コレクタ埋め込み領域２０９の両端
部からエピタキシャル層２０２の表面にｎ型不純物の高
濃度のＮ+ シンカー（ＰＬＧ；プラグ）２０５が構成さ
れ、コレタタ抵抗を小さくしている。
部からエピタキシャル層２０２の表面にｎ型不純物の高
濃度のＮ+ シンカー（ＰＬＧ；プラグ）２０５が構成さ
れ、コレタタ抵抗を小さくしている。
【０００６】更に、Ｐ型半導体基板２０６上全面にわた
りＳｉＯ2 等の絶縁膜２１２、２１３が堆積されてい
て、エミッタ領域２０３、ベース領域２０１とコレクタ
領域の一部を構成するＮ+ シンカー２０５用の電極窓が
それぞれ開口されている。
りＳｉＯ2 等の絶縁膜２１２、２１３が堆積されてい
て、エミッタ領域２０３、ベース領域２０１とコレクタ
領域の一部を構成するＮ+ シンカー２０５用の電極窓が
それぞれ開口されている。
【０００７】コレクタ電極取り出しのＮ+ シンカー２０
５の上部にはＡｌ等の金属電極膜がベース金属電極膜
（単にベース電極とも記載する）２１０やエミッタ金属
電極膜（単にエミッタ電極とも記載する）２１４と一緒
に堆積されてコレクタ金属電極膜（単にコレクタ電極と
も記載する）２１５が構成されている。金属電極膜の上
部に層間絶縁膜や上層配線層等を形成して集積回路が構
成される。
５の上部にはＡｌ等の金属電極膜がベース金属電極膜
（単にベース電極とも記載する）２１０やエミッタ金属
電極膜（単にエミッタ電極とも記載する）２１４と一緒
に堆積されてコレクタ金属電極膜（単にコレクタ電極と
も記載する）２１５が構成されている。金属電極膜の上
部に層間絶縁膜や上層配線層等を形成して集積回路が構
成される。
【０００８】上述した縦型ｎｐｎバイポーラトランジス
タを用いてプレーナ接合型ダイオードを構成した回路に
用いる例として図１４に示してあるように、ベース金属
電極膜２１０に一定のバイアス電圧Ｖｆを印加し、エミ
ッタ金属電極膜２１４をオープンにし、コレクタ金属電
極膜２１５を回路に接続して、ベース−コレクタ電極間
を用いたダイオードを実現している。またこの構造によ
り構成されたダイオードの等価回路の具体例を図１５に
示す。
タを用いてプレーナ接合型ダイオードを構成した回路に
用いる例として図１４に示してあるように、ベース金属
電極膜２１０に一定のバイアス電圧Ｖｆを印加し、エミ
ッタ金属電極膜２１４をオープンにし、コレクタ金属電
極膜２１５を回路に接続して、ベース−コレクタ電極間
を用いたダイオードを実現している。またこの構造によ
り構成されたダイオードの等価回路の具体例を図１５に
示す。
【０００９】この寄生ｐｎｐバイポーラトランジスタの
影響を小さくするため、図１４に示すようにコレクタ埋
め込み領域（Ｎ−ＢＬ）２０９及びコレクタ電極取り出
し領域のＮ+ シンカー（ＰＬＧ）２０５でＰ−ｓｕｂ２
０６と分離しているがそれだけでは十分ではない。その
結果を図１６に示す。横軸はベース電極２１０に供給す
る印加電圧（またはバイアス電圧とも記載する）Ｖｆで
２０．５Ｖから２２．５Ｖの範囲で０．５Ｖステップの
目盛にしてあり、縦軸はコレクタ電極２１５に流れる電
流ＩｃとＰ−ｓｕｂ２０６に流れるリーク電流Ｉｓｕｂ
をそれぞれ示し、０．０１μＡから１００μＡの範囲で
ログスケールで表現してある。
影響を小さくするため、図１４に示すようにコレクタ埋
め込み領域（Ｎ−ＢＬ）２０９及びコレクタ電極取り出
し領域のＮ+ シンカー（ＰＬＧ）２０５でＰ−ｓｕｂ２
０６と分離しているがそれだけでは十分ではない。その
結果を図１６に示す。横軸はベース電極２１０に供給す
る印加電圧（またはバイアス電圧とも記載する）Ｖｆで
２０．５Ｖから２２．５Ｖの範囲で０．５Ｖステップの
目盛にしてあり、縦軸はコレクタ電極２１５に流れる電
流ＩｃとＰ−ｓｕｂ２０６に流れるリーク電流Ｉｓｕｂ
をそれぞれ示し、０．０１μＡから１００μＡの範囲で
ログスケールで表現してある。
【００１０】
【発明が解決しようとする課題】しかしながら、前記図
１４と図１５に示すように、縦型ｎｐｎバイポーラトラ
ンジスタのベースーコレクタ接合を用いた従来のプレー
ナｐｎ接合型ダイオードでは、順方向のバイアス電圧が
印加された場合、トランジスタのベース領域（２０１）
／コレクタ領域を形成するＮ−ｅｐｉ層２０２／ｐ型基
板；Ｐ−ｓｕｂ（２０６）間で生じる寄生ｐｎｐバイポ
ーラトランジスタが動作するため、Ｐ−ｓｕｂ（２０
６）側へ流れる（漏れる）リーク電流（Ｉｓｕｂ）が発
生する。
１４と図１５に示すように、縦型ｎｐｎバイポーラトラ
ンジスタのベースーコレクタ接合を用いた従来のプレー
ナｐｎ接合型ダイオードでは、順方向のバイアス電圧が
印加された場合、トランジスタのベース領域（２０１）
／コレクタ領域を形成するＮ−ｅｐｉ層２０２／ｐ型基
板；Ｐ−ｓｕｂ（２０６）間で生じる寄生ｐｎｐバイポ
ーラトランジスタが動作するため、Ｐ−ｓｕｂ（２０
６）側へ流れる（漏れる）リーク電流（Ｉｓｕｂ）が発
生する。
【００１１】特に、ベース領域（２０１）−Ｐ−ｓｕｂ
（２０６）間の電位差が大きいトリミング（ザッピング
電圧≒ＢＶｂｓｏ）を行う場合、必要な順方向電流をツ
ェナーザップダイオードに流す必要がある。この際Ｐ−
ｓｕｂ２０６へ流れるリーク電流が発生し、このリーク
電流に起因するラッチアップが生じる可能性が高くな
る。また消費電力も当然大きくなる。
（２０６）間の電位差が大きいトリミング（ザッピング
電圧≒ＢＶｂｓｏ）を行う場合、必要な順方向電流をツ
ェナーザップダイオードに流す必要がある。この際Ｐ−
ｓｕｂ２０６へ流れるリーク電流が発生し、このリーク
電流に起因するラッチアップが生じる可能性が高くな
る。また消費電力も当然大きくなる。
【００１２】そして図１６に示すように、縦型ｎｐｎバ
イポーラトランジスタのベース電極に供給される印加電
圧Ｖｆが２１．０Ｖのときコレクタ電流Ｉｃは約１．５
μＡ、リーク電流のＩｓｕｂは４．５μＡとリーク電流
の方が大きくなっている。また印加電圧Ｖｆが２１．５
ＶになるとＩｃは１８μＡ、Ｉｓｕｂは３０μＡとやは
りＩｓｕｂの方が大きくなっている。さらに印加電圧Ｖ
ｆが２２Ｖになると、ＩｃとＩｓｕｂ両方ともほとんど
等しく約４０μＡとなっている。
イポーラトランジスタのベース電極に供給される印加電
圧Ｖｆが２１．０Ｖのときコレクタ電流Ｉｃは約１．５
μＡ、リーク電流のＩｓｕｂは４．５μＡとリーク電流
の方が大きくなっている。また印加電圧Ｖｆが２１．５
ＶになるとＩｃは１８μＡ、Ｉｓｕｂは３０μＡとやは
りＩｓｕｂの方が大きくなっている。さらに印加電圧Ｖ
ｆが２２Ｖになると、ＩｃとＩｓｕｂ両方ともほとんど
等しく約４０μＡとなっている。
【００１３】このように、図１４に示した構造の接合型
ダイオードでは、Ｐ−ｓｕｂ２０６に流れるリーク電流
Ｉｓｕｂがダイオードに流れる電流Ｉｃより等しいかま
たはそれ以上であり、リーク電流が大きい。つまり、ツ
ェナーザップダイオードに対してザッピングに必要な電
位差が得られず確実なザッピングができなくなる。上記
寄生ｐｎｐトランジスタの影響（ｈFE）を小さくするた
め、図１４に示したように、ｎ型の埋め込み層（Ｎ−Ｂ
Ｌ）２０９およびコレクタ電流取り出し（プラグ）層２
０５を用いて、ｐ型基板とコレクタとの間を高濃度のｎ
+ 層で囲んでいるコレクタリング構造が、それだけで
は、十分な対策になっていない。
ダイオードでは、Ｐ−ｓｕｂ２０６に流れるリーク電流
Ｉｓｕｂがダイオードに流れる電流Ｉｃより等しいかま
たはそれ以上であり、リーク電流が大きい。つまり、ツ
ェナーザップダイオードに対してザッピングに必要な電
位差が得られず確実なザッピングができなくなる。上記
寄生ｐｎｐトランジスタの影響（ｈFE）を小さくするた
め、図１４に示したように、ｎ型の埋め込み層（Ｎ−Ｂ
Ｌ）２０９およびコレクタ電流取り出し（プラグ）層２
０５を用いて、ｐ型基板とコレクタとの間を高濃度のｎ
+ 層で囲んでいるコレクタリング構造が、それだけで
は、十分な対策になっていない。
【００１４】
【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置およびその製造方法で
ある。
決するためになされた半導体装置およびその製造方法で
ある。
【００１５】第１の半導体装置は、ツェナーザップダイ
オードを含んだトリミング回路を備えた半導体装置にお
いて、トリミング時の前記ツェナーザップダイオードへ
の電圧源と前記ツェナーザップダイオードとの間に順方
向に接続したｐｎ接合ダイオードを備え、前記ｐｎ接合
ダイオードは、第１導電型の第１領域と第２導電型の第
２領域とからなり、前記第１領域内の少なくとも一部に
第２導電型の第３領域を備え、前記第３領域が前記第１
領域によって前記第２領域と分離され、前記第３領域が
前記第１領域と配線によって接続されているものであ
る。
オードを含んだトリミング回路を備えた半導体装置にお
いて、トリミング時の前記ツェナーザップダイオードへ
の電圧源と前記ツェナーザップダイオードとの間に順方
向に接続したｐｎ接合ダイオードを備え、前記ｐｎ接合
ダイオードは、第１導電型の第１領域と第２導電型の第
２領域とからなり、前記第１領域内の少なくとも一部に
第２導電型の第３領域を備え、前記第３領域が前記第１
領域によって前記第２領域と分離され、前記第３領域が
前記第１領域と配線によって接続されているものであ
る。
【００１６】上記第１の半導体装置では、ｎｐｎトラン
ジスタのベース／コレクタ接合を用いたｐｎ接合ダイオ
ードを備えており、エミッタ（第３領域）−ベース（第
１領域）を配線によって接続（ＥＢショート）すること
によって、ｎｐｎトランジスタをリバースで動作（エミ
ッタとコレクタとを逆動作）させて、それによってコレ
クタ電流（Ｉｃ）を増大させることで、ｐ型基板側へ漏
れるリーク電流（Ｉｓｕｂ）に対して、Ｉｃの割合が大
きくなっている。結果的に、同一Ｉｃを流した場合、ｐ
型基板側へ漏れるリーク電流（Ｉｓｕｂ）量が減少する
ことになる。実際にコレクタリング構造のｎｐｎトラン
ジスタを用いて、エミッタ−ベース（ＥＢ）オープンと
エミッタ−ベース（ＥＢ）ショートの場合のＩｃ／Ｉｓ
ｕｂの比較を行うと、上記評価例においては、エミッタ
−ベースオープンの場合、Ｉｃ≒Ｉｓｕｂであったのに
対して、エミッタ−ベースショートの場合、Ｉｓｕｂは
Ｉｃの１／７〜１／１０程度まで低下しており、明らか
な効果が見られた。
ジスタのベース／コレクタ接合を用いたｐｎ接合ダイオ
ードを備えており、エミッタ（第３領域）−ベース（第
１領域）を配線によって接続（ＥＢショート）すること
によって、ｎｐｎトランジスタをリバースで動作（エミ
ッタとコレクタとを逆動作）させて、それによってコレ
クタ電流（Ｉｃ）を増大させることで、ｐ型基板側へ漏
れるリーク電流（Ｉｓｕｂ）に対して、Ｉｃの割合が大
きくなっている。結果的に、同一Ｉｃを流した場合、ｐ
型基板側へ漏れるリーク電流（Ｉｓｕｂ）量が減少する
ことになる。実際にコレクタリング構造のｎｐｎトラン
ジスタを用いて、エミッタ−ベース（ＥＢ）オープンと
エミッタ−ベース（ＥＢ）ショートの場合のＩｃ／Ｉｓ
ｕｂの比較を行うと、上記評価例においては、エミッタ
−ベースオープンの場合、Ｉｃ≒Ｉｓｕｂであったのに
対して、エミッタ−ベースショートの場合、Ｉｓｕｂは
Ｉｃの１／７〜１／１０程度まで低下しており、明らか
な効果が見られた。
【００１７】第２の半導体装置は、ツェナーザップダイ
オードを含んだトリミング回路を備えた半導体装置にお
いて、トリミング時の前記ツェナーザップダイオードへ
の電圧源と前記ツェナーザップダイオードとの間に順方
向に接続したｐｎ接合ダイオードを備え、前記ｐｎ接合
ダイオードは、第１導電型の第１領域と第２導電型の第
２領域とからなり、前記第１領域内の少なくとも一部に
第２導電型の第３領域を備え、前記第３領域が前記第１
領域によって前記第２領域と分離され、前記第２領域内
の少なくとも一部に第１導電型の第４領域を備え、前記
第４領域が前記第２領域によって前記第１領域と分離さ
れ、前記第３領域が前記第１領域と配線によって接続さ
れていて、前記第４領域が前記第２領域と配線によって
接続されているものである。
オードを含んだトリミング回路を備えた半導体装置にお
いて、トリミング時の前記ツェナーザップダイオードへ
の電圧源と前記ツェナーザップダイオードとの間に順方
向に接続したｐｎ接合ダイオードを備え、前記ｐｎ接合
ダイオードは、第１導電型の第１領域と第２導電型の第
２領域とからなり、前記第１領域内の少なくとも一部に
第２導電型の第３領域を備え、前記第３領域が前記第１
領域によって前記第２領域と分離され、前記第２領域内
の少なくとも一部に第１導電型の第４領域を備え、前記
第４領域が前記第２領域によって前記第１領域と分離さ
れ、前記第３領域が前記第１領域と配線によって接続さ
れていて、前記第４領域が前記第２領域と配線によって
接続されているものである。
【００１８】上記第２の半導体装置では、上記第１の半
導体装置と後に説明する第３の半導体装置とを合わせて
構造を備えており、ｎｐｎトランジスタのベース（第１
領域）−コレクタ（第２領域）間にベース２（第４領
域）を設ける構造を用いる。コレクタ（第２領域）−ベ
ース２（第４領域）をショートさせ、かつエミッタ（第
３領域）−ベース（第１領域）をショートする。これに
よって、第１の半導体装置と後に説明する第３の半導体
装置との相乗効果によって、Ｉｓｕｂ（ｐ型基板への電
流リーク）を抑える手段としている。
導体装置と後に説明する第３の半導体装置とを合わせて
構造を備えており、ｎｐｎトランジスタのベース（第１
領域）−コレクタ（第２領域）間にベース２（第４領
域）を設ける構造を用いる。コレクタ（第２領域）−ベ
ース２（第４領域）をショートさせ、かつエミッタ（第
３領域）−ベース（第１領域）をショートする。これに
よって、第１の半導体装置と後に説明する第３の半導体
装置との相乗効果によって、Ｉｓｕｂ（ｐ型基板への電
流リーク）を抑える手段としている。
【００１９】第３の半導体装置は、ツェナーザップダイ
オードを含んだトリミング回路を備えた半導体装置にお
いて、トリミング時の前記ツェナーザップダイオードへ
の電圧源と前記ツェナーザップダイオードとの間に順方
向に接続したｐｎ接合ダイオードを備え、前記ｐｎ接合
ダイオードは、第１導電型の第１領域と該第１領域内に
形成された第２導電型の第２領域とからなり、前記第１
領域内の少なくとも一部に第２導電型の第３領域を備
え、前記第３領域が前記第１領域によって前記第２領域
とその他の第２導電型の領域と分離され、前記第３領域
が前記第１領域と配線によって接続されているものであ
る。
オードを含んだトリミング回路を備えた半導体装置にお
いて、トリミング時の前記ツェナーザップダイオードへ
の電圧源と前記ツェナーザップダイオードとの間に順方
向に接続したｐｎ接合ダイオードを備え、前記ｐｎ接合
ダイオードは、第１導電型の第１領域と該第１領域内に
形成された第２導電型の第２領域とからなり、前記第１
領域内の少なくとも一部に第２導電型の第３領域を備
え、前記第３領域が前記第１領域によって前記第２領域
とその他の第２導電型の領域と分離され、前記第３領域
が前記第１領域と配線によって接続されているものであ
る。
【００２０】上記第３の半導体装置では、ｐｎｐトラン
ジスタのエミッタ（第２領域）−ベース（第１領域）接
合を用い、コレクタ（第３領域）−ベース（第１領域）
を配線によって接続（ショート）する。これによって、
ｐｎｐトランジスタを動作させることによって、Ｉｃを
増加することができ、ｐ型基板側へ漏れるリーク電流
（Ｉｓｕｂ）に対して、Ｉｃの割合が大きくなる。結果
的に、同一のＩｃを流した場合、Ｉｓｕｂの量が減少す
ることになる。実際に、ｐｎｐトランジスタを用いて、
コレクタ−ベース（ＣＢ）オープンとコレクタ−ベース
（ＣＢ）ショートの場合のＩｃ／Ｉｓｕｂの比較を行う
と、上記評価例においては、ｎｐｎトランジスタのコレ
クタ−ベース間を、エミッタ−ベースオープンの場合、
Ｉｃ≒Ｉｓｕｂであったのに対して、ｐｎｐトランジス
タのコレクタ−ベースショートの場合、ＩｓｕｂはＩｃ
の１／７〜１／１０程度まで低下しており、明らかな効
果が見られた。
ジスタのエミッタ（第２領域）−ベース（第１領域）接
合を用い、コレクタ（第３領域）−ベース（第１領域）
を配線によって接続（ショート）する。これによって、
ｐｎｐトランジスタを動作させることによって、Ｉｃを
増加することができ、ｐ型基板側へ漏れるリーク電流
（Ｉｓｕｂ）に対して、Ｉｃの割合が大きくなる。結果
的に、同一のＩｃを流した場合、Ｉｓｕｂの量が減少す
ることになる。実際に、ｐｎｐトランジスタを用いて、
コレクタ−ベース（ＣＢ）オープンとコレクタ−ベース
（ＣＢ）ショートの場合のＩｃ／Ｉｓｕｂの比較を行う
と、上記評価例においては、ｎｐｎトランジスタのコレ
クタ−ベース間を、エミッタ−ベースオープンの場合、
Ｉｃ≒Ｉｓｕｂであったのに対して、ｐｎｐトランジス
タのコレクタ−ベースショートの場合、ＩｓｕｂはＩｃ
の１／７〜１／１０程度まで低下しており、明らかな効
果が見られた。
【００２１】第１の半導体装置の製造方法は、ツェナー
ザップダイオードを含んだトリミング回路を備え、トリ
ミング時の前記ツェナーザップダイオードへの電圧源と
前記ツェナーザップダイオードとの間に順方向に接続し
たｐｎ接合ダイオードを備えた半導体装置の製造方法に
おいて、半導体基体内に第１導電型の埋め込み領域を形
成する工程と、前記埋め込み領域上に第１導電型の半導
体層を形成する工程と、前記半導体層内に第２導電型の
第１領域を形成する工程と、前記半導体層に前記第１導
電型の第２領域を形成する工程と、前記第１領域内に前
記第１導電型の第３領域を形成する工程と、前記第１領
域上、前記第２領域上および前記第３領域上に電極を形
成し、前記第１領域上および前記第３領域上の電極を共
通接続する工程とを備えた製造方法である。
ザップダイオードを含んだトリミング回路を備え、トリ
ミング時の前記ツェナーザップダイオードへの電圧源と
前記ツェナーザップダイオードとの間に順方向に接続し
たｐｎ接合ダイオードを備えた半導体装置の製造方法に
おいて、半導体基体内に第１導電型の埋め込み領域を形
成する工程と、前記埋め込み領域上に第１導電型の半導
体層を形成する工程と、前記半導体層内に第２導電型の
第１領域を形成する工程と、前記半導体層に前記第１導
電型の第２領域を形成する工程と、前記第１領域内に前
記第１導電型の第３領域を形成する工程と、前記第１領
域上、前記第２領域上および前記第３領域上に電極を形
成し、前記第１領域上および前記第３領域上の電極を共
通接続する工程とを備えた製造方法である。
【００２２】上記第１の半導体装置の製造方法では、ｎ
ｐｎトランジスタのベース／コレクタ接合を用いたｐｎ
接合ダイオードを、エミッタ（第３領域）−ベース（第
１領域）を配線によって接続（ＥＢショート）すること
によって形成している。このような構成を形成した半導
体装置では、ｎｐｎトランジスタをリバースで動作（エ
ミッタとコレクタとを逆動作）させて、それによってコ
レクタ電流（Ｉｃ）を増大させることで、ｐ型基板側へ
漏れるリーク電流（Ｉｓｕｂ）に対して、Ｉｃの割合を
大きくする。そして、同一Ｉｃを流した場合、ｐ型基板
側へ漏れるリーク電流（Ｉｓｕｂ）量を減少させること
ができる半導体装置を形成することが可能になる。
ｐｎトランジスタのベース／コレクタ接合を用いたｐｎ
接合ダイオードを、エミッタ（第３領域）−ベース（第
１領域）を配線によって接続（ＥＢショート）すること
によって形成している。このような構成を形成した半導
体装置では、ｎｐｎトランジスタをリバースで動作（エ
ミッタとコレクタとを逆動作）させて、それによってコ
レクタ電流（Ｉｃ）を増大させることで、ｐ型基板側へ
漏れるリーク電流（Ｉｓｕｂ）に対して、Ｉｃの割合を
大きくする。そして、同一Ｉｃを流した場合、ｐ型基板
側へ漏れるリーク電流（Ｉｓｕｂ）量を減少させること
ができる半導体装置を形成することが可能になる。
【００２３】第２の半導体装置の製造方法は、ツェナー
ザップダイオードを含んだトリミング回路を備え、トリ
ミング時の前記ツェナーザップダイオードへの電圧源と
前記ツェナーザップダイオードとの間に順方向に接続し
たｐｎ接合ダイオードを備えた半導体装置の製造方法に
おいて、半導体基体内に第２導電型の埋め込み領域を形
成する工程と、前記埋め込み領域上に第２導電型の半導
体層を形成する工程と、前記半導体層内に第１導電型の
第１領域と第１導電型の第４領域とを形成する工程と、
前記半導体層に前記第２導電型の第２領域を形成する工
程と、前記第１導電型の第１領域内に前記第２導電型の
第３領域を形成する工程と、前記第１領域上と前記第３
領域上とに電極を形成すると共に共通接続する工程と、
前記第２領域上と前記第４領域上とに電極を形成すると
共に共通接続する工程とを備えた製造方法である。
ザップダイオードを含んだトリミング回路を備え、トリ
ミング時の前記ツェナーザップダイオードへの電圧源と
前記ツェナーザップダイオードとの間に順方向に接続し
たｐｎ接合ダイオードを備えた半導体装置の製造方法に
おいて、半導体基体内に第２導電型の埋め込み領域を形
成する工程と、前記埋め込み領域上に第２導電型の半導
体層を形成する工程と、前記半導体層内に第１導電型の
第１領域と第１導電型の第４領域とを形成する工程と、
前記半導体層に前記第２導電型の第２領域を形成する工
程と、前記第１導電型の第１領域内に前記第２導電型の
第３領域を形成する工程と、前記第１領域上と前記第３
領域上とに電極を形成すると共に共通接続する工程と、
前記第２領域上と前記第４領域上とに電極を形成すると
共に共通接続する工程とを備えた製造方法である。
【００２４】上記第２の半導体装置の製造方法では、ｎ
ｐｎトランジスタのベース（第１領域）−コレクタ（第
２領域）間にアクセプタ領域（ベース２）（第４領域）
を設けている。そしてコレクタ（第２領域）−ベース２
（第４領域）をショートさせ、かつエミッタ（第３領
域）−ベース（第１領域）をショートさせることを、そ
れらを接続する配線を形成することによって実現させて
いる。これによって、第１の半導体装置と後に説明する
第３の半導体装置との相乗効果によって、Ｉｓｕｂ（ｐ
型基板への電流リーク）を抑えることが可能な構成を得
ることができる。
ｐｎトランジスタのベース（第１領域）−コレクタ（第
２領域）間にアクセプタ領域（ベース２）（第４領域）
を設けている。そしてコレクタ（第２領域）−ベース２
（第４領域）をショートさせ、かつエミッタ（第３領
域）−ベース（第１領域）をショートさせることを、そ
れらを接続する配線を形成することによって実現させて
いる。これによって、第１の半導体装置と後に説明する
第３の半導体装置との相乗効果によって、Ｉｓｕｂ（ｐ
型基板への電流リーク）を抑えることが可能な構成を得
ることができる。
【００２５】第３の半導体装置の製造方法は、ツェナー
ザップダイオードを含んだトリミング回路を備え、トリ
ミング時の前記ツェナーザップダイオードへの電圧源と
前記ツェナーザップダイオードとの間に、順方向に接続
したｐｎ接合ダイオードを備えた半導体装置の製造方法
において、半導体基体内に第２導電型の埋め込み領域を
形成する工程と、前記埋め込み領域上に第２導電型の半
導体層を形成する工程と、前記半導体層内に第１導電型
の第１領域と第１導電型の第３領域とを形成する工程
と、前記半導体層に前記埋め込み領域に接続する第２導
電型の第２の領域を形成する工程と、前記第２領域上と
前記第３領域上とに電極を形成するとともにその電極を
共通接続する工程と、前記第１領域上に電極を形成する
工程とを備えたものである。
ザップダイオードを含んだトリミング回路を備え、トリ
ミング時の前記ツェナーザップダイオードへの電圧源と
前記ツェナーザップダイオードとの間に、順方向に接続
したｐｎ接合ダイオードを備えた半導体装置の製造方法
において、半導体基体内に第２導電型の埋め込み領域を
形成する工程と、前記埋め込み領域上に第２導電型の半
導体層を形成する工程と、前記半導体層内に第１導電型
の第１領域と第１導電型の第３領域とを形成する工程
と、前記半導体層に前記埋め込み領域に接続する第２導
電型の第２の領域を形成する工程と、前記第２領域上と
前記第３領域上とに電極を形成するとともにその電極を
共通接続する工程と、前記第１領域上に電極を形成する
工程とを備えたものである。
【００２６】上記第３の半導体装置の製造方法では、横
型ｐｎｐトランジスタのコレクタ（第３領域）−ベース
（第１領域）接続（ショート）を、配線を形成すること
によって行っている。このように形成された横型ｐｎｐ
トランジスタ動作させることによって、Ｉｃを増加する
ことができ、ｐ型基板側へ漏れるリーク電流（Ｉｓｕ
ｂ）に対して、Ｉｃの割合を大きくすることができる。
そして、同一Ｉｃを流した場合、ｐ型基板側へ漏れるリ
ーク電流（Ｉｓｕｂ）量を減少させることができる半導
体装置を形成することが可能になる。
型ｐｎｐトランジスタのコレクタ（第３領域）−ベース
（第１領域）接続（ショート）を、配線を形成すること
によって行っている。このように形成された横型ｐｎｐ
トランジスタ動作させることによって、Ｉｃを増加する
ことができ、ｐ型基板側へ漏れるリーク電流（Ｉｓｕ
ｂ）に対して、Ｉｃの割合を大きくすることができる。
そして、同一Ｉｃを流した場合、ｐ型基板側へ漏れるリ
ーク電流（Ｉｓｕｂ）量を減少させることができる半導
体装置を形成することが可能になる。
【００２７】したがって、本発明のｎｐｎまたはｐｎｐ
バイポーラトランジスタを用いた半導体基板へのリーク
電流に対してダイオードに流れる電流を相対的に増加す
ることにより、リーク電流／ダイオード電流の比を改善
できると共に通常のプロセスを変更することなく形成
し、かつリーク電流に起因するラッチアップ耐性を向上
させることができる。
バイポーラトランジスタを用いた半導体基板へのリーク
電流に対してダイオードに流れる電流を相対的に増加す
ることにより、リーク電流／ダイオード電流の比を改善
できると共に通常のプロセスを変更することなく形成
し、かつリーク電流に起因するラッチアップ耐性を向上
させることができる。
【００２８】
【発明の実施の形態】本発明の半導体装置およびその製
造方法に関する実施の形態を以下に説明する。
造方法に関する実施の形態を以下に説明する。
【００２９】第１の半導体装置に係わる実施の形態を、
図１〜図３を参照して説明する。ここでは、いわゆるウ
ォッシュドポリエミッタ（シングルポリシリコン）構造
のｎｐｎバイポーラトランジスタのベース−コレクタ接
合を用いたプレーナｐｎ接合ダイオードを示す。
図１〜図３を参照して説明する。ここでは、いわゆるウ
ォッシュドポリエミッタ（シングルポリシリコン）構造
のｎｐｎバイポーラトランジスタのベース−コレクタ接
合を用いたプレーナｐｎ接合ダイオードを示す。
【００３０】図１に示すように、縦型ｎｐｎバイポーラ
トランジスタを用いた接合型ダイオードを有する半導体
装置には、ｐ型半導体基板（Ｐ−ｓｕｂ）６内にｎ型の
高濃度のコレクタ埋め込み領域（Ｎ−ＢＬ; N-Buried L
ayer）９が構成され、その外周には縦方向にｐ型の不純
物が高濃度に拡散されたチャンネルストッパーと呼ばれ
るＩＳＯ８が構成されて、各素子が物理的また電気的に
分離されている。ここで、ｐ型半導体基板６は平面状の
ものであっても良く、これ以外の例えば球面状のもので
あっても勿論良い。
トランジスタを用いた接合型ダイオードを有する半導体
装置には、ｐ型半導体基板（Ｐ−ｓｕｂ）６内にｎ型の
高濃度のコレクタ埋め込み領域（Ｎ−ＢＬ; N-Buried L
ayer）９が構成され、その外周には縦方向にｐ型の不純
物が高濃度に拡散されたチャンネルストッパーと呼ばれ
るＩＳＯ８が構成されて、各素子が物理的また電気的に
分離されている。ここで、ｐ型半導体基板６は平面状の
ものであっても良く、これ以外の例えば球面状のもので
あっても勿論良い。
【００３１】このｐ型の高濃度不純物領域のチャンネル
ストッパー、ＩＳＯ８の上部にはシリコン酸化膜で構成
された絶縁層（または素子分離領域、ＬＯＣＯＳ; Loca
l oxidation of Silicon ）７が構成されている。この
ＬＯＣＯＳ７で囲まれた領域にトランジスタ等の素子が
形成されている。ｎ型を有する高濃度のコレタタ埋め込
み領域９の上部にはエピタキシャル成長して形成された
ｎ型エピタキシャル層（Ｎ−ｅｐｉ層）２が構成されて
いる。
ストッパー、ＩＳＯ８の上部にはシリコン酸化膜で構成
された絶縁層（または素子分離領域、ＬＯＣＯＳ; Loca
l oxidation of Silicon ）７が構成されている。この
ＬＯＣＯＳ７で囲まれた領域にトランジスタ等の素子が
形成されている。ｎ型を有する高濃度のコレタタ埋め込
み領域９の上部にはエピタキシャル成長して形成された
ｎ型エピタキシャル層（Ｎ−ｅｐｉ層）２が構成されて
いる。
【００３２】上記ｎ型エピタキシャル層２内に、ｐ型の
イントリンシックベース領域（真性ベース領域または単
にベース領域とも記載する）１が構成されている。この
イントリンシックベース領域１の内部には、ｎ型の不純
物が高濃度に拡散されたエミッタ領域３が構成されてい
る。
イントリンシックベース領域（真性ベース領域または単
にベース領域とも記載する）１が構成されている。この
イントリンシックベース領域１の内部には、ｎ型の不純
物が高濃度に拡散されたエミッタ領域３が構成されてい
る。
【００３３】またコレタタ埋め込み領域９の両端部から
ｎ型エピタキシヤル層２の表面にはｎ型不純物を高濃度
にドーピングしてなるＮ+ シンカー（ＰＬＧ；プラグ）
５が構成されていて、コレクタ抵抗を小さくしている。
ｎ型エピタキシヤル層２の表面にはｎ型不純物を高濃度
にドーピングしてなるＮ+ シンカー（ＰＬＧ；プラグ）
５が構成されていて、コレクタ抵抗を小さくしている。
【００３４】更に、Ｐ型半導体基板６の全面にわたって
ＳｉＯ2 等の絶縁膜１２，１３が堆積されていて、エミ
ッタ領域３上、ベース領域１上とＮ+ シンカー５上でそ
れぞれ開口を有している。この開口部の中で、エミッタ
領域３上にのみポリシリコン膜１１が形成されていてエ
ミッタ電極の一部を構成している。
ＳｉＯ2 等の絶縁膜１２，１３が堆積されていて、エミ
ッタ領域３上、ベース領域１上とＮ+ シンカー５上でそ
れぞれ開口を有している。この開口部の中で、エミッタ
領域３上にのみポリシリコン膜１１が形成されていてエ
ミッタ電極の一部を構成している。
【００３５】コレクタ電極取り出しのＮ+ シンカー５の
上部にはＡｌ等の金属電極膜が堆積されてコレタタ金属
電極膜（コレタタ電極とも記載する）１５が構成され、
このコレタタ電極１５と同じＡｌ等の金属電極膜でベー
ス金属電極膜１０ｂ（電極１０とも記載する）やエミッ
タ金属電極膜１０ｅ（電極１０とも記載する）が同時に
堆積されてかつ接続されている。これら金属電極膜の上
部には層間絶縁膜や上層配線層等を形成して集積回路が
構成される。
上部にはＡｌ等の金属電極膜が堆積されてコレタタ金属
電極膜（コレタタ電極とも記載する）１５が構成され、
このコレタタ電極１５と同じＡｌ等の金属電極膜でベー
ス金属電極膜１０ｂ（電極１０とも記載する）やエミッ
タ金属電極膜１０ｅ（電極１０とも記載する）が同時に
堆積されてかつ接続されている。これら金属電極膜の上
部には層間絶縁膜や上層配線層等を形成して集積回路が
構成される。
【００３６】上述したような縦型ｎｐｎバイポーラトラ
ンジスタでは、エミッタ電極１０ｅとベース電極１０ｂ
を共通接続して一定のバイアス電圧Ｖｆを印加する。そ
してコレクタ電極１５を回路に接続して、ベース（エミ
ッタ）電極１０ｂ（１０ｅ）−コレクタ電極（１５）間
を用いてダイオードを構成している。
ンジスタでは、エミッタ電極１０ｅとベース電極１０ｂ
を共通接続して一定のバイアス電圧Ｖｆを印加する。そ
してコレクタ電極１５を回路に接続して、ベース（エミ
ッタ）電極１０ｂ（１０ｅ）−コレクタ電極（１５）間
を用いてダイオードを構成している。
【００３７】次に、上記説明したような構造に構成され
たダイオードの等価回路の具体例を図２によって説明す
る。
たダイオードの等価回路の具体例を図２によって説明す
る。
【００３８】図２に示すように、前記図１に示した縦型
ｎｐｎバイポーラトランジスタを構成するエミッタ領域
３、べ一ス領域１およびコレタタ領域５は、トランジス
タＱｌによって表されていて、ベース電極１０ｂとエミ
ッタ電極１０ｅがショートされた構成となるダイオード
が構成されている。
ｎｐｎバイポーラトランジスタを構成するエミッタ領域
３、べ一ス領域１およびコレタタ領域５は、トランジス
タＱｌによって表されていて、ベース電極１０ｂとエミ
ッタ電極１０ｅがショートされた構成となるダイオード
が構成されている。
【００３９】さらに、図１において、ベース領域１、コ
レタタ埋め込み傾域（Ｎ−ＢＬ）９およびＰ−ｓｕｂ６
で構成される寄生ｐｎｐバイポーラトランジスタＱ２が
縦型ｎｐｎバイポーラトランジスタＱｌと等価的に並列
接続されている。
レタタ埋め込み傾域（Ｎ−ＢＬ）９およびＰ−ｓｕｂ６
で構成される寄生ｐｎｐバイポーラトランジスタＱ２が
縦型ｎｐｎバイポーラトランジスタＱｌと等価的に並列
接続されている。
【００４０】この寄生ｐｎｐバイポーラトランジスタＱ
２の影響を小さくするために、縦型ｎｐｎバイポーラト
ランジスタＱｌのベース電極１０ｂとエミッタ電極１０
ｅを共通接続して構成したプレーナ接合型ダイオードに
電圧Ｖｆで印加した場合、この印加電圧Ｖｆの変化に対
するダイオード（動作）電流、リーク電流の特性を、図
３によって説明する。
２の影響を小さくするために、縦型ｎｐｎバイポーラト
ランジスタＱｌのベース電極１０ｂとエミッタ電極１０
ｅを共通接続して構成したプレーナ接合型ダイオードに
電圧Ｖｆで印加した場合、この印加電圧Ｖｆの変化に対
するダイオード（動作）電流、リーク電流の特性を、図
３によって説明する。
【００４１】図３では、縦軸はコレタタ電極（カソー
ド）１５に流れる電流ＩｃとＰ−ｓｕｂ６に流れるリー
ク電流Ｉｓｕｂを示し、０．０１μＡから１００μＡの
範囲でログスケールで示してあり、横軸はベース電極
（アノード）１０ｂに印加する印加電圧（またはバイア
ス電圧）Ｖｆで２０．５Ｖから２１．５Ｖの範囲で０．
２Ｖステップの目盛にして示してある。
ド）１５に流れる電流ＩｃとＰ−ｓｕｂ６に流れるリー
ク電流Ｉｓｕｂを示し、０．０１μＡから１００μＡの
範囲でログスケールで示してあり、横軸はベース電極
（アノード）１０ｂに印加する印加電圧（またはバイア
ス電圧）Ｖｆで２０．５Ｖから２１．５Ｖの範囲で０．
２Ｖステップの目盛にして示してある。
【００４２】図３に示すように、印加電圧Ｖｆが２０．
８Ｖのときコレタタ電流Ｉｃは約１．０μＡ、リーク電
流のＩｓｕｂは０．１μＡとリーク電流の方が約１桁小
さい。印加電圧Ｖ ｆが２１．１ＶになるとＩｃは３０
μＡ、Ｉｓｕｂは４μＡとやはりＩｓｕｂの方が小さ
い。さらに印加電圧Ｖｆが２１．３Ｖになると、Ｉｃは
５０μＡとＩｓｕｂは８μＡとなりリーク電流が小さ
く、ＩｓｕｂとＩｃの比は１／７〜１／１０であり図１
４に示した従来例より相対的にリーク電流が減少してい
ることがわかる。
８Ｖのときコレタタ電流Ｉｃは約１．０μＡ、リーク電
流のＩｓｕｂは０．１μＡとリーク電流の方が約１桁小
さい。印加電圧Ｖ ｆが２１．１ＶになるとＩｃは３０
μＡ、Ｉｓｕｂは４μＡとやはりＩｓｕｂの方が小さ
い。さらに印加電圧Ｖｆが２１．３Ｖになると、Ｉｃは
５０μＡとＩｓｕｂは８μＡとなりリーク電流が小さ
く、ＩｓｕｂとＩｃの比は１／７〜１／１０であり図１
４に示した従来例より相対的にリーク電流が減少してい
ることがわかる。
【００４３】上記図１によって説明した半導体装置で
は、基板へのリーク電流値（Ｉｓｕｂ）を抑えるため
に、コレクタ電極の不純物濃度領域であるＮ+ シンカー
（ＰＬＧ；プラグ）５は素子全体を囲む形（すなわち、
コレクタリング構造）となっており、またＮ−ＢＬ９と
ともに素子全体を基板と電気的に分離する形状となって
いる。また、ベース領域１およびエミッタ領域３を配線
１０で接続し、かつエミッタ電極１０ｅをコレクタ電極
１５より高電位にすることによって、通常のダイオード
の順方向電流（Ｉｃ１）に加えて、ｎｐｎトランジスタ
自体が逆方向の動作をすることによる電流（Ｉｃ２）が
流れる。すなわち、Ｉｃ＝Ｉｃ１＋Ｉｃ２となってい
る。これによって、ベース領域１／コレクタ領域２間の
電位差が一定の場合、エミッタ領域３を解放している場
合と比較して電流値が大きくなり、本実施の形態と従来
のコレクタ電流値（Ｉｃ）が同一の場合には、リーク電
流値（Ｉｓｕｂ）を相対的に小さくすることができる。
は、基板へのリーク電流値（Ｉｓｕｂ）を抑えるため
に、コレクタ電極の不純物濃度領域であるＮ+ シンカー
（ＰＬＧ；プラグ）５は素子全体を囲む形（すなわち、
コレクタリング構造）となっており、またＮ−ＢＬ９と
ともに素子全体を基板と電気的に分離する形状となって
いる。また、ベース領域１およびエミッタ領域３を配線
１０で接続し、かつエミッタ電極１０ｅをコレクタ電極
１５より高電位にすることによって、通常のダイオード
の順方向電流（Ｉｃ１）に加えて、ｎｐｎトランジスタ
自体が逆方向の動作をすることによる電流（Ｉｃ２）が
流れる。すなわち、Ｉｃ＝Ｉｃ１＋Ｉｃ２となってい
る。これによって、ベース領域１／コレクタ領域２間の
電位差が一定の場合、エミッタ領域３を解放している場
合と比較して電流値が大きくなり、本実施の形態と従来
のコレクタ電流値（Ｉｃ）が同一の場合には、リーク電
流値（Ｉｓｕｂ）を相対的に小さくすることができる。
【００４４】次に、第２の半導体装置に係わる実施の形
態を、図４〜図６を参照して説明する。ここでは、いわ
ゆるウォッシュドポリエミッタ（シングルポリシリコ
ン）構造のｎｐｎバイポーラトランジスタのベース−コ
レクタ接合を用いたプレーナｐｎ接合ダイオードを示
す。なお図４には、縦型ｎｐｎバイポーラトランジスタ
を用いたプレーナ接合型ダイオードのパターンを示し、
図５には図４のＡ−Ａにおける断面構造を示す。
態を、図４〜図６を参照して説明する。ここでは、いわ
ゆるウォッシュドポリエミッタ（シングルポリシリコ
ン）構造のｎｐｎバイポーラトランジスタのベース−コ
レクタ接合を用いたプレーナｐｎ接合ダイオードを示
す。なお図４には、縦型ｎｐｎバイポーラトランジスタ
を用いたプレーナ接合型ダイオードのパターンを示し、
図５には図４のＡ−Ａにおける断面構造を示す。
【００４５】図５に示すように、プレーナ接合型ダイオ
ードの半導体装置には、ｐ型半導体基板（３６）内にｎ
型の高濃度のコレクタ埋め込み領域（Ｎ−ＢＬ；N-Buri
ed Layer）３９が構成され、その外周にチャンネルスト
ッパーと呼ばれるＩＳＯ３８が縦方向にｐ型の不純物を
高濃度に拡散して構成されていて、このＩＳＯ３８によ
り各素子が物理的また電気的に分離されている。
ードの半導体装置には、ｐ型半導体基板（３６）内にｎ
型の高濃度のコレクタ埋め込み領域（Ｎ−ＢＬ；N-Buri
ed Layer）３９が構成され、その外周にチャンネルスト
ッパーと呼ばれるＩＳＯ３８が縦方向にｐ型の不純物を
高濃度に拡散して構成されていて、このＩＳＯ３８によ
り各素子が物理的また電気的に分離されている。
【００４６】上記ｐ型の高濃度不純物領域のチャンネル
ストッパーであるＩＳＯ３８の上部にはシリコン酸化膜
で構成された絶縁層（または素子分離領域；ＬＯＣＯ
Ｓ）３７が構成されている。このＬＯＣＯＳ３７で囲ま
れた領域にトランジスタ等の素子が形成されている。ｎ
型の高濃度のコレタタ埋め込み領域３９の上部にはエピ
タキシャル成長して形成されたｎ型エピタキシャル層
（またはＮ−ｅｐｉ層）３２が構成されている。
ストッパーであるＩＳＯ３８の上部にはシリコン酸化膜
で構成された絶縁層（または素子分離領域；ＬＯＣＯ
Ｓ）３７が構成されている。このＬＯＣＯＳ３７で囲ま
れた領域にトランジスタ等の素子が形成されている。ｎ
型の高濃度のコレタタ埋め込み領域３９の上部にはエピ
タキシャル成長して形成されたｎ型エピタキシャル層
（またはＮ−ｅｐｉ層）３２が構成されている。
【００４７】上記ｎ型エピタキシャル層３２内には、ｐ
型の第１のイントリンシックベース領域（または単にベ
ース領域とも記載する）３１とこの第１のイントリンシ
ックベース領域３１を囲むように構成された第２のイン
トリンシックベース領域（または単にベース領域とも記
載する）（Ｂ２）３４が構成されている。
型の第１のイントリンシックベース領域（または単にベ
ース領域とも記載する）３１とこの第１のイントリンシ
ックベース領域３１を囲むように構成された第２のイン
トリンシックベース領域（または単にベース領域とも記
載する）（Ｂ２）３４が構成されている。
【００４８】したがって、図５に示す断面構造では、第
１のイントリンシックベース領域３１の両端方向に第２
のイントリンシックベース領域（Ｂ２）３４が構成され
ている。また第１のイントリンシック領域３１内にエミ
ッタ領域３３が構成されている。
１のイントリンシックベース領域３１の両端方向に第２
のイントリンシックベース領域（Ｂ２）３４が構成され
ている。また第１のイントリンシック領域３１内にエミ
ッタ領域３３が構成されている。
【００４９】またコレクタ埋め込み領域３９の両端部か
らｎ型エピタキシャル層３２の表面にｎ型不純物の高濃
度のＮ+ シンカー（ＰＬＧ；プラグ）３５が構成され、
コレタタ抵抗を小さくしている。
らｎ型エピタキシャル層３２の表面にｎ型不純物の高濃
度のＮ+ シンカー（ＰＬＧ；プラグ）３５が構成され、
コレタタ抵抗を小さくしている。
【００５０】さらにＰ型半導体基板３６の全面にわたり
ＳｉＯ2 等の絶縁膜４２、４３が堆積されている。それ
らの絶縁膜４２，４３には、エミッタ領域３３、ベース
領域３１，３４およびコレタタ領域上にがそれぞれ開口
を有している。これらの開口部のうち、エミッタ領域３
３にポリシリコン膜４１が形成されエミッタ電極（４
０）の一部を構成している。
ＳｉＯ2 等の絶縁膜４２、４３が堆積されている。それ
らの絶縁膜４２，４３には、エミッタ領域３３、ベース
領域３１，３４およびコレタタ領域上にがそれぞれ開口
を有している。これらの開口部のうち、エミッタ領域３
３にポリシリコン膜４１が形成されエミッタ電極（４
０）の一部を構成している。
【００５１】上記コレクタ電極取り出しとなるＮ+ シン
カー３５の上部にはＡｌ等の金属電極膜が堆積されたコ
レタタ電極４５ｃが第２のイントリンシックベース領域
Ｂ２（３４）上に推積されたベース電極４５ｂと共通接
続されている。またコレクタ電極４５ｃと同じＡｌ等の
金属電極膜で堆積された第１のイントリンシックベース
領域（３１）上のベース電極４０ｂとエミッタ電極４０
ｅの金属膜が一緒に堆積されてかつ接続されている。こ
れら金属電極膜の上部に層間絶縁膜や上層配線層等を形
成して集積回路が構成される。
カー３５の上部にはＡｌ等の金属電極膜が堆積されたコ
レタタ電極４５ｃが第２のイントリンシックベース領域
Ｂ２（３４）上に推積されたベース電極４５ｂと共通接
続されている。またコレクタ電極４５ｃと同じＡｌ等の
金属電極膜で堆積された第１のイントリンシックベース
領域（３１）上のベース電極４０ｂとエミッタ電極４０
ｅの金属膜が一緒に堆積されてかつ接続されている。こ
れら金属電極膜の上部に層間絶縁膜や上層配線層等を形
成して集積回路が構成される。
【００５２】上述したように、縦型ｎｐｎバイポーラト
ランジスタの第１のイントリンシックベース領域３１を
囲むように第２のイントリンシックベース領域（Ｂ２）
３４を構成している。また、エミッタ領域３３上のエミ
ッタ電極４０ｅと第１のイントリンシックベース領域３
１上の形成されたベース電極４０ｂを互いに接続し、こ
のベース（またはエミッタ）電極４０ｂ（４０ｅ）に一
定の印加電圧（またはバイアス電圧）Ｖｆを供給し、コ
レタタ電極４５ｃを第２のイントリンシックベース領域
（Ｂ２）３４上のベース電極４５ｂと共通接続しかつ外
部回路に接続してプレーナ接合型ダイオードを実現して
いる。
ランジスタの第１のイントリンシックベース領域３１を
囲むように第２のイントリンシックベース領域（Ｂ２）
３４を構成している。また、エミッタ領域３３上のエミ
ッタ電極４０ｅと第１のイントリンシックベース領域３
１上の形成されたベース電極４０ｂを互いに接続し、こ
のベース（またはエミッタ）電極４０ｂ（４０ｅ）に一
定の印加電圧（またはバイアス電圧）Ｖｆを供給し、コ
レタタ電極４５ｃを第２のイントリンシックベース領域
（Ｂ２）３４上のベース電極４５ｂと共通接続しかつ外
部回路に接続してプレーナ接合型ダイオードを実現して
いる。
【００５３】次に、上記基板図４、図５によって説明し
た構造により構成されたダイオードの等価回路の具体例
を図６によって説明する。
た構造により構成されたダイオードの等価回路の具体例
を図６によって説明する。
【００５４】図６に示すように、前記図５によって示し
た、縦型ｎｐｎバイポーラトランジスタを構成するエミ
ッタ領域３３、ペース領域３１とコレクタ領域のＮ+ シ
ンカー３５は、トランジスタＱ４で表され、ベース電極
とエミッタ電極とがショートされた構成となってダイオ
ードを構成している。さらに、ベース領域３１、コレク
タ領域の一部を構成するＮ−ＢＬ３９とＰ−ｓｕｂ３６
とで構成される寄生ｐｎｐバイポーラトランジスタが符
号Ｑ３によって表されている。
た、縦型ｎｐｎバイポーラトランジスタを構成するエミ
ッタ領域３３、ペース領域３１とコレクタ領域のＮ+ シ
ンカー３５は、トランジスタＱ４で表され、ベース電極
とエミッタ電極とがショートされた構成となってダイオ
ードを構成している。さらに、ベース領域３１、コレク
タ領域の一部を構成するＮ−ＢＬ３９とＰ−ｓｕｂ３６
とで構成される寄生ｐｎｐバイポーラトランジスタが符
号Ｑ３によって表されている。
【００５５】また第１のイントリンシックベース領域３
１とＮ−ＢＬ３９と第２のイントリンシックベース領域
（Ｂ２）３４で構成されるｐｎｐバイポーラトランジス
タはＱ５によって表され、ダイオードＱ４，Ｑ５が並列
に接続され、これが寄生ｐｎｐバイポーラトランジスタ
Ｑ３のエミッタ電極とベース電極間に接続された回路構
成になっている。
１とＮ−ＢＬ３９と第２のイントリンシックベース領域
（Ｂ２）３４で構成されるｐｎｐバイポーラトランジス
タはＱ５によって表され、ダイオードＱ４，Ｑ５が並列
に接続され、これが寄生ｐｎｐバイポーラトランジスタ
Ｑ３のエミッタ電極とベース電極間に接続された回路構
成になっている。
【００５６】ｎｐｎトランジスタＱ４で構成されるダイ
オードから導出される電流Ｉｃ３とｐｎｐトランジスタ
Ｑ５で構成されるダイオードから導出される電流Ｉｃ２
とが寄生ｐｎｐバイポーラトランジスタＱ３の電流Ｉｃ
１に加算され増加しているが、一方Ｉｓｕｂは一定とな
っている。したがってＱ３，Ｑ４とＱ５の３個のダイオ
ードに流れるトータル電流Ｉｃ１十Ｉｃ２十Ｉｃ３（＝
Ｉｃ）に対してリーク電流Ｉｓｕｂは一定で、Ｉｓｕｂ
／Ｉｃの比は、前記図１に示した構造のものと比べてさ
らに減少している。
オードから導出される電流Ｉｃ３とｐｎｐトランジスタ
Ｑ５で構成されるダイオードから導出される電流Ｉｃ２
とが寄生ｐｎｐバイポーラトランジスタＱ３の電流Ｉｃ
１に加算され増加しているが、一方Ｉｓｕｂは一定とな
っている。したがってＱ３，Ｑ４とＱ５の３個のダイオ
ードに流れるトータル電流Ｉｃ１十Ｉｃ２十Ｉｃ３（＝
Ｉｃ）に対してリーク電流Ｉｓｕｂは一定で、Ｉｓｕｂ
／Ｉｃの比は、前記図１に示した構造のものと比べてさ
らに減少している。
【００５７】上記図４〜図６によって説明した半導体装
置では、基板へのリーク電流値（Ｉｓｕｂ）を抑えるた
めに、コレクタ電極の不純物濃度領域であるＮ+ シンカ
ー（ＰＬＧ；プラグ）３５は素子全体を囲む形（すなわ
ち、コレクタリング構造）となっており、またＮ−ＢＬ
３９とともに素子全体を基板から電気的に分離する形状
となっている。
置では、基板へのリーク電流値（Ｉｓｕｂ）を抑えるた
めに、コレクタ電極の不純物濃度領域であるＮ+ シンカ
ー（ＰＬＧ；プラグ）３５は素子全体を囲む形（すなわ
ち、コレクタリング構造）となっており、またＮ−ＢＬ
３９とともに素子全体を基板から電気的に分離する形状
となっている。
【００５８】そして第１のベース領域３１およびエミッ
タ領域３３を配線４０で接続し、かつエミッタ電極をコ
レクタ電極より高電位にすることによって、通常のダイ
オードの順方向電流（Ｉｃ１）に加えて、ｎｐｎトラン
ジスタ自体が逆方向の動作をすることによって電流（Ｉ
ｃ２）が流れる。また、ベース領域３１の周囲を囲む形
で第２のベース領域３４が設けられていて、第２のベー
ス領域３４およびプラグ領域３５とが配線４５で接続さ
れていることから、通常のダイオードの順方向電流（Ｉ
ｃ１）に加えて、第１のベース領域３１および第２のベ
ース領域３４間が横方向のｐｎｐトランジスタ動作をし
て、電流Ｉｃ３が流れる。すなわち、Ｉｃ＝Ｉｃ１＋Ｉ
ｃ２＋Ｉｃ３となっている。
タ領域３３を配線４０で接続し、かつエミッタ電極をコ
レクタ電極より高電位にすることによって、通常のダイ
オードの順方向電流（Ｉｃ１）に加えて、ｎｐｎトラン
ジスタ自体が逆方向の動作をすることによって電流（Ｉ
ｃ２）が流れる。また、ベース領域３１の周囲を囲む形
で第２のベース領域３４が設けられていて、第２のベー
ス領域３４およびプラグ領域３５とが配線４５で接続さ
れていることから、通常のダイオードの順方向電流（Ｉ
ｃ１）に加えて、第１のベース領域３１および第２のベ
ース領域３４間が横方向のｐｎｐトランジスタ動作をし
て、電流Ｉｃ３が流れる。すなわち、Ｉｃ＝Ｉｃ１＋Ｉ
ｃ２＋Ｉｃ３となっている。
【００５９】これによって、第１のベース領域３１／コ
レクタ電極４５ｃ間の電位差が一定の場合、台のベース
領域３４が存在しない場合と比較して、電流値が大きく
なり、本実施の形態と従来のコレクタ電流値（Ｉｃ）が
同一値である場合、基板へのリーク電流値（Ｉｓｕｂ）
は従来に比べて相対的に小さくなる。
レクタ電極４５ｃ間の電位差が一定の場合、台のベース
領域３４が存在しない場合と比較して、電流値が大きく
なり、本実施の形態と従来のコレクタ電流値（Ｉｃ）が
同一値である場合、基板へのリーク電流値（Ｉｓｕｂ）
は従来に比べて相対的に小さくなる。
【００６０】次に、本発明の第１の半導体装置の製造方
法に係わる実施の形態を図７および図８によって説明す
る。図７（ａ）から図７（ｃ）、図８（ｄ）から図８
（ｆ）では、縦型ｎｐｎバイポーラトランジスタを用い
たプレーナ接合型ダイオードを有する半導体装置の製造
方法を示す。
法に係わる実施の形態を図７および図８によって説明す
る。図７（ａ）から図７（ｃ）、図８（ｄ）から図８
（ｆ）では、縦型ｎｐｎバイポーラトランジスタを用い
たプレーナ接合型ダイオードを有する半導体装置の製造
方法を示す。
【００６１】図７（ａ）に示すように、ｐ型半導体基板
（Ｐ−ｓｕｂ）６０上に、熱酸化法等により膜厚３３０
ｎｍの酸化シリコン膜（ＳｉＯ2 膜）６１を成膜する。
リソグラフィー法によって形成したレジストパターン
（図示せず）をマスクに用いて酸化シリコン膜６１をエ
ッチングして除去し、トランジスタ等の素子領域を開口
する。その後レジストを除去する。
（Ｐ−ｓｕｂ）６０上に、熱酸化法等により膜厚３３０
ｎｍの酸化シリコン膜（ＳｉＯ2 膜）６１を成膜する。
リソグラフィー法によって形成したレジストパターン
（図示せず）をマスクに用いて酸化シリコン膜６１をエ
ッチングして除去し、トランジスタ等の素子領域を開口
する。その後レジストを除去する。
【００６２】次に、素子領域の開口部に露出しているｐ
型半導体基板６０の主面上にここでは図示しない酸化ア
ンチモン（Ｓｂ2 Ｏ3 ）を固体拡散源とした気相拡散
（１２００℃、１時間）によってアンチモンＳｂを不純
物とする高濃度のコレタタ埋め込み層（Ｎ−ＢＬ）６２
を形成する。この高濃度のコレタタ埋め込み層６２のシ
ート抵抗は２０〜５０Ｒ／□、深さ約１〜２／μｍであ
る。
型半導体基板６０の主面上にここでは図示しない酸化ア
ンチモン（Ｓｂ2 Ｏ3 ）を固体拡散源とした気相拡散
（１２００℃、１時間）によってアンチモンＳｂを不純
物とする高濃度のコレタタ埋め込み層（Ｎ−ＢＬ）６２
を形成する。この高濃度のコレタタ埋め込み層６２のシ
ート抵抗は２０〜５０Ｒ／□、深さ約１〜２／μｍであ
る。
【００６３】フツ酸などを用いたウエットエッチングで
酸化シリコン膜６１を除去した後、図７（ｂ）に示すよ
うに、既存のエピタキシャル技術により、抵抗率０．３
〜５．０Ωｃｍ程度のｎ型エピタキシャル層（Ｎ−ｅｐ
ｉ層）６６を例えば０．７〜２．０μｍの膜厚でｐ型半
導体基板（６０）上に堆積する。
酸化シリコン膜６１を除去した後、図７（ｂ）に示すよ
うに、既存のエピタキシャル技術により、抵抗率０．３
〜５．０Ωｃｍ程度のｎ型エピタキシャル層（Ｎ−ｅｐ
ｉ層）６６を例えば０．７〜２．０μｍの膜厚でｐ型半
導体基板（６０）上に堆積する。
【００６４】続いて図７（ｃ）に示すように、ｐ型半導
体基板６０の表面に酸化シリコン膜を５０ｎｍ程度の膜
厚で堆積した後、ＣＶＤ法等により酸化シリコン膜上に
窒化シリコン膜（図示せず）を１００ｎｍの膜厚で形成
する。上述した酸化シリコン膜はＬＯＣＯＳ法を行う際
の緩衝膜とし、また窒化シリコン膜はＬＯＣＯＳ法を行
う際にマスクに使用するものである。また酸化シリコン
膜及び窒化シリコン膜の膜厚は、ＬＯＣＯＳ法により形
成される素子分離のバーズビークの長さ、ＬＯＣＯＳ法
に伴う応力や結晶欠陥の発生を防止できる範囲等で決め
られる。
体基板６０の表面に酸化シリコン膜を５０ｎｍ程度の膜
厚で堆積した後、ＣＶＤ法等により酸化シリコン膜上に
窒化シリコン膜（図示せず）を１００ｎｍの膜厚で形成
する。上述した酸化シリコン膜はＬＯＣＯＳ法を行う際
の緩衝膜とし、また窒化シリコン膜はＬＯＣＯＳ法を行
う際にマスクに使用するものである。また酸化シリコン
膜及び窒化シリコン膜の膜厚は、ＬＯＣＯＳ法により形
成される素子分離のバーズビークの長さ、ＬＯＣＯＳ法
に伴う応力や結晶欠陥の発生を防止できる範囲等で決め
られる。
【００６５】窒化シリコン膜上にフォトレジスト膜を堆
積し、パターン加工して素子分離領域の部分を開口す
る。そしてこのフォトレジストパターンを用いて窒化シ
リコン膜、酸化シリコン膜やｐ型半導体基板６０の表面
を順次エッチングする。ｐ型半導体基板６０のエッチン
グ量は、ＬＯＣＯＳ法により素子分離膜を形成した後の
ｐ型半導体基板の表面が平坦になるように、素子分離膜
の膜厚の約１／２にする。
積し、パターン加工して素子分離領域の部分を開口す
る。そしてこのフォトレジストパターンを用いて窒化シ
リコン膜、酸化シリコン膜やｐ型半導体基板６０の表面
を順次エッチングする。ｐ型半導体基板６０のエッチン
グ量は、ＬＯＣＯＳ法により素子分離膜を形成した後の
ｐ型半導体基板の表面が平坦になるように、素子分離膜
の膜厚の約１／２にする。
【００６６】その後フォトレジスト（パターン）を除去
し、素子分離膜（ＬＯＣＯＳ）６７を形成する。この素
子分離膜６７は、例えば１０００〜１０５０℃のスチー
ム酸化を用い、ｐ型半導体基板６０の素子形成面である
表面側に酸化シリコンで形成される。この素子分離膜６
７の膜厚は、例えば０．８〜１．５μｍである。次に、
ホットリン酸を用いたウエットエッチングにより窒化シ
リコン膜を除去する。
し、素子分離膜（ＬＯＣＯＳ）６７を形成する。この素
子分離膜６７は、例えば１０００〜１０５０℃のスチー
ム酸化を用い、ｐ型半導体基板６０の素子形成面である
表面側に酸化シリコンで形成される。この素子分離膜６
７の膜厚は、例えば０．８〜１．５μｍである。次に、
ホットリン酸を用いたウエットエッチングにより窒化シ
リコン膜を除去する。
【００６７】図示せぬフォトレジスト膜を塗布しＮ+ シ
ンカー６８を形成するための窓を開口し、これをマスク
として、イオン注入エネルギー４０〜４００ｋｅｖ、ド
ーズ量１×１０15個／ｃｍ2 の条件でイオン注入して、
Ｎ+ シンカー６８を形成する。
ンカー６８を形成するための窓を開口し、これをマスク
として、イオン注入エネルギー４０〜４００ｋｅｖ、ド
ーズ量１×１０15個／ｃｍ2 の条件でイオン注入して、
Ｎ+ シンカー６８を形成する。
【００６８】次にフォトレジストを除去し、ＣＶＤ法等
により酸化シリコン膜を１００〜６００ｎｍ程度の膜厚
で堆積し、この上面にフォトレジスト膜を塗布する。そ
して、ＲＩＥ法によりこのフォトレジスト膜の上面側か
らｐ型半導体基板６０の表面が平坦になるまでエッチン
グする。平坦化後、熱酸化法によって１０〜３０ｎｍ程
度の膜厚の酸化シリコン膜を成膜し、フォトレジストを
塗布しｐ型半導体基板６０上の素子分離膜６７の略中央
部上にチャンネルストッパー６９を形成する領域のフォ
トレジストを開口する。
により酸化シリコン膜を１００〜６００ｎｍ程度の膜厚
で堆積し、この上面にフォトレジスト膜を塗布する。そ
して、ＲＩＥ法によりこのフォトレジスト膜の上面側か
らｐ型半導体基板６０の表面が平坦になるまでエッチン
グする。平坦化後、熱酸化法によって１０〜３０ｎｍ程
度の膜厚の酸化シリコン膜を成膜し、フォトレジストを
塗布しｐ型半導体基板６０上の素子分離膜６７の略中央
部上にチャンネルストッパー６９を形成する領域のフォ
トレジストを開口する。
【００６９】このフォトレジストをマスクとしてＰ型の
不純物をイオン注入し素子分離膜６７の下部にチャンネ
ルストッパー（ＩＳＯ）６９を形成する。このイオン注
入条件は、例えばホウ素イオンＢ+ をイオン注入エネル
ギー２００〜５００ｋｅＶ、ドーズ量１×１０13〜１×
１０14個／ｃｍ2 とする。続いて、ＣＶＤ法等を用いて
酸化シリコン膜７０を５０〜２００ｎｍ堆積する。
不純物をイオン注入し素子分離膜６７の下部にチャンネ
ルストッパー（ＩＳＯ）６９を形成する。このイオン注
入条件は、例えばホウ素イオンＢ+ をイオン注入エネル
ギー２００〜５００ｋｅＶ、ドーズ量１×１０13〜１×
１０14個／ｃｍ2 とする。続いて、ＣＶＤ法等を用いて
酸化シリコン膜７０を５０〜２００ｎｍ堆積する。
【００７０】図８（ｄ）に示すように、ＣＶＤ法等によ
り更に、酸化シリコンＳｉＯ2 膜等の絶縁膜７２を２０
０〜５００ｎｍ程度堆積し（場合によっては省略しても
良い）、フォトレジストをマスクとしてアクティブ領域
内を開口し、ｎ型エピタキシャル層６６が露出するまで
エッチングして開口部７４を形成する。この開口部７４
にｐ型不純物をイオン注入してベース領域７５を形成す
る。例えばイオン注入条件は、不純物イオンをＢ+ とし
た場合、イオン注入エネルギー５〜１００ｋｅｖ、ドー
ズ量を５．０×１０11〜５．０×１０14個／ｃｍ2 程度
であり、またＢＦ2 +イオンの場合、イオン注入エネルギ
ー５〜２００ｋｅｖ、ドーズ量は５．０×１０11〜５．
０×１０14個／ｃｍ2 程度である。
り更に、酸化シリコンＳｉＯ2 膜等の絶縁膜７２を２０
０〜５００ｎｍ程度堆積し（場合によっては省略しても
良い）、フォトレジストをマスクとしてアクティブ領域
内を開口し、ｎ型エピタキシャル層６６が露出するまで
エッチングして開口部７４を形成する。この開口部７４
にｐ型不純物をイオン注入してベース領域７５を形成す
る。例えばイオン注入条件は、不純物イオンをＢ+ とし
た場合、イオン注入エネルギー５〜１００ｋｅｖ、ドー
ズ量を５．０×１０11〜５．０×１０14個／ｃｍ2 程度
であり、またＢＦ2 +イオンの場合、イオン注入エネルギ
ー５〜２００ｋｅｖ、ドーズ量は５．０×１０11〜５．
０×１０14個／ｃｍ2 程度である。
【００７１】続いて図８（ｅ）に示すように、全面にｎ
型不純物を含むＮ+ ｐｏｌｙＳｉ層７８を堆積するが、
これはｎ型不純物を含むＮ+ ｐｏｌｙＳｉ層を被着形成
するか、もしくは不純物を含まないｐｏｌｙＳｉ層を被
着形成した後、ｎ型不純物として例えばヒ素（Ａｓ）、
リン（Ｐ）等をイオン注入することによっても形成する
ことができる。ヒ素（Ａｓ）イオンの場合、イオン注入
エネルギー３０〜１００ｋｅＶ、ドーズ量１×１０15〜
１×１０16個／ｃｍ2 とする。
型不純物を含むＮ+ ｐｏｌｙＳｉ層７８を堆積するが、
これはｎ型不純物を含むＮ+ ｐｏｌｙＳｉ層を被着形成
するか、もしくは不純物を含まないｐｏｌｙＳｉ層を被
着形成した後、ｎ型不純物として例えばヒ素（Ａｓ）、
リン（Ｐ）等をイオン注入することによっても形成する
ことができる。ヒ素（Ａｓ）イオンの場合、イオン注入
エネルギー３０〜１００ｋｅＶ、ドーズ量１×１０15〜
１×１０16個／ｃｍ2 とする。
【００７２】次に、ＣＶＤ法により、Ｓｉ０2 を１００
〜５００ｎｍ堆積し、７００〜１２００℃程度の熱処理
を５秒〜２時間行うことにより、Ｎ+ ｐｏｌｙＳｉ層７
８からｎ型の不純物を（真性）ベース領域７５へ拡散し
てエミッタ領域７９を形成する。続いて、Ｎ+ ｐｏｌｙ
Ｓｉ層７８をフォトリソグラフィーとＲＩＥ法を用いて
加工し、縦型ｎｐｎバイポーラトランジスタのエミッタ
領域（７９）以外を除去する。
〜５００ｎｍ堆積し、７００〜１２００℃程度の熱処理
を５秒〜２時間行うことにより、Ｎ+ ｐｏｌｙＳｉ層７
８からｎ型の不純物を（真性）ベース領域７５へ拡散し
てエミッタ領域７９を形成する。続いて、Ｎ+ ｐｏｌｙ
Ｓｉ層７８をフォトリソグラフィーとＲＩＥ法を用いて
加工し、縦型ｎｐｎバイポーラトランジスタのエミッタ
領域（７９）以外を除去する。
【００７３】そして図８（ｆ）に示すように、縦型ｎｐ
ｎバイポーラトランジスタのコレクタ電極８３およびベ
ース電極８２ｂの開口を行い、バリアメタルおよびＡｌ
合金をスパッタ法等により堆積し、フォトレジスト技術
およびＲＩＥ法により加工してエミッタ電極８２ｅ、ベ
ース電極８２ｂやコレクタ電極８３を形成する。この
際、縦型ｎｐｎバイポーラトランジスタを用いたプレー
ナ接合型ダイオードを形成するため、エミッタ電極８２
ｅとベース電極８２ｂを共通接続したパターンにしてい
ることが特徴である。
ｎバイポーラトランジスタのコレクタ電極８３およびベ
ース電極８２ｂの開口を行い、バリアメタルおよびＡｌ
合金をスパッタ法等により堆積し、フォトレジスト技術
およびＲＩＥ法により加工してエミッタ電極８２ｅ、ベ
ース電極８２ｂやコレクタ電極８３を形成する。この
際、縦型ｎｐｎバイポーラトランジスタを用いたプレー
ナ接合型ダイオードを形成するため、エミッタ電極８２
ｅとベース電極８２ｂを共通接続したパターンにしてい
ることが特徴である。
【００７４】以上述べたように、縦型ｎｐｎバイポーラ
トランジスタを用いたプレーナ接合型ダイオードは、ベ
ース電極とエミッタ電極を接続し、この共通電極に印加
電圧Ｖｆを供給し、カソードに相当するコレクタを外部
回路に接続する構成となっている。本構成では、プレー
ナ接合型ダイオードに流れる電流は寄生ｐんｐバイポー
ラトランジスタによるリーク電流に比べて電流量が大き
く、図１４，１５に示した従来のプレーナ接合型ダイオ
ードよりリーク電流／ダイオード電流の比が小さくなり
特性が相対的に改善されている。
トランジスタを用いたプレーナ接合型ダイオードは、ベ
ース電極とエミッタ電極を接続し、この共通電極に印加
電圧Ｖｆを供給し、カソードに相当するコレクタを外部
回路に接続する構成となっている。本構成では、プレー
ナ接合型ダイオードに流れる電流は寄生ｐんｐバイポー
ラトランジスタによるリーク電流に比べて電流量が大き
く、図１４，１５に示した従来のプレーナ接合型ダイオ
ードよりリーク電流／ダイオード電流の比が小さくなり
特性が相対的に改善されている。
【００７５】次に、本発明の第２の半導体装置の製造方
法に係わる実施の形態を、前記図７および前記図８を参
照して以下に説明する。
法に係わる実施の形態を、前記図７および前記図８を参
照して以下に説明する。
【００７６】本実施の形態例は図７、８に示した縦型ｎ
ｐｎバイポーラトランジスタの製造方法において、特に
図８（ｄ）のベース領域７５のｐ型不純物拡散領域をＮ
型エピタキシャル層（６６）内の２ケ所に形成するもの
である。ここでは各部の番号は実施の形態例３と同じ番
号を用いかつ同一図面を用いて説明する。
ｐｎバイポーラトランジスタの製造方法において、特に
図８（ｄ）のベース領域７５のｐ型不純物拡散領域をＮ
型エピタキシャル層（６６）内の２ケ所に形成するもの
である。ここでは各部の番号は実施の形態例３と同じ番
号を用いかつ同一図面を用いて説明する。
【００７７】具体的には、図７（ａ）から図７（ｃ）は
実施の形態例３と同じである。図８（ｄ）の製造工程に
おいて、まずＣＶＤ法等により酸化シリコン（Ｓｉ
Ｏ2 ）膜等の絶縁膜７２を２００〜５００ｎｍ程度堆積
し、フォトレジストをマスクとしてアクティブ領域内を
２ケ所開口し、ｎ型エピタキシャル層６６が露出するま
でエッチングして各開口部７４，７４ａ（図示せず）を
形成する。ここで開口部７４ａについては単に開口部７
４の横に形成すると良い。
実施の形態例３と同じである。図８（ｄ）の製造工程に
おいて、まずＣＶＤ法等により酸化シリコン（Ｓｉ
Ｏ2 ）膜等の絶縁膜７２を２００〜５００ｎｍ程度堆積
し、フォトレジストをマスクとしてアクティブ領域内を
２ケ所開口し、ｎ型エピタキシャル層６６が露出するま
でエッチングして各開口部７４，７４ａ（図示せず）を
形成する。ここで開口部７４ａについては単に開口部７
４の横に形成すると良い。
【００７８】この各開口部７４，７４ａにｐ型不純物を
イオン注入してベース領域７５，７５ａ（図示せず）を
形成する。例えばイオン注入条件は、不純物イオンをＢ
+ とした場合、イオン注入エネルギー５〜１００ｋｅ
ｖ、ドーズ量は５．０×１０11〜５・０×１０14個／ｃ
ｍ2 程度であり、またＢＦ2 +イオンの場合、イオン注入
エネルギー５〜２００ｋｅｖ、ドーズ量は５．０×１０
11〜５・０×１０14個／ｃｍ2 である。ここでベース領
域７５ａについては単に開口部７４ａ内に形成するとよ
い。
イオン注入してベース領域７５，７５ａ（図示せず）を
形成する。例えばイオン注入条件は、不純物イオンをＢ
+ とした場合、イオン注入エネルギー５〜１００ｋｅ
ｖ、ドーズ量は５．０×１０11〜５・０×１０14個／ｃ
ｍ2 程度であり、またＢＦ2 +イオンの場合、イオン注入
エネルギー５〜２００ｋｅｖ、ドーズ量は５．０×１０
11〜５・０×１０14個／ｃｍ2 である。ここでベース領
域７５ａについては単に開口部７４ａ内に形成するとよ
い。
【００７９】続いて図８（ｅ）と同様に、例えばベース
領域の開口部の内中央部に位置している開口部７４にｎ
型不純物を含むＮ+ ｐｏｌｙＳｉ層７８を堆積するが、
これはｎ型不純物を含むＮ+ ｐｏｌｙＳｉ層７８を被着
形成するか、もしくは不純物を含まないｐｏｌｙＳｉ層
（７８）を被着形成した後、ｎ型不純物として例えばヒ
素（Ａｓ）、リン（Ｐ）等をイオン注入することによっ
ても形成することができる。ヒ素（Ａｓ）イオンの場
合、イオン注入エネルギー３０〜１００ｋｅｖ、ドーズ
量１×１０15〜１×１０16個／ｃｍ2 とする。
領域の開口部の内中央部に位置している開口部７４にｎ
型不純物を含むＮ+ ｐｏｌｙＳｉ層７８を堆積するが、
これはｎ型不純物を含むＮ+ ｐｏｌｙＳｉ層７８を被着
形成するか、もしくは不純物を含まないｐｏｌｙＳｉ層
（７８）を被着形成した後、ｎ型不純物として例えばヒ
素（Ａｓ）、リン（Ｐ）等をイオン注入することによっ
ても形成することができる。ヒ素（Ａｓ）イオンの場
合、イオン注入エネルギー３０〜１００ｋｅｖ、ドーズ
量１×１０15〜１×１０16個／ｃｍ2 とする。
【００８０】次に、ＣＶＤ法により、ＳｉＯ2 を１００
〜５００ｎｍ堆積し、７００〜１２００℃程度の熱処理
を５秒〜２時間行うことにより、Ｎ+ ｐｏｌｙＳｉ層７
８からｎ型の不純物をベース領域７５へ拡散してエミッ
タ領域７９を形成する。この際エミッタ領域の形成はベ
ース領域７５のみについて行われ、他のべ一ス領域７５
ａ内には行われない。続いて、Ｎ+ ｐｏｌｙＳｉ層７８
をフォトリソグラフィーとＲＩＥ法を用いて加工し、縦
型ｎｐｎバイポーラトランジスタのエミッタ領域（７
８）以外を除去する。
〜５００ｎｍ堆積し、７００〜１２００℃程度の熱処理
を５秒〜２時間行うことにより、Ｎ+ ｐｏｌｙＳｉ層７
８からｎ型の不純物をベース領域７５へ拡散してエミッ
タ領域７９を形成する。この際エミッタ領域の形成はベ
ース領域７５のみについて行われ、他のべ一ス領域７５
ａ内には行われない。続いて、Ｎ+ ｐｏｌｙＳｉ層７８
をフォトリソグラフィーとＲＩＥ法を用いて加工し、縦
型ｎｐｎバイポーラトランジスタのエミッタ領域（７
８）以外を除去する。
【００８１】その後図８（ｆ）と同様に、縦型ｎｐｎバ
イポーラトランジスタのコレクタ電極８３およびベース
電極８２ｅの開口を行い、バリアメタルおよびＡｌ合金
をスパッタ法等により堆積し、フォトレジスト技術およ
びＲＩＥ法により加工し、また縦型ｎｐｎバイポーラト
ランジスタのエミッタ電極８２ｅ、ベース電極８２ｂ、
８２ｂ1 やコレクタ電極８３を形成する。ここでベース
電極８２ｂ1については単にベース電極８２ｂの横に形
成するだけであるから図示しないことにする。この際、
プレーナ接合型ダイオードを形成するためエミッタ電極
８２ｅとベース電極８２ｂを接続したパターンにしかつ
（第２の）ベース電極（８２ｂ1）とコレクタ電極８３
も共通接続したパターンを形成している。
イポーラトランジスタのコレクタ電極８３およびベース
電極８２ｅの開口を行い、バリアメタルおよびＡｌ合金
をスパッタ法等により堆積し、フォトレジスト技術およ
びＲＩＥ法により加工し、また縦型ｎｐｎバイポーラト
ランジスタのエミッタ電極８２ｅ、ベース電極８２ｂ、
８２ｂ1 やコレクタ電極８３を形成する。ここでベース
電極８２ｂ1については単にベース電極８２ｂの横に形
成するだけであるから図示しないことにする。この際、
プレーナ接合型ダイオードを形成するためエミッタ電極
８２ｅとベース電極８２ｂを接続したパターンにしかつ
（第２の）ベース電極（８２ｂ1）とコレクタ電極８３
も共通接続したパターンを形成している。
【００８２】次に、第３の半導体装置に係わる実施の形
態を、図９〜図１１を参照して説明する。なお図９に
は、横型ｐｎｐバイポーラトランジスタを用いたプレー
ナ接合型ダイオードを有する半導体装置を示す。
態を、図９〜図１１を参照して説明する。なお図９に
は、横型ｐｎｐバイポーラトランジスタを用いたプレー
ナ接合型ダイオードを有する半導体装置を示す。
【００８３】図９に示すように、プレーナ接合型ダイオ
ードの半導体装置には、ｐ型半導体基板（Ｐ−ｓｕｂ）
１０６内にｎ型の高濃度のベース埋め込み領域（Ｎ−Ｂ
Ｌ；N-Buried Layer）１０９が構成され、その外周にチ
ャンネルストッパーと呼ばれるＩＳО１０８が縦方向に
ｐ型不純物を高濃度に拡散して構成されていて、このＩ
ＳＯ１０８により各素子が物理的また電気的に分離され
ている。
ードの半導体装置には、ｐ型半導体基板（Ｐ−ｓｕｂ）
１０６内にｎ型の高濃度のベース埋め込み領域（Ｎ−Ｂ
Ｌ；N-Buried Layer）１０９が構成され、その外周にチ
ャンネルストッパーと呼ばれるＩＳО１０８が縦方向に
ｐ型不純物を高濃度に拡散して構成されていて、このＩ
ＳＯ１０８により各素子が物理的また電気的に分離され
ている。
【００８４】上記ｐ型の高濃度不純物領域からなるチャ
ンネルストッパーを示すＩＳО１０８の上部にはシリコ
ン酸化膜で構成された絶縁層（または素子分離領域、Ｌ
ＯＣＯＳ; Local Oxidation of Silicon ）１０７が構
成されている。このＬＯＣＯＳ１０７で囲まれた領域に
トランジスタ等の素子が形成されている。ｎ型の高濃度
のベース埋め込み領域１０９の上部にエピタキシャル成
長して形成されたｎ型エピタキシャル層（またはＮ−ｅ
ｐｉ層）１０２が構成されている．
ンネルストッパーを示すＩＳО１０８の上部にはシリコ
ン酸化膜で構成された絶縁層（または素子分離領域、Ｌ
ＯＣＯＳ; Local Oxidation of Silicon ）１０７が構
成されている。このＬＯＣＯＳ１０７で囲まれた領域に
トランジスタ等の素子が形成されている。ｎ型の高濃度
のベース埋め込み領域１０９の上部にエピタキシャル成
長して形成されたｎ型エピタキシャル層（またはＮ−ｅ
ｐｉ層）１０２が構成されている．
【００８５】上記ｎ型エピタキシャル層１０２内には、
ｐ型のエミッタ領域１０１とその両端にｐ型のコレタタ
領域１０４がそれぞれ構成されている。
ｐ型のエミッタ領域１０１とその両端にｐ型のコレタタ
領域１０４がそれぞれ構成されている。
【００８６】また、ベース埋め込み領域１０９の両端部
からｎ型エピタキシヤル層１０２の表面にはｎ型の不純
物を高濃度に拡散してなるＮ+ シンカー（ＰＬＧ；プラ
グ）１０５が構成されていて、それによってベース抵抗
が小さくなっている。
からｎ型エピタキシヤル層１０２の表面にはｎ型の不純
物を高濃度に拡散してなるＮ+ シンカー（ＰＬＧ；プラ
グ）１０５が構成されていて、それによってベース抵抗
が小さくなっている。
【００８７】さらにＰ型半導体基板上の全面にわたりＳ
ｉＯ2 等の絶縁膜１１２、１１３が堆積されていて、エ
ミッタ領域１０１上、コレタタ領域１０４上およびベー
ス領域の一部を構成するＮ+ シンカー１０５上がそれぞ
れ開口されている。
ｉＯ2 等の絶縁膜１１２、１１３が堆積されていて、エ
ミッタ領域１０１上、コレタタ領域１０４上およびベー
ス領域の一部を構成するＮ+ シンカー１０５上がそれぞ
れ開口されている。
【００８８】ベース電極取り出しのＮ+ シンカー１０５
の上部にはＡｌ等の金属電極膜が堆積されてベース電極
１１４ｂが構成され、かつコレタタ電極１１４ｃと共通
接続されていて、さらに同じＡｌ等の金属電極膜でエミ
ッタ電極１１０が構成されている。これらの金属電極膜
の上部に層間絶縁膜や上層配線層等を形成して集積回路
が構成される。
の上部にはＡｌ等の金属電極膜が堆積されてベース電極
１１４ｂが構成され、かつコレタタ電極１１４ｃと共通
接続されていて、さらに同じＡｌ等の金属電極膜でエミ
ッタ電極１１０が構成されている。これらの金属電極膜
の上部に層間絶縁膜や上層配線層等を形成して集積回路
が構成される。
【００８９】上記図９によって説明したように、横型ｐ
ｎｐバイポーラトランジスタでは、エミッタ電極１１０
に一定の印加電圧（バイアス電圧）Ｖｆを印加し、コレ
タタ電極１１４ｃとベース電極１１４ｂを共通接続し、
さらに外部回路に接続してプレーナ接合型ダイオードを
実現している。またエミッタ領域１０１、Ｎ−ｅｐｉ層
１０２、ベース埋め込み領域１０９とＰ型半導体基板１
０６で寄生ｐｎｐバイポーラトランジスタを構成してい
る。
ｎｐバイポーラトランジスタでは、エミッタ電極１１０
に一定の印加電圧（バイアス電圧）Ｖｆを印加し、コレ
タタ電極１１４ｃとベース電極１１４ｂを共通接続し、
さらに外部回路に接続してプレーナ接合型ダイオードを
実現している。またエミッタ領域１０１、Ｎ−ｅｐｉ層
１０２、ベース埋め込み領域１０９とＰ型半導体基板１
０６で寄生ｐｎｐバイポーラトランジスタを構成してい
る。
【００９０】次に、上記図９によって説明した構造によ
り構成されたダイオードの等価回路の具体例を、図１０
によって説明する。
り構成されたダイオードの等価回路の具体例を、図１０
によって説明する。
【００９１】前記図９に示した横型ｐｎｐバイポーラト
ランジスタを構成するエミッタ領域１０１、ベース領域
の一部のＮ+ シンカー１０５およびコレクタ領域１０４
は、図１０ではトランジスタＱ７で表され、ベース電極
１１４ｂとコレタタ電極１１４ｃがショートされた構造
となりダイオードを構成している。さらに、図９に示し
たエミッタ領域１０１、Ｎ−ｅｐｉ層１０２、およびＮ
−ＢＬ１０９とＰ型半導体基板１０６のコレタタとで、
図１０に示すように、寄生ｐｎｐバイポーラトランジス
タＱ６が横型ｐｎｐバイポーラトランジスタＱ７に等価
的に並列接続されている。
ランジスタを構成するエミッタ領域１０１、ベース領域
の一部のＮ+ シンカー１０５およびコレクタ領域１０４
は、図１０ではトランジスタＱ７で表され、ベース電極
１１４ｂとコレタタ電極１１４ｃがショートされた構造
となりダイオードを構成している。さらに、図９に示し
たエミッタ領域１０１、Ｎ−ｅｐｉ層１０２、およびＮ
−ＢＬ１０９とＰ型半導体基板１０６のコレタタとで、
図１０に示すように、寄生ｐｎｐバイポーラトランジス
タＱ６が横型ｐｎｐバイポーラトランジスタＱ７に等価
的に並列接続されている。
【００９２】この寄生ｐｎｐバイポーラトランジスタＱ
６の影響を相対的に小さくするため、横型ｐｎｐバイポ
ーラトランジスタＱ７のベース電極１１４ｂとコレクタ
電極１１４ｃを共通接続したダイオードを構成したとき
の印加電圧Ｖｆとリーク電流などの特性を図１１に示
す。図１１では、横軸はエミッタ電極１１０に供給する
印加電圧Ｖｆを示し、２０．５Ｖから２１．５Ｖの範囲
で０．２Ｖステップの目盛にしてあり、縦軸はコレクタ
電極１１４ｃに流れる電流ＩｃとＰ型半導体基板（Ｐ−
ｓｕｂ）１０６に流れるリーク電流Ｉｓｕｂを示し、
０．０１Ａから１００μＡの範囲でログスケールによっ
て表してある。
６の影響を相対的に小さくするため、横型ｐｎｐバイポ
ーラトランジスタＱ７のベース電極１１４ｂとコレクタ
電極１１４ｃを共通接続したダイオードを構成したとき
の印加電圧Ｖｆとリーク電流などの特性を図１１に示
す。図１１では、横軸はエミッタ電極１１０に供給する
印加電圧Ｖｆを示し、２０．５Ｖから２１．５Ｖの範囲
で０．２Ｖステップの目盛にしてあり、縦軸はコレクタ
電極１１４ｃに流れる電流ＩｃとＰ型半導体基板（Ｐ−
ｓｕｂ）１０６に流れるリーク電流Ｉｓｕｂを示し、
０．０１Ａから１００μＡの範囲でログスケールによっ
て表してある。
【００９３】図１１に示すように、印加電圧Ｖｆが２
０．８Ｖのときコレクタ電流Ｉｃは約１．０μＡ、リー
ク電流のＩｓｕｂは０．０１μＡとリーク電流の方が約
２桁小さい。印加電圧Ｖｆが２１．１ＶになるとＩｃは
３０μＡ、Ｉｓｕｂは３μＡとやはりＩｓｕｂの方が１
桁小さい。さらに、印加電圧Ｖｆが２１．３Ｖになる
と、Ｉｃは５０μＡとＩｓｕｂは８μＡとなりリーク電
流が小さく、ＩｓｕｂとＩｃの比は１／７〜１／１００
であり図１６に示した従来例より相対的にリーク電流が
減少している。
０．８Ｖのときコレクタ電流Ｉｃは約１．０μＡ、リー
ク電流のＩｓｕｂは０．０１μＡとリーク電流の方が約
２桁小さい。印加電圧Ｖｆが２１．１ＶになるとＩｃは
３０μＡ、Ｉｓｕｂは３μＡとやはりＩｓｕｂの方が１
桁小さい。さらに、印加電圧Ｖｆが２１．３Ｖになる
と、Ｉｃは５０μＡとＩｓｕｂは８μＡとなりリーク電
流が小さく、ＩｓｕｂとＩｃの比は１／７〜１／１００
であり図１６に示した従来例より相対的にリーク電流が
減少している。
【００９４】上記図９〜図１１によって説明した半導体
装置では、基板へのリーク電流値（Ｉｓｕｂ）を抑える
ために、ベース電極を取り出すための不純物濃度領域で
あるＮ+ シンカー（ＰＬＧ；プラグ）１０５は素子全体
を囲む形となっており、またＮ−ＢＬ１０９とともに素
子全体を基板から電気的に分離する形状となっている。
装置では、基板へのリーク電流値（Ｉｓｕｂ）を抑える
ために、ベース電極を取り出すための不純物濃度領域で
あるＮ+ シンカー（ＰＬＧ；プラグ）１０５は素子全体
を囲む形となっており、またＮ−ＢＬ１０９とともに素
子全体を基板から電気的に分離する形状となっている。
【００９５】そしてエミッタ領域１０１の周囲を囲む形
でｐ型コレクタ領域１０４が設けられていて、ｐ型コレ
クタ領域１０４およびＮ+ シンカー領域１０５とが配線
１１４で接続されていることから、通常のダイオードの
順方向電流（Ｉｃ１）に加えて、エミッタ領域１０１お
よびｐ型コレクタ領域１０４間が横方向のｐｎｐトラン
ジスタ動作をして、電流Ｉｃ２が流れる。すなわち、Ｉ
ｃ＝Ｉｃ１＋Ｉｃ２となっている。
でｐ型コレクタ領域１０４が設けられていて、ｐ型コレ
クタ領域１０４およびＮ+ シンカー領域１０５とが配線
１１４で接続されていることから、通常のダイオードの
順方向電流（Ｉｃ１）に加えて、エミッタ領域１０１お
よびｐ型コレクタ領域１０４間が横方向のｐｎｐトラン
ジスタ動作をして、電流Ｉｃ２が流れる。すなわち、Ｉ
ｃ＝Ｉｃ１＋Ｉｃ２となっている。
【００９６】これによって、エミッタ領域１０１／ベー
ス領域１０５間の電位差が一定の場合、ｐ型コレクタ領
域１０４が存在しない場合と比較して、電流値が大きく
なり、本実施の形態と従来のコレクタ電流値（Ｉｃ）が
同一の場合には、リーク電流値（Ｉｓｕｂ）を相対的に
小さくすることができる。
ス領域１０５間の電位差が一定の場合、ｐ型コレクタ領
域１０４が存在しない場合と比較して、電流値が大きく
なり、本実施の形態と従来のコレクタ電流値（Ｉｃ）が
同一の場合には、リーク電流値（Ｉｓｕｂ）を相対的に
小さくすることができる。
【００９７】次に、本発明の第３の半導体装置の製造方
法に係わる実施の形態を図１２および図１３によって説
明する。図１２（ａ）から図１２（ｃ）、図１３
（ｄ）、図８（ｅ）では、横型ｐｎｐバイポーラトラン
ジスタ（Ｌ−ＰＮＰＴｒ）を用いたプレーナ接合型ダイ
オードを有する半導体装置の製造方法について説明す
る。
法に係わる実施の形態を図１２および図１３によって説
明する。図１２（ａ）から図１２（ｃ）、図１３
（ｄ）、図８（ｅ）では、横型ｐｎｐバイポーラトラン
ジスタ（Ｌ−ＰＮＰＴｒ）を用いたプレーナ接合型ダイ
オードを有する半導体装置の製造方法について説明す
る。
【００９８】図１２（ａ）に示すように、Ｐ型半導体基
板（Ｐ−ｓｕｂ）１５０上に、高濃度のベース埋め込み
領域１５２をアンチモン（Ｓｂ）を固相拡散によって形
成する。この時、アンチモンの代わりにヒ素（Ａｓ）イ
オンを用いてイオン注入することによっても形成するこ
とができる。
板（Ｐ−ｓｕｂ）１５０上に、高濃度のベース埋め込み
領域１５２をアンチモン（Ｓｂ）を固相拡散によって形
成する。この時、アンチモンの代わりにヒ素（Ａｓ）イ
オンを用いてイオン注入することによっても形成するこ
とができる。
【００９９】図１２（ｂ）に示すように、０．３〜５．
０Ωｃｍ程度のｎ型エピタキシャル層１５６を膜厚０．
５〜２．０μｍ堆積する。
０Ωｃｍ程度のｎ型エピタキシャル層１５６を膜厚０．
５〜２．０μｍ堆積する。
【０１００】次に、図１２（ｃ）に示すように、素子分
離領域としてＬＯＣＯＳ（酸化膜）１５７を形成し、基
板表面からベース埋め込み領域１５２に接続するｎ型拡
散層で構成されるＮ+ シンカー１５８を形成し、さらに
基板表面を平坦化し、図１３（ｄ）に示すように、ＬＯ
ＣＯＳ（酸化膜）１５７下のチャンネルストッパー１５
９を形成した後、ＣＶＤ法等によリＳｉＯ2 膜を５０〜
２００ｎｍ程度堆積する。
離領域としてＬＯＣＯＳ（酸化膜）１５７を形成し、基
板表面からベース埋め込み領域１５２に接続するｎ型拡
散層で構成されるＮ+ シンカー１５８を形成し、さらに
基板表面を平坦化し、図１３（ｄ）に示すように、ＬＯ
ＣＯＳ（酸化膜）１５７下のチャンネルストッパー１５
９を形成した後、ＣＶＤ法等によリＳｉＯ2 膜を５０〜
２００ｎｍ程度堆積する。
【０１０１】続いて素子を形成するアクティブ領域１６
１ａ〜１６１ｃを選択的に開口し、エミッタ領域１６５
やコレタタ領域１６６へ不純物として例えばホウ素
（Ｂ）イオンまたは二フッ化ホウ素（ＢＦ2 ）イオンを
イオン注入する０例えばＢＦ2 +をイオン注入の場合イオ
ン注入エネルギー３０〜７０ｋｅｖ、ドーズ量１×１０
15〜１×１０16個／ｃｍ2 程度とする。
１ａ〜１６１ｃを選択的に開口し、エミッタ領域１６５
やコレタタ領域１６６へ不純物として例えばホウ素
（Ｂ）イオンまたは二フッ化ホウ素（ＢＦ2 ）イオンを
イオン注入する０例えばＢＦ2 +をイオン注入の場合イオ
ン注入エネルギー３０〜７０ｋｅｖ、ドーズ量１×１０
15〜１×１０16個／ｃｍ2 程度とする。
【０１０２】さらに、ＣＶＤ法等によリＳｉＯ2 等の絶
縁膜を２００〜５００ｎｍ程度堆積し、７００〜１２０
０℃程度の熱処理を５秒〜２時間行うことにより、エミ
ッタ領域１６５およびコレタタ領域１６６を形成する。
縁膜を２００〜５００ｎｍ程度堆積し、７００〜１２０
０℃程度の熱処理を５秒〜２時間行うことにより、エミ
ッタ領域１６５およびコレタタ領域１６６を形成する。
【０１０３】そして、Ｌ−ＰＮＰＴｒのエミッタ電極１
７０の開口１６１ｃ、コレクタ電極１７２ｃの開口１６
１ｂおよびベース電極１７２ｂの開口１６１ａを窓開け
し、その後バリアメタルおよびＡｌ合金をスバッタ等に
より堆積し、フォトレジスト技術およびＲＩＥ法を用い
て加工し、図１３（ｅ）に示すように、エミッタ電極１
７０、ベース電極１７２ｂ，コレクタ電極１７２ｃを形
成する。さらに、この横型ｐｎｐバイポーラトランジス
タを用いたプレーナ接合型ダイオードは、アノードに相
当するエミッタ電極１７０にはバイアス電圧Ｖｆが供給
されていて、カソードに相当するコレクタ電極１７２ｃ
とベース電極１７２ｂが共通接続されて外部回路へ接続
されている。
７０の開口１６１ｃ、コレクタ電極１７２ｃの開口１６
１ｂおよびベース電極１７２ｂの開口１６１ａを窓開け
し、その後バリアメタルおよびＡｌ合金をスバッタ等に
より堆積し、フォトレジスト技術およびＲＩＥ法を用い
て加工し、図１３（ｅ）に示すように、エミッタ電極１
７０、ベース電極１７２ｂ，コレクタ電極１７２ｃを形
成する。さらに、この横型ｐｎｐバイポーラトランジス
タを用いたプレーナ接合型ダイオードは、アノードに相
当するエミッタ電極１７０にはバイアス電圧Ｖｆが供給
されていて、カソードに相当するコレクタ電極１７２ｃ
とベース電極１７２ｂが共通接続されて外部回路へ接続
されている。
【０１０４】以上述べたように、横型ｐｎｐバイポーラ
トランジスタを用いたプレーナ接合型ダイオードは、通
常のエミッタ電極１７０からベース電極１７２ｂに流れ
るダイオード電流の他にエミッタ領域１６５からこれと
両端にあるコレクタ領域１６６に流れる電流Ｉｃ２が加
算されるため、寄生ｐｎｐバイポーラトランジスタの基
板（ｐ型半導体基板１５０）に流れるリーク電流Ｉｓｕ
ｂに対して相対的に増加している。この結果、リーク電
流／ダイオード電流の比が小さくなり相対的な特性が改
善されることになる。
トランジスタを用いたプレーナ接合型ダイオードは、通
常のエミッタ電極１７０からベース電極１７２ｂに流れ
るダイオード電流の他にエミッタ領域１６５からこれと
両端にあるコレクタ領域１６６に流れる電流Ｉｃ２が加
算されるため、寄生ｐｎｐバイポーラトランジスタの基
板（ｐ型半導体基板１５０）に流れるリーク電流Ｉｓｕ
ｂに対して相対的に増加している。この結果、リーク電
流／ダイオード電流の比が小さくなり相対的な特性が改
善されることになる。
【０１０５】
【発明の効果】従って、本発明の半導体装置によれば、
縦型または横型バイポーラトランジスタを用いたプレー
ナ接合型ダイオードを、従来のトランジスタ構造を流用
したプレーナ接合型ダイオードに比べてセル面積を極端
に大きくすることなく構成できる。また、寄生ｐｎｐバ
イポーラトランジスタの動作による基板へのリーク電流
を増加することなく、リーク電流／ダイオード電流の比
を改善すると共に基板へのリーク電流に起因するラッチ
アップ耐性を向上することができる。
縦型または横型バイポーラトランジスタを用いたプレー
ナ接合型ダイオードを、従来のトランジスタ構造を流用
したプレーナ接合型ダイオードに比べてセル面積を極端
に大きくすることなく構成できる。また、寄生ｐｎｐバ
イポーラトランジスタの動作による基板へのリーク電流
を増加することなく、リーク電流／ダイオード電流の比
を改善すると共に基板へのリーク電流に起因するラッチ
アップ耐性を向上することができる。
【０１０６】また本発明の半導体装置の製造方法によれ
ば、縦型または横型バイポーラトランジスタを用いたプ
レーナ接合型ダイオードを、従来のトランジスタ構造を
流用したプレーナ接合型ダイオードに比べてセル面積を
極端に大きくすることなく形成することができるととも
に、製造工程数を増加することなく形成することができ
る。本発明の製造方法によって製造された半導体装置
は、寄生ｐｎｐバイポーラトランジスタの動作による基
板へのリーク電流を増加することなく、リーク電流／ダ
イオード電流の比を改善すると共に基板へのリーク電流
に起因するラッチアップ耐性を向上することができる。
ば、縦型または横型バイポーラトランジスタを用いたプ
レーナ接合型ダイオードを、従来のトランジスタ構造を
流用したプレーナ接合型ダイオードに比べてセル面積を
極端に大きくすることなく形成することができるととも
に、製造工程数を増加することなく形成することができ
る。本発明の製造方法によって製造された半導体装置
は、寄生ｐｎｐバイポーラトランジスタの動作による基
板へのリーク電流を増加することなく、リーク電流／ダ
イオード電流の比を改善すると共に基板へのリーク電流
に起因するラッチアップ耐性を向上することができる。
【図１】本発明の実施の形態例に係る縦型ｎｐｎバイポ
ーラトランジスタを用いたプレーナ接合型ダイオードを
有する半導体装置の枚略断面構造図である。
ーラトランジスタを用いたプレーナ接合型ダイオードを
有する半導体装置の枚略断面構造図である。
【図２】図１に示した本発明の実施の形態例に係る縦型
ｎｐｎバイポーラトランジスタバイポーラトランジスタ
を用いたプレーナ接合型ダイオードの等価回路を示した
回路図である。
ｎｐｎバイポーラトランジスタバイポーラトランジスタ
を用いたプレーナ接合型ダイオードの等価回路を示した
回路図である。
【図３】図１に示した本発明の実施の形態例に係る縦型
ｎｐｎバイポーラトランジスタを用いたプレーナ接合型
ダイオードの電流とリーク電流を示したグラフである。
ｎｐｎバイポーラトランジスタを用いたプレーナ接合型
ダイオードの電流とリーク電流を示したグラフである。
【図４】本発明の実施の形態例に係る縦型ｎｐｎバイポ
ーラトランジスタを用いたプレーナ接合型ダイオードを
有する半導体装置のパターン図である。
ーラトランジスタを用いたプレーナ接合型ダイオードを
有する半導体装置のパターン図である。
【図５】図４に示した本発明の実施の形態例に係る縦型
ｎｐｎバイポーラトランジスタを用いたプレーナ接合型
ダイオードを有する半導体装置の概略断面構造図である
ｎｐｎバイポーラトランジスタを用いたプレーナ接合型
ダイオードを有する半導体装置の概略断面構造図である
【図６】図５に示した本発明の実施の形態例に係る縦型
ｎｐｎバイポーラトランジスタを用いたプレーナ接合型
ダイオードの等価回路を示した回路図である。
ｎｐｎバイポーラトランジスタを用いたプレーナ接合型
ダイオードの等価回路を示した回路図である。
【図７】本発明の実施の形態例に係る縦型ｎｐｎバイポ
ーラトランジスタを用いたプレーナ接合型ダイオードを
有する半導体装置の製造方法を示す概略断面構造図であ
る。
ーラトランジスタを用いたプレーナ接合型ダイオードを
有する半導体装置の製造方法を示す概略断面構造図であ
る。
【図８】本発明の実施の形態例に係る縦型ｎｐｎバイポ
ーラトランジスタを用いたプレーナ接合型ダイオードを
有する半導体装置の製造方法を示す概略断面構造図であ
る。
ーラトランジスタを用いたプレーナ接合型ダイオードを
有する半導体装置の製造方法を示す概略断面構造図であ
る。
【図９】本発明の実施の形態例に係る横型ｐｎｐバイポ
ーラトランジスタを用いたプレーナ接合型ダイオードを
有する半導体装置の概略断面構造図である。
ーラトランジスタを用いたプレーナ接合型ダイオードを
有する半導体装置の概略断面構造図である。
【図１０】図９に示した本発明の実施の形態例に係る横
型ｐｎｐバイポーラトランジスタを用いたプレーナ接合
型ダイオードの等価回路を示した回路図である。
型ｐｎｐバイポーラトランジスタを用いたプレーナ接合
型ダイオードの等価回路を示した回路図である。
【図１１】図９に示した本発明の実施の形態例に係る横
型ｐｎｐバイポーラトランジスタを用いたプレーナ接合
型ダイオードの電流とリーク電流を示したグラフであ
る。
型ｐｎｐバイポーラトランジスタを用いたプレーナ接合
型ダイオードの電流とリーク電流を示したグラフであ
る。
【図１２】本発明の実施の形態例に係る横型ｐｎｐバイ
ポーラトランジスタを用いたプレーナ接合型ダイオード
を有する半導体装置の製造方法を示す概略断面構造図で
ある。
ポーラトランジスタを用いたプレーナ接合型ダイオード
を有する半導体装置の製造方法を示す概略断面構造図で
ある。
【図１３】本発明の実施の形態例に係る横型ｐｎｐバイ
ポーラトランジスタを用いたプレーナ接合型ダイオード
を有する半導体装置の製造方法を示す概略断面構造図で
ある。
ポーラトランジスタを用いたプレーナ接合型ダイオード
を有する半導体装置の製造方法を示す概略断面構造図で
ある。
【図１４】従来例に係る縦型ｎｐｎバイポーラトランジ
スタを用いたプレーナ接合型ダイオードを有する半導体
装置の概略断面構造図である。
スタを用いたプレーナ接合型ダイオードを有する半導体
装置の概略断面構造図である。
【図１５】図１４に示した従来例に係る縦型ｎｐｎバイ
ポーラトランジスタを用いたプレーナ接合型ダイオード
の等価回路を示した回路図である。
ポーラトランジスタを用いたプレーナ接合型ダイオード
の等価回路を示した回路図である。
【図１６】図１４に示した従来例に係る縦型ｎｐｎバイ
ポーラトランジスタを用いたプレーナ接合型ダイオード
の電流とリーク電流を示したグラフである。
ポーラトランジスタを用いたプレーナ接合型ダイオード
の電流とリーク電流を示したグラフである。
１…イントリンシックベース領域（真性ベース慣域、ベ
ース領域）、２…ｎ型エピタキシャル層（Ｎ−ｅｐｉ
層）、３…エミッタ（領域）、５…Ｎ+ シンカー（ＰＬ
Ｇ）、６…Ｐ−ｓｕｂ（ｐ型半導体基板）、９…コレク
タ埋め込み領域（Ｎ−ＢＬ）、１０…電極、１０ｂ…ベ
ース電極、１０ｅ…エミッタ電極、１５…コレタタ電極
ース領域）、２…ｎ型エピタキシャル層（Ｎ−ｅｐｉ
層）、３…エミッタ（領域）、５…Ｎ+ シンカー（ＰＬ
Ｇ）、６…Ｐ−ｓｕｂ（ｐ型半導体基板）、９…コレク
タ埋め込み領域（Ｎ−ＢＬ）、１０…電極、１０ｂ…ベ
ース電極、１０ｅ…エミッタ電極、１５…コレタタ電極
フロントページの続き Ｆターム(参考） 5F003 AP00 AP04 BA93 BA97 BB07 BC07 BC08 BE07 BG03 BH01 BH08 BH18 BJ03 BJ12 BN01 BZ01 5F082 AA26 AA40 BA04 BA11 BA23 BC03 BC11 DA02 DA06 FA20 GA04
Claims (25)
- 【請求項１】 ツェナーザップダイオードを含んだトリ
ミング回路を備えた半導体装置において、 トリミング時の前記ツェナーザップダイオードへの電圧
源と前記ツェナーザップダイオードとの間に順方向に接
続したｐｎ接合ダイオードを備え、 前記ｐｎ接合ダイオードは、 第１導電型の第１領域と第２導電型の第２領域とからな
り、 前記第１領域内の少なくとも一部に第２導電型の第３領
域を備え、 前記第３領域が前記第１領域によって前記第２領域と分
離され、 前記第３領域が前記第１領域と配線によって接続されて
いることを特徴とする半導体装置。 - 【請求項２】 前記第１導電型はｐ型からなり、 前記第２導電型はｎ型からなることを特徴とする請求項
１記載の半導体装置。 - 【請求項３】 前記ｐ型の第１領域はｎｐｎトランジス
タのベース領域からなり、 前記ｎ型の第２領域はｎｐｎトランジスタのコレクタ領
域からなり、 前記ｎ型の第３領域はｎｐｎトランジスタのエミッタ領
域からなることを特徴とする請求項２記載の半導体装
置。 - 【請求項４】 前記ｐｎ接合ダイオードは、 前記第２領域と、前記第２領域の電極取り出しとなるｎ
型のプラグ領域とで、前記第１領域を囲むように形成さ
れていることを特徴とする請求項１記載の半導体装置。 - 【請求項５】 ツェナーザップダイオードを含んだトリ
ミング回路を備えた半導体装置において、 トリミング時の前記ツェナーザップダイオードへの電圧
源と前記ツェナーザップダイオードとの間に順方向に接
続したｐｎ接合ダイオードを備え、 前記ｐｎ接合ダイオードは、 第１導電型の第１領域と第２導電型の第２領域とからな
り、 前記第１領域内の少なくとも一部に第２導電型の第３領
域を備え、 前記第３領域が前記第１領域によって前記第２領域と分
離され、 前記第２領域内の少なくとも一部に第１導電型の第４領
域を備え、 前記第４領域が前記第２領域によって前記第１領域と分
離され、 前記第３領域が前記第１領域と配線によって接続されて
いて、 前記第４領域が前記第２領域と配線によって接続されて
いることを特徴とする半導体装置。 - 【請求項６】 前記第１導電型はｐ型からなり、 前記第２導電型はｎ型からなることを特徴とする請求項
５記載の半導体装置。 - 【請求項７】 前記ｐｎ接合ダイオードは、 前記第４領域が前記第１領域を取り囲むように形成され
ていることを特徴とする請求項５記載の半導体装置。 - 【請求項８】 前記ｐｎ接合ダイオードは、 前記第１領域がｎｐｎトランジスタのベース領域からな
り、 前記第２領域が前記ｎｐｎトランジスタのコレクタ領域
からなり、 前記第３領域が前記ｎｐｎトランジスタのエミッタ領域
からなり、 前記第４領域が前記横型ｎｐｎトランジスタのベースと
同様の構造を有する独立した領域からなり、 前記コレクタ領域が前記第４領域と配線によって接続さ
れていて前記ベース領域が前記エミッタ領域と配線によ
って接続されていることを特徴とする請求項６記載の半
導体装置。 - 【請求項９】 前記ｐｎ接合ダイオードは、 前記第２領域と、前記第２領域の電極取り出しとなるｎ
型のプラグ領域とで、前記第１領域と前記第４領域とを
囲むように形成されていることを特徴とする請求項８記
載の半導体装置。 - 【請求項１０】 ツェナーザップダイオードを含んだト
リミング回路を備えた半導体装置において、 トリミング時の前記ツェナーザップダイオードへの電圧
源と前記ツェナーザップダイオードとの間に順方向に接
続したｐｎ接合ダイオードを備え、 前記ｐｎ接合ダイオードは、 第１導電型の第１領域と該第１領域内に形成された第２
導電型の第２領域とからなり、 前記第１領域内の少なくとも一部に第２導電型の第３領
域を備え、 前記第３領域が前記第１領域によって前記第２領域とそ
の他の第２導電型の領域と分離され、 前記第３領域が前記第１領域と配線によって接続されて
いることを特徴とする半導体装置。 - 【請求項１１】 前記第１導電型はｎ型からなり、 前記第２導電型はｐ型からなることを特徴とする請求項
１０記載の半導体装置。 - 【請求項１２】 前記ｐｎ接合ダイオードは、 前記第３領域が前記第２領域を取り囲むように形成され
ていることを特徴とする請求項１０記載の半導体装置。 - 【請求項１３】 前記ｎ型の第１領域はｐｎｐトランジ
スタのベース領域からなり、 前記ｐ型の第２領域はｐｎｐトランジスタのエミッタ領
域からなり、 前記ｐ型の第３領域はｐｎｐトランジスタの前記コレク
タ領域からなり、 前記コレクタ領域は前記ベース領域と配線によって接続
されていることを特徴とする請求項１１記載の半導体装
置。 - 【請求項１４】 前記ｐｎ接合ダイオードは、 前記第１領域と、前記第２領域の電極取り出しとなるｎ
型のプラグ領域とで、前記第２領域と前記第３領域とを
囲むように形成されていることを特徴とする請求項１３
記載の半導体装置。 - 【請求項１５】 ツェナーザップダイオードを含んだト
リミング回路を備え、トリミング時の前記ツェナーザッ
プダイオードへの電圧源と前記ツェナーザップダイオー
ドとの間に順方向に接続したｐｎ接合ダイオードを備え
た半導体装置の製造方法において、 半導体基体内に第１導電型の埋め込み領域を形成する工
程と、 前記埋め込み領域上に第１導電型の半導体層を形成する
工程と、 前記半導体層内に第２導電型の第１領域を形成する工程
と、 前記半導体層に前記第１導電型の第２領域を形成する工
程と、 前記第１領域内に前記第１導電型の第３領域を形成する
工程と、 前記第１領域上、前記第２領域上および前記第３領域上
に電極を形成し、前記第１領域上および前記第３領域上
の電極を共通接続する工程とを備えたことを特徴とする
半導体装置の製造方法。 - 【請求項１６】 前記第１領域を前記第２領域および前
記埋め込み領域で囲むように形成することを特徴とする
請求項１５記載の半導体装置の製造方法。 - 【請求項１７】 前記第１領域を形成する第２導電型の
不純物にｐ型不純物を用い、 前記第２領域と前記第３領域とを形成する第１導電型の
不純物にｎ型不純物を用いることを特徴とする請求項１
５記載の半導体装置の製造方法。 - 【請求項１８】 ツェナーザップダイオードを含んだト
リミング回路を備え、トリミング時の前記ツェナーザッ
プダイオードへの電圧源と前記ツェナーザップダイオー
ドとの間に順方向に接続したｐｎ接合ダイオードを備え
た半導体装置の製造方法において、 半導体基体内に第２導電型の埋め込み領域を形成する工
程と、 前記埋め込み領域上に第２導電型の半導体層を形成する
工程と、 前記半導体層内に第１導電型の第１領域と第１導電型の
第４領域とを形成する工程と、 前記半導体層に前記第２導電型の第２領域を形成する工
程と、 前記第１導電型の第１領域内に前記第２導電型の第３領
域を形成する工程と、 前記第１領域上と前記第３領域上とに電極を形成すると
共に共通接続する工程と、 前記第２領域上と前記第４領域上とに電極を形成すると
共に共通接続する工程とを備えたことを特徴とする半導
体装置の製造方法。 - 【請求項１９】 前記第１領域を前記第２領域および前
記埋め込み領域で囲むように形成することを特徴とする
請求項１８記載の半導体装置の製造方法。 - 【請求項２０】 前記第１領域を前記第４領域で囲むよ
うに形成することを特徴とする請求項１８記載の半導体
装置の製造方法。 - 【請求項２１】 前記第１領域と前記第４領域とを形成
する第１導電型の不純物にｐ型不純物を用い、 前記第２領域と前記第３領域とを形成する第２導電型の
不純物にｎ型不純物を用いることを特徴とする請求項１
８記載の半導体装置の製造方法。 - 【請求項２２】 ツェナーザップダイオードを含んだト
リミング回路を備え、トリミング時の前記ツェナーザッ
プダイオードへの電圧源と前記ツェナーザップダイオー
ドとの間に、順方向に接続したｐｎ接合ダイオードを備
えた半導体装置の製造方法において、 半導体基体内に第２導電型の埋め込み領域を形成する工
程と、 前記埋め込み領域上に第２導電型の半導体層を形成する
工程と、 前記半導体層内に第１導電型の第１領域と第１導電型の
第３領域とを形成する工程と、 前記半導体層に前記埋め込み領域に接続する第２導電型
の第２の領域を形成する工程と、 前記第２領域上と前記第３領域上とに電極を形成すると
ともにその電極を共通接続する工程と、 前記第１領域上に電極を形成する工程とを備えたことを
特徴とする半導体装置の製造方法。 - 【請求項２３】 前記第１領域を前記第２領域および前
記埋め込み領域で囲むように形成することを特徴とする
請求項２２記載の半導体装置の製造方法。 - 【請求項２４】 前記第１領域を前記第３領域で囲むよ
うに形成することを特徴とする請求項２２記載の半導体
装置の製造方法。 - 【請求項２５】 前記第１領域と前記第３領域とを形成
する第１導電型の不純物にｐ型不純物を用い、 前記第２領域を形成する第２導電型の不純物にｎ型不純
物を用いることを特徴とする請求項２２記載の半導体装
置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000000566A JP2000277622A (ja) | 1999-01-18 | 2000-01-06 | 半導体装置およびその製造方法 |
| EP00100831A EP1020917A2 (en) | 1999-01-18 | 2000-01-17 | Semiconductor device and a process for producing same |
| US09/483,913 US6445057B1 (en) | 1999-01-18 | 2000-01-18 | Semiconductor device having a trimming circuit for suppressing leakage current |
| US10/162,244 US6642605B2 (en) | 1999-01-18 | 2002-06-04 | Semiconductor device and a process for producing same |
| US10/442,911 US6756280B2 (en) | 1999-01-18 | 2003-05-21 | Semiconductor device and a process for producing same |
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ID=26344643
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|---|---|---|---|
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|---|---|
| US (3) | US6445057B1 (ja) |
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