JPH09199604A - 半導体装置 - Google Patents
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- JPH09199604A JPH09199604A JP8021654A JP2165496A JPH09199604A JP H09199604 A JPH09199604 A JP H09199604A JP 8021654 A JP8021654 A JP 8021654A JP 2165496 A JP2165496 A JP 2165496A JP H09199604 A JPH09199604 A JP H09199604A
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Abstract
(57)【要約】
【課題】 面積依存性がなく周波数特性の高いＰｉＮ型
フォトダイオードと、基板と電気的に分離され回路設計
が容易にできるバイポーラトランジスタや、更にはＣＭ
ＯＳトランジスタを同一基板上に構成した半導体装置を
提供する。 【解決手段】 ＰｉＮ型フォトダイオードと縦型ＮＰＮ
バイポーラトランジスタと横型ＰＮＰバイポーラトラン
ジスタと縦型ＰＮＰバイポーラトランジスタを同一半導
体基板上に構成する半導体装置において、前記半導体基
板としてＮ型基板１を用いて、縦型ＮＰＮバイポーラト
ランジスタと横型ＰＮＰバイポーラトランジスタは、前
記Ｎ型基板１上に１Ｅ16cm-3〜１Ｅ18cm-3の濃度に形成
されたＰ型埋込み層２の領域に形成し、ＰｉＮ型フォト
ダイオードと縦型ＰＮＰバイポーラトランジスタは前記
Ｎ型基板１上に形成する。
フォトダイオードと、基板と電気的に分離され回路設計
が容易にできるバイポーラトランジスタや、更にはＣＭ
ＯＳトランジスタを同一基板上に構成した半導体装置を
提供する。 【解決手段】 ＰｉＮ型フォトダイオードと縦型ＮＰＮ
バイポーラトランジスタと横型ＰＮＰバイポーラトラン
ジスタと縦型ＰＮＰバイポーラトランジスタを同一半導
体基板上に構成する半導体装置において、前記半導体基
板としてＮ型基板１を用いて、縦型ＮＰＮバイポーラト
ランジスタと横型ＰＮＰバイポーラトランジスタは、前
記Ｎ型基板１上に１Ｅ16cm-3〜１Ｅ18cm-3の濃度に形成
されたＰ型埋込み層２の領域に形成し、ＰｉＮ型フォト
ダイオードと縦型ＰＮＰバイポーラトランジスタは前記
Ｎ型基板１上に形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、面積依存性がな
く周波数特性の高いＰｉＮ型フォトダイオードと、バイ
ポーラトランジスタや更にはＣＭＯＳトランジスタを同
一基板上に形成した半導体装置に関する。
く周波数特性の高いＰｉＮ型フォトダイオードと、バイ
ポーラトランジスタや更にはＣＭＯＳトランジスタを同
一基板上に形成した半導体装置に関する。
【０００２】
【従来の技術】従来、ＰｉＮ型フォトダイオードと縦型
ＮＰＮバイポーラトランジスタと横型ＰＮＰバイポーラ
トランジスタを同一基板上に形成した半導体装置は、図
９に示すように構成されている。図９において、101 は
半導体基板、102 はＮ+ 型埋込み層、103 はＮ- エピタ
キシャル層、104 はＰ型素子分離拡散層、105 はＮ型コ
レクタ層、106 はＮ型ベース層、107 はＮ型カソード引
き出し層、108 はＰ型ベース層、109 はＰ+ 型アノード
層、110 はＮ+ 型エミッタ層、111 はＰ+ 型エミッタ
層、112 はＰ+ 型コレクタ層である。なお、図において
は、ＰｉＮ型フォトダイオード領域はＰＤ，縦型ＮＰＮ
バイポーラトランジスタ領域はＮＰＮ，横型ＰＮＰバイ
ポーラトランジスタ領域はＬＰＮＰと略記している。
ＮＰＮバイポーラトランジスタと横型ＰＮＰバイポーラ
トランジスタを同一基板上に形成した半導体装置は、図
９に示すように構成されている。図９において、101 は
半導体基板、102 はＮ+ 型埋込み層、103 はＮ- エピタ
キシャル層、104 はＰ型素子分離拡散層、105 はＮ型コ
レクタ層、106 はＮ型ベース層、107 はＮ型カソード引
き出し層、108 はＰ型ベース層、109 はＰ+ 型アノード
層、110 はＮ+ 型エミッタ層、111 はＰ+ 型エミッタ
層、112 はＰ+ 型コレクタ層である。なお、図において
は、ＰｉＮ型フォトダイオード領域はＰＤ，縦型ＮＰＮ
バイポーラトランジスタ領域はＮＰＮ，横型ＰＮＰバイ
ポーラトランジスタ領域はＬＰＮＰと略記している。
【０００３】また、ＰｉＮ型フォトダイオードと縦型Ｎ
ＰＮバイポーラトランジスタと横型ＰＮＰバイポーラト
ランジスタとＮＭＯＳトランジスタとＰＭＯＳトランジ
スタを同一基板上に形成した半導体装置は、従来は図10
に示すように構成されている。図10において、201 は半
導体基板、202 はＮ+ 型埋込み層、203 はＰ型埋込み
層、204 はＮ- エピタキシャル層、205 はＰ型素子分離
拡散層、206 はＮ型コレクタ層、207 はＮ型ベース層、
208 はＮ型カソード引き出し層、209 はＮ型ウエル層、
210 はＰ型ウエル層、211 はＰ型ベース層、212 はゲー
ト酸化膜、213 はゲート電極、214 はＰ+ 型アノード
層、215 はＮ+ 型エミッタ層、216 はＰ+ 型エミッタ
層、217 はＰ+ 型コレクタ層、218 はＰ+ ソース・ドレ
イン層、219 はＮ+ ソース・ドレイン層である。なお、
図においては、ＮＭＯＳトランジスタはＮＭＯＳ，ＰＭ
ＯＳトランジスタはＰＭＯＳと略記している。
ＰＮバイポーラトランジスタと横型ＰＮＰバイポーラト
ランジスタとＮＭＯＳトランジスタとＰＭＯＳトランジ
スタを同一基板上に形成した半導体装置は、従来は図10
に示すように構成されている。図10において、201 は半
導体基板、202 はＮ+ 型埋込み層、203 はＰ型埋込み
層、204 はＮ- エピタキシャル層、205 はＰ型素子分離
拡散層、206 はＮ型コレクタ層、207 はＮ型ベース層、
208 はＮ型カソード引き出し層、209 はＮ型ウエル層、
210 はＰ型ウエル層、211 はＰ型ベース層、212 はゲー
ト酸化膜、213 はゲート電極、214 はＰ+ 型アノード
層、215 はＮ+ 型エミッタ層、216 はＰ+ 型エミッタ
層、217 はＰ+ 型コレクタ層、218 はＰ+ ソース・ドレ
イン層、219 はＮ+ ソース・ドレイン層である。なお、
図においては、ＮＭＯＳトランジスタはＮＭＯＳ，ＰＭ
ＯＳトランジスタはＰＭＯＳと略記している。
【０００４】
【発明が解決しようとする課題】ところで、図９及び図
10に示した従来例において、半導体基板101 ，201 がＰ
型基板の場合、半導体基板101 ，201 とＮ+ 型埋込み層
102 ，202 の間にＰＮ接合が形成される。このためＰｉ
Ｎ型フォトダイオードは、このＰＮ接合の寄生容量によ
り周波数特性が劣化すると共に、ＰｉＮ型フォトダイオ
ードは用途により100 μｍ2 〜５ｍｍ2 と面積が大きく
異なるため、その面積により寄生容量が変わり、周波数
特性に面積依存性が生じてしまうという問題がある。更
に、図９に示した従来例では、縦型ＮＰＮバイポーラト
ランジスタ、横型ＰＮＰバイポーラトランジスタはＰＮ
接合により基板101 と電気的に分離でき、回路設計が容
易にできるが、図10に示した従来例では、ＮＭＯＳトラ
ンジスタはＰ型埋込み層203により基板201 と接続さ
れ、基板201 と電気的に分離できず、容易に回路設計が
できないという問題がある。
10に示した従来例において、半導体基板101 ，201 がＰ
型基板の場合、半導体基板101 ，201 とＮ+ 型埋込み層
102 ，202 の間にＰＮ接合が形成される。このためＰｉ
Ｎ型フォトダイオードは、このＰＮ接合の寄生容量によ
り周波数特性が劣化すると共に、ＰｉＮ型フォトダイオ
ードは用途により100 μｍ2 〜５ｍｍ2 と面積が大きく
異なるため、その面積により寄生容量が変わり、周波数
特性に面積依存性が生じてしまうという問題がある。更
に、図９に示した従来例では、縦型ＮＰＮバイポーラト
ランジスタ、横型ＰＮＰバイポーラトランジスタはＰＮ
接合により基板101 と電気的に分離でき、回路設計が容
易にできるが、図10に示した従来例では、ＮＭＯＳトラ
ンジスタはＰ型埋込み層203により基板201 と接続さ
れ、基板201 と電気的に分離できず、容易に回路設計が
できないという問題がある。
【０００５】また、半導体基板101 ，201 がＮ型基板の
場合、半導体基板101 ，201 とＮ+型埋込み層102 ，202
の間にＰＮ接合が形成されないため、面積依存性がな
く高い周波数特性を持ったＰｉＮ型フォトダイオードを
形成できる。しかし、図９に示した従来例では、縦型Ｎ
ＰＮバイポーラトランジスタ、横型ＰＮＰバイポーラト
ランジスタはＮ+ 型埋込み層102 により基板101 と接続
され、基板101 と電気的に分離できず、図10に示した従
来例では縦型ＮＰＮバイポーラトランジスタ、横型ＰＮ
Ｐバイポーラトランジスタ、ＰＭＯＳトランジスタはＮ
+ 型埋込み層202 により基板201 と接続され、基板201
と電気的に分離できず、図９，図10に示した従来例共に
回路設計が容易にできないという問題がある。
場合、半導体基板101 ，201 とＮ+型埋込み層102 ，202
の間にＰＮ接合が形成されないため、面積依存性がな
く高い周波数特性を持ったＰｉＮ型フォトダイオードを
形成できる。しかし、図９に示した従来例では、縦型Ｎ
ＰＮバイポーラトランジスタ、横型ＰＮＰバイポーラト
ランジスタはＮ+ 型埋込み層102 により基板101 と接続
され、基板101 と電気的に分離できず、図10に示した従
来例では縦型ＮＰＮバイポーラトランジスタ、横型ＰＮ
Ｐバイポーラトランジスタ、ＰＭＯＳトランジスタはＮ
+ 型埋込み層202 により基板201 と接続され、基板201
と電気的に分離できず、図９，図10に示した従来例共に
回路設計が容易にできないという問題がある。
【０００６】本発明は、面積依存性がなく周波数特性の
高いＰｉＮ型フォトダイオードと、基板と電気的に分離
され回路設計が容易にできるバイポーラトランジスタ
や、更にはＣＭＯＳトランジスタを同一基板上に構成し
た半導体装置を提供することを目的とするものである。
請求項毎の目的を述べると、請求項１記載の発明は、面
積依存性がなく周波数特性の高いＰｉＮ型フォトダイオ
ードと、基板と電気的に分離された縦型ＮＰＮバイポー
ラトランジスタと横型ＰＮＰバイポーラトランジスタと
縦型ＰＮＰバイポーラトランジスタを、同一基板上に構
成した半導体装置を提供することを目的とし、また請求
項２記載の発明は、面積依存性がなく周波数特性の高い
ＰｉＮ型フォトダイオードと、基板と電気的に分離され
た縦型ＮＰＮバイポーラトランジスタと横型ＰＮＰバイ
ポーラトランジスタと縦型ＰＮＰバイポーラトランジス
タとＰＭＯＳトランジスタとＮＭＯＳトランジスタを、
同一基板上に構成した半導体装置を提供することを目的
とする。
高いＰｉＮ型フォトダイオードと、基板と電気的に分離
され回路設計が容易にできるバイポーラトランジスタ
や、更にはＣＭＯＳトランジスタを同一基板上に構成し
た半導体装置を提供することを目的とするものである。
請求項毎の目的を述べると、請求項１記載の発明は、面
積依存性がなく周波数特性の高いＰｉＮ型フォトダイオ
ードと、基板と電気的に分離された縦型ＮＰＮバイポー
ラトランジスタと横型ＰＮＰバイポーラトランジスタと
縦型ＰＮＰバイポーラトランジスタを、同一基板上に構
成した半導体装置を提供することを目的とし、また請求
項２記載の発明は、面積依存性がなく周波数特性の高い
ＰｉＮ型フォトダイオードと、基板と電気的に分離され
た縦型ＮＰＮバイポーラトランジスタと横型ＰＮＰバイ
ポーラトランジスタと縦型ＰＮＰバイポーラトランジス
タとＰＭＯＳトランジスタとＮＭＯＳトランジスタを、
同一基板上に構成した半導体装置を提供することを目的
とする。
【０００７】
【課題を解決するための手段】上記問題点を解決するた
め、請求項１記載の発明は、ＰｉＮ型フォトダイオード
と縦型ＮＰＮバイポーラトランジスタと横型ＰＮＰバイ
ポーラトランジスタと縦型ＰＮＰバイポーラトランジス
タを同一半導体基板上に構成する半導体装置において、
前記半導体基板としてＮ型基板を用い、縦型ＮＰＮバイ
ポーラトランジスタと横型ＰＮＰバイポーラトランジス
タは、前記Ｎ型基板上に１Ｅ16cm-3〜１Ｅ18cm-3の濃度
に形成されたＰ型埋込み層領域に形成し、ＰｉＮ型フォ
トダイオードと縦型ＰＮＰバイポーラトランジスタは前
記Ｎ型基板上に形成するものである。
め、請求項１記載の発明は、ＰｉＮ型フォトダイオード
と縦型ＮＰＮバイポーラトランジスタと横型ＰＮＰバイ
ポーラトランジスタと縦型ＰＮＰバイポーラトランジス
タを同一半導体基板上に構成する半導体装置において、
前記半導体基板としてＮ型基板を用い、縦型ＮＰＮバイ
ポーラトランジスタと横型ＰＮＰバイポーラトランジス
タは、前記Ｎ型基板上に１Ｅ16cm-3〜１Ｅ18cm-3の濃度
に形成されたＰ型埋込み層領域に形成し、ＰｉＮ型フォ
トダイオードと縦型ＰＮＰバイポーラトランジスタは前
記Ｎ型基板上に形成するものである。
【０００８】このように、ＰｉＮ型フォトダイオードは
Ｎ型基板に形成されるため、Ｎ型基板との間にＰＮ接合
が形成されず、寄生容量をなくすことができる。また縦
型ＮＰＮバイポーラトランジスタと横型ＰＮＰバイポー
ラトランジスタは、Ｐ型埋込み層領域に形成されるた
め、縦型ＮＰＮバイポーラトランジスタと横型ＰＮＰバ
イポーラトランジスタを、Ｎ型基板と電気的に分離する
ことができる。
Ｎ型基板に形成されるため、Ｎ型基板との間にＰＮ接合
が形成されず、寄生容量をなくすことができる。また縦
型ＮＰＮバイポーラトランジスタと横型ＰＮＰバイポー
ラトランジスタは、Ｐ型埋込み層領域に形成されるた
め、縦型ＮＰＮバイポーラトランジスタと横型ＰＮＰバ
イポーラトランジスタを、Ｎ型基板と電気的に分離する
ことができる。
【０００９】請求項２記載の発明は、ＰｉＮ型フォトダ
イオードと縦型ＮＰＮバイポーラトランジスタと横型Ｐ
ＮＰバイポーラトランジスタと縦型ＰＮＰバイポーラト
ランジスタとＮＭＯＳトランジスタとＰＭＯＳトランジ
スタを同一半導体基板上に構成する半導体装置におい
て、前記半導体基板としてＮ型基板を用い、縦型ＮＰＮ
バイポーラトランジスタと横型ＰＮＰバイポーラトラン
ジスタとＰＭＯＳトランジスタは、前記Ｎ型基板上に１
Ｅ16cm-3〜１Ｅ18cm-3の濃度に形成されたＰ型埋込み層
領域に形成し、ＰｉＮ型フォトダイオードと縦型ＰＮＰ
バイポーラトランジスタとＮＭＯＳトランジスタは前記
Ｎ型基板上に形成するものである。
イオードと縦型ＮＰＮバイポーラトランジスタと横型Ｐ
ＮＰバイポーラトランジスタと縦型ＰＮＰバイポーラト
ランジスタとＮＭＯＳトランジスタとＰＭＯＳトランジ
スタを同一半導体基板上に構成する半導体装置におい
て、前記半導体基板としてＮ型基板を用い、縦型ＮＰＮ
バイポーラトランジスタと横型ＰＮＰバイポーラトラン
ジスタとＰＭＯＳトランジスタは、前記Ｎ型基板上に１
Ｅ16cm-3〜１Ｅ18cm-3の濃度に形成されたＰ型埋込み層
領域に形成し、ＰｉＮ型フォトダイオードと縦型ＰＮＰ
バイポーラトランジスタとＮＭＯＳトランジスタは前記
Ｎ型基板上に形成するものである。
【００１０】このように、ＰｉＮ型フォトダイオードは
Ｎ型基板に形成されるため、Ｎ型基板との間にＰＮ接合
が形成されず、寄生容量をなくすことができる。また縦
型ＮＰＮバイポーラトランジスタと横型ＰＮＰバイポー
ラトランジスタとＰＭＯＳトランジスタは、Ｐ型埋込み
層領域に形成されるため、縦型ＮＰＮバイポーラトラン
ジスタと横型ＰＮＰバイポーラトランジスタとＰＭＯＳ
トランジスタを、Ｎ型基板と電気的に分離することがで
きる。
Ｎ型基板に形成されるため、Ｎ型基板との間にＰＮ接合
が形成されず、寄生容量をなくすことができる。また縦
型ＮＰＮバイポーラトランジスタと横型ＰＮＰバイポー
ラトランジスタとＰＭＯＳトランジスタは、Ｐ型埋込み
層領域に形成されるため、縦型ＮＰＮバイポーラトラン
ジスタと横型ＰＮＰバイポーラトランジスタとＰＭＯＳ
トランジスタを、Ｎ型基板と電気的に分離することがで
きる。
【００１１】
【発明の実施の形態】次に実施の形態について説明す
る。まず第１の実施の形態を図１〜図４に示す製造工程
図に基づいて説明する。この実施の形態は、ＰｉＮ型フ
ォトダイオードと縦型ＮＰＮバイポーラトランジスタと
横型ＰＮＰバイポーラトランジスタと縦型ＰＮＰバイポ
ーラトランジスタを同一基板上に構成するもので、請求
項１記載の発明に対応するものである。まず、図１に示
すように、Ｎ型基板１の縦型ＮＰＮバイポーラトランジ
スタ領域、横型ＰＮＰバイポーラトランジスタ領域、素
子分離領域に、ボロンを加速電圧100 〜180 Ｋev，ドー
ズ量１Ｅ13〜５Ｅ14cm-2でイオン注入し、1050〜1150
℃，50〜100 時間の拡散を行うことにより、濃度が１Ｅ
16cm-3〜１Ｅ18cm-3のＰ- 型埋込み層２を形成する。こ
のＰ- 型埋込み層２は、素子分離用のＰ型埋込み層も兼
ねることができる。その後、ＰｉＮ型フォトダイオード
領域と、Ｐ- 型埋込み層２を形成した領域の縦型ＮＰＮ
バイポーラトランジスタ領域、横型ＰＮＰバイポーラト
ランジスタ領域にアンチモンを拡散させ、Ｎ+ 型埋込み
層３を形成する。なお、図において、縦型ＰＮＰバイポ
ーラトランジスタ領域はＶＰＮＰと略記することとす
る。
る。まず第１の実施の形態を図１〜図４に示す製造工程
図に基づいて説明する。この実施の形態は、ＰｉＮ型フ
ォトダイオードと縦型ＮＰＮバイポーラトランジスタと
横型ＰＮＰバイポーラトランジスタと縦型ＰＮＰバイポ
ーラトランジスタを同一基板上に構成するもので、請求
項１記載の発明に対応するものである。まず、図１に示
すように、Ｎ型基板１の縦型ＮＰＮバイポーラトランジ
スタ領域、横型ＰＮＰバイポーラトランジスタ領域、素
子分離領域に、ボロンを加速電圧100 〜180 Ｋev，ドー
ズ量１Ｅ13〜５Ｅ14cm-2でイオン注入し、1050〜1150
℃，50〜100 時間の拡散を行うことにより、濃度が１Ｅ
16cm-3〜１Ｅ18cm-3のＰ- 型埋込み層２を形成する。こ
のＰ- 型埋込み層２は、素子分離用のＰ型埋込み層も兼
ねることができる。その後、ＰｉＮ型フォトダイオード
領域と、Ｐ- 型埋込み層２を形成した領域の縦型ＮＰＮ
バイポーラトランジスタ領域、横型ＰＮＰバイポーラト
ランジスタ領域にアンチモンを拡散させ、Ｎ+ 型埋込み
層３を形成する。なお、図において、縦型ＰＮＰバイポ
ーラトランジスタ領域はＶＰＮＰと略記することとす
る。
【００１２】ここで、ＰｉＮ型フォトダイオード領域の
Ｎ+ 型埋込み層３はＮ型基板１に形成されるため、Ｎ+
型埋込み層３とＮ型基板１の間にＰＮ接合が形成され
ず、寄生容量をなくすことができる。また、縦型ＮＰＮ
バイポーラトランジスタ領域、横型ＰＮＰバイポーラト
ランジスタ領域のＮ+ 型埋込み層３は、Ｐ- 型埋込み層
２内に形成されるため、縦型ＮＰＮバイポーラトランジ
スタと横型ＰＮＰバイポーラトランジスタを、Ｎ型基板
１と電気的に分離することができる。
Ｎ+ 型埋込み層３はＮ型基板１に形成されるため、Ｎ+
型埋込み層３とＮ型基板１の間にＰＮ接合が形成され
ず、寄生容量をなくすことができる。また、縦型ＮＰＮ
バイポーラトランジスタ領域、横型ＰＮＰバイポーラト
ランジスタ領域のＮ+ 型埋込み層３は、Ｐ- 型埋込み層
２内に形成されるため、縦型ＮＰＮバイポーラトランジ
スタと横型ＰＮＰバイポーラトランジスタを、Ｎ型基板
１と電気的に分離することができる。
【００１３】次に、ＰｉＮ型フォトダイオードのカソー
ド引き上げ領域、縦型ＮＰＮバイポーラトランジスタ領
域、横型ＰＮＰバイポーラトランジスタ領域にＮ- 型埋
込み層４を形成するために、リンを加速電圧50〜150 Ｋ
ev，ドーズ量１Ｅ13〜１Ｅ15cm-2でイオン注入し、縦型
ＰＮＰバイポーラトランジスタ領域にＰ+ 型埋込み層５
を形成するために、ボロンを加速電圧30〜80Ｋev，ドー
ズ量１Ｅ13〜５Ｅ14cm-2でイオン注入した後、950 〜10
50℃，30〜90分の拡散を行う。ここで、Ｐ+ 型埋込み層
５はＮ型基板１に形成されるため、ＰＮ接合により縦型
ＰＮＰバイポーラトランジスタをＮ型基板１と電気的に
分離することができる。また、Ｎ- 型埋込み層４は後に
行う熱拡散を短くするために形成される。
ド引き上げ領域、縦型ＮＰＮバイポーラトランジスタ領
域、横型ＰＮＰバイポーラトランジスタ領域にＮ- 型埋
込み層４を形成するために、リンを加速電圧50〜150 Ｋ
ev，ドーズ量１Ｅ13〜１Ｅ15cm-2でイオン注入し、縦型
ＰＮＰバイポーラトランジスタ領域にＰ+ 型埋込み層５
を形成するために、ボロンを加速電圧30〜80Ｋev，ドー
ズ量１Ｅ13〜５Ｅ14cm-2でイオン注入した後、950 〜10
50℃，30〜90分の拡散を行う。ここで、Ｐ+ 型埋込み層
５はＮ型基板１に形成されるため、ＰＮ接合により縦型
ＰＮＰバイポーラトランジスタをＮ型基板１と電気的に
分離することができる。また、Ｎ- 型埋込み層４は後に
行う熱拡散を短くするために形成される。
【００１４】次に、図２に示すように、Ｎ- エピタキシ
ャル層６を、濃度１Ｅ12〜１Ｅ14cm-2，膜厚８〜12μｍ
に形成する。このＮ- エピタキシャル層６は低濃度に形
成され、最終的にはＰｉＮ型フォトダイオードのｉ層と
なる。次に、素子分離領域にＰ型素子分離拡散層７を、
縦型ＮＰＮバイポーラトランジスタ領域と横型ＰＮＰバ
イポーラトランジスタ領域にＮ型拡散層８を、縦型ＰＮ
Ｐバイポーラトランジスタ領域にＰ型拡散層９を、Ｐｉ
Ｎ型フォトダイオードのカソード引き出し領域にＮ型カ
ソード引き出し層10を、縦型ＮＰＮバイポーラトランジ
スタのコレクタ引き出し領域にＮ型コレクタ引き出し層
11を、横型ＰＮＰバイポーラトランジスタのベース引き
出し領域にＮ型ベース引き出し層12を、縦型ＰＮＰバイ
ポーラトランジスタのコレクタ引き出し領域にＰ型コレ
クタ引き出し層13を、それぞれ形成するためのイオン注
入を行う。
ャル層６を、濃度１Ｅ12〜１Ｅ14cm-2，膜厚８〜12μｍ
に形成する。このＮ- エピタキシャル層６は低濃度に形
成され、最終的にはＰｉＮ型フォトダイオードのｉ層と
なる。次に、素子分離領域にＰ型素子分離拡散層７を、
縦型ＮＰＮバイポーラトランジスタ領域と横型ＰＮＰバ
イポーラトランジスタ領域にＮ型拡散層８を、縦型ＰＮ
Ｐバイポーラトランジスタ領域にＰ型拡散層９を、Ｐｉ
Ｎ型フォトダイオードのカソード引き出し領域にＮ型カ
ソード引き出し層10を、縦型ＮＰＮバイポーラトランジ
スタのコレクタ引き出し領域にＮ型コレクタ引き出し層
11を、横型ＰＮＰバイポーラトランジスタのベース引き
出し領域にＮ型ベース引き出し層12を、縦型ＰＮＰバイ
ポーラトランジスタのコレクタ引き出し領域にＰ型コレ
クタ引き出し層13を、それぞれ形成するためのイオン注
入を行う。
【００１５】ここで、Ｎ型拡散層８を形成するためのイ
オン注入は、リンを加速電圧100 〜180 Ｋev，ドーズ量
１Ｅ11〜１Ｅ13cm-2で行い、最終的には濃度が１Ｅ16cm
-3以下になるように形成する。また、Ｐ型拡散層９のイ
オン注入は、ボロンを加速電圧100 〜180 Ｋev，ドーズ
量１Ｅ11〜１Ｅ13cm-2で行い、最終的には濃度が１Ｅ16
cm-3以下になるように形成する。また、Ｎ型カソード引
き出し層10とＮ型コレクタ引き出し層11とＮ型ベース引
き出し層12は、同時にイオン注入を行ってもよい。
オン注入は、リンを加速電圧100 〜180 Ｋev，ドーズ量
１Ｅ11〜１Ｅ13cm-2で行い、最終的には濃度が１Ｅ16cm
-3以下になるように形成する。また、Ｐ型拡散層９のイ
オン注入は、ボロンを加速電圧100 〜180 Ｋev，ドーズ
量１Ｅ11〜１Ｅ13cm-2で行い、最終的には濃度が１Ｅ16
cm-3以下になるように形成する。また、Ｎ型カソード引
き出し層10とＮ型コレクタ引き出し層11とＮ型ベース引
き出し層12は、同時にイオン注入を行ってもよい。
【００１６】その後、図３に示すように、熱拡散を行う
ことにより、Ｎ+ 型埋込み層３，Ｎ- 型埋込み層４，Ｐ
+ 型埋込み層５，Ｐ型素子分離拡散層７，Ｎ型拡散層
８，Ｐ型拡散層９，Ｎ型カソード引き出し層10，Ｎ型コ
レクタ引き出し層11，Ｎ型ベース引き出し層12，Ｐ型コ
レクタ引き出し層13が形成される。ここで、Ｎ- 型埋込
み層４とＮ型拡散層８，Ｎ- 型埋込み層４とＮ型カソー
ド引き出し層10，Ｐ- 型埋込み層２とＰ型素子分離拡散
層７，Ｐ+ 型埋込み層５とＰ型拡散層９が、それぞれ接
続されるように形成されるが、Ｎ- 型埋込み層４はリン
で形成されているため、アンチモンに比べ拡散係数が大
きく、熱拡散の時間を短くできる。例えば、従来1000〜
1150℃，2000〜3000分の熱拡散が必要であったものが、
1000〜1150℃，600 〜1200分の熱拡散で十分である。こ
のため、ＰｉＮ型フォトダイオード領域のＮ+ 型埋込み
層３のＮ- エピタキシャル層６側への拡散が小さくな
り、ＰｉＮ型フォトダイオードのｉ層（Ｎ- エピタキシ
ャル層６）の領域を大きく形成することができる。ま
た、Ｎ型拡散層８，Ｐ型拡散層９は、濃度が１Ｅ16cm-3
以下に形成される。
ことにより、Ｎ+ 型埋込み層３，Ｎ- 型埋込み層４，Ｐ
+ 型埋込み層５，Ｐ型素子分離拡散層７，Ｎ型拡散層
８，Ｐ型拡散層９，Ｎ型カソード引き出し層10，Ｎ型コ
レクタ引き出し層11，Ｎ型ベース引き出し層12，Ｐ型コ
レクタ引き出し層13が形成される。ここで、Ｎ- 型埋込
み層４とＮ型拡散層８，Ｎ- 型埋込み層４とＮ型カソー
ド引き出し層10，Ｐ- 型埋込み層２とＰ型素子分離拡散
層７，Ｐ+ 型埋込み層５とＰ型拡散層９が、それぞれ接
続されるように形成されるが、Ｎ- 型埋込み層４はリン
で形成されているため、アンチモンに比べ拡散係数が大
きく、熱拡散の時間を短くできる。例えば、従来1000〜
1150℃，2000〜3000分の熱拡散が必要であったものが、
1000〜1150℃，600 〜1200分の熱拡散で十分である。こ
のため、ＰｉＮ型フォトダイオード領域のＮ+ 型埋込み
層３のＮ- エピタキシャル層６側への拡散が小さくな
り、ＰｉＮ型フォトダイオードのｉ層（Ｎ- エピタキシ
ャル層６）の領域を大きく形成することができる。ま
た、Ｎ型拡散層８，Ｐ型拡散層９は、濃度が１Ｅ16cm-3
以下に形成される。
【００１７】次に，図４に示すように、フィールド酸化
膜14を形成した後、ＰｉＮ型フォトダイオード領域にＰ
+ 型アノード層17を形成し、縦型ＮＰＮバイポーラトラ
ンジスタ領域にＰ型ベース層15とＮ+ 型エミッタ層18を
形成し、縦型ＰＮＰバイポーラトランジスタ領域にＮ型
ベース層16を形成し、横型ＰＮＰバイポーラトランジス
タ領域と縦型ＰＮＰバイポーラトランジスタ領域にＰ+
型エミッタ層19を形成し、横型ＰＮＰバイポーラトラン
ジスタ領域にＰ+ 型コレクタ層20を形成する。また、Ｐ
+ 型アノード層17とＰ+ 型エミッタ層19とＰ+ 型コレク
タ層20及び縦型ＮＰＮバイポーラトランジスタの外部ベ
ース領域（図示せず）のＰ+ 層は同時に形成しても良
く、Ｎ+ 型エミッタ層18と縦型ＰＮＰバイポーラトラン
ジスタの外部ベース領域（図示せず）のＮ+ 層を同時に
形成してもよい。これにより、ＰｉＮ型フォトダイオー
ドと縦型ＮＰＮバイポーラトランジスタと横型ＰＮＰバ
イポーラトランジスタと縦型ＰＮＰバイポーラトランジ
スタを、Ｎ型基板上に形成した半導体装置が完成する。
膜14を形成した後、ＰｉＮ型フォトダイオード領域にＰ
+ 型アノード層17を形成し、縦型ＮＰＮバイポーラトラ
ンジスタ領域にＰ型ベース層15とＮ+ 型エミッタ層18を
形成し、縦型ＰＮＰバイポーラトランジスタ領域にＮ型
ベース層16を形成し、横型ＰＮＰバイポーラトランジス
タ領域と縦型ＰＮＰバイポーラトランジスタ領域にＰ+
型エミッタ層19を形成し、横型ＰＮＰバイポーラトラン
ジスタ領域にＰ+ 型コレクタ層20を形成する。また、Ｐ
+ 型アノード層17とＰ+ 型エミッタ層19とＰ+ 型コレク
タ層20及び縦型ＮＰＮバイポーラトランジスタの外部ベ
ース領域（図示せず）のＰ+ 層は同時に形成しても良
く、Ｎ+ 型エミッタ層18と縦型ＰＮＰバイポーラトラン
ジスタの外部ベース領域（図示せず）のＮ+ 層を同時に
形成してもよい。これにより、ＰｉＮ型フォトダイオー
ドと縦型ＮＰＮバイポーラトランジスタと横型ＰＮＰバ
イポーラトランジスタと縦型ＰＮＰバイポーラトランジ
スタを、Ｎ型基板上に形成した半導体装置が完成する。
【００１８】次に、第２の実施の形態を図５〜図８の製
造工程図に基づいて説明する。この実施の形態は、Ｐｉ
Ｎ型フォトダイオードと縦型ＮＰＮバイポーラトランジ
スタと横型ＰＮＰバイポーラトランジスタと縦型ＰＮＰ
バイポーラトランジスタとＰＭＯＳトランジスタとＮＭ
ＯＳトランジスタを同一基板上に構成するもので、請求
項２記載の発明に対応するものである。まず、図５に示
すように、Ｎ型基板21の縦型ＮＰＮバイポーラトランジ
スタ領域、横型ＰＮＰバイポーラトランジスタ領域、Ｐ
ＭＯＳトランジスタ領域、素子分離領域に、ボロンを加
速電圧100 〜180 Ｋev，ドーズ量１Ｅ13〜５Ｅ14cm-2で
イオン注入し、1050〜1150℃，50〜100時間の拡散を行
うことにより、濃度が１Ｅ16cm-3〜１Ｅ18cm-3のＰ- 型
埋込み層22を形成する。このＰ- 型埋込み層22は、素子
分離用のＰ型埋込み層も兼ねることができる。その後、
ＰｉＮ型フォトダイオード領域と、Ｐ- 型埋込み層22を
形成した領域の縦型ＮＰＮバイポーラトランジスタ領
域、横型ＰＮＰバイポーラトランジスタ領域、ＰＭＯＳ
トランジスタ領域にアンチモンを拡散させ、Ｎ+ 型埋込
み層23を形成する。
造工程図に基づいて説明する。この実施の形態は、Ｐｉ
Ｎ型フォトダイオードと縦型ＮＰＮバイポーラトランジ
スタと横型ＰＮＰバイポーラトランジスタと縦型ＰＮＰ
バイポーラトランジスタとＰＭＯＳトランジスタとＮＭ
ＯＳトランジスタを同一基板上に構成するもので、請求
項２記載の発明に対応するものである。まず、図５に示
すように、Ｎ型基板21の縦型ＮＰＮバイポーラトランジ
スタ領域、横型ＰＮＰバイポーラトランジスタ領域、Ｐ
ＭＯＳトランジスタ領域、素子分離領域に、ボロンを加
速電圧100 〜180 Ｋev，ドーズ量１Ｅ13〜５Ｅ14cm-2で
イオン注入し、1050〜1150℃，50〜100時間の拡散を行
うことにより、濃度が１Ｅ16cm-3〜１Ｅ18cm-3のＰ- 型
埋込み層22を形成する。このＰ- 型埋込み層22は、素子
分離用のＰ型埋込み層も兼ねることができる。その後、
ＰｉＮ型フォトダイオード領域と、Ｐ- 型埋込み層22を
形成した領域の縦型ＮＰＮバイポーラトランジスタ領
域、横型ＰＮＰバイポーラトランジスタ領域、ＰＭＯＳ
トランジスタ領域にアンチモンを拡散させ、Ｎ+ 型埋込
み層23を形成する。
【００１９】ここで、ＰｉＮ型フォトダイオードのＮ+
型埋込み層23はＮ型基板21に形成されるため、Ｎ+ 型埋
込み層23とＮ型基板21の間にＰＮ接合が形成されず、寄
生容量をなくすことができる。また、縦型ＮＰＮバイポ
ーラトランジスタ領域、横型ＰＮＰバイポーラトランジ
スタ領域、ＰＭＯＳトランジスタ領域のＮ+ 型埋込み層
23はＰ- 型埋込み層22内に形成されるため、縦型ＮＰＮ
バイポーラトランジスタと横型ＰＮＰバイポーラトラン
ジスタとＰＭＯＳトランジスタを、Ｎ型基板21と電気的
に分離することができる。
型埋込み層23はＮ型基板21に形成されるため、Ｎ+ 型埋
込み層23とＮ型基板21の間にＰＮ接合が形成されず、寄
生容量をなくすことができる。また、縦型ＮＰＮバイポ
ーラトランジスタ領域、横型ＰＮＰバイポーラトランジ
スタ領域、ＰＭＯＳトランジスタ領域のＮ+ 型埋込み層
23はＰ- 型埋込み層22内に形成されるため、縦型ＮＰＮ
バイポーラトランジスタと横型ＰＮＰバイポーラトラン
ジスタとＰＭＯＳトランジスタを、Ｎ型基板21と電気的
に分離することができる。
【００２０】次に、ＰｉＮ型フォトダイオードのカソー
ド引き上げ領域、縦型ＮＰＮバイポーラトランジスタ領
域、横型ＰＮＰバイポーラトランジスタ領域、ＰＭＯＳ
トランジスタ領域にＮ- 型埋込み層24を形成するため
に、リンを加速電圧50〜150 Ｋev，ドーズ量１Ｅ13〜１
Ｅ15cm-2でイオン注入し、縦型ＰＮＰバイポーラトラン
ジスタ領域、ＮＭＯＳトランジスタ領域にＰ+ 型埋込み
層25を形成するために、ボロンを加速電圧30〜80Ｋev，
ドーズ量１Ｅ13〜５Ｅ14cm-2でイオン注入した後、950
〜1050℃，30〜90分の拡散を行う。このとき、Ｐ+ 型埋
込み層25はＮ型基板21に形成されるため、ＰＮ接合によ
り縦型ＰＮＰバイポーラトランジスタとＮＭＯＳトラン
ジスタをＮ型基板１と電気的に分離することができる。
また、Ｎ-型埋込み層４は後に行う熱拡散を短くするた
めに形成される。
ド引き上げ領域、縦型ＮＰＮバイポーラトランジスタ領
域、横型ＰＮＰバイポーラトランジスタ領域、ＰＭＯＳ
トランジスタ領域にＮ- 型埋込み層24を形成するため
に、リンを加速電圧50〜150 Ｋev，ドーズ量１Ｅ13〜１
Ｅ15cm-2でイオン注入し、縦型ＰＮＰバイポーラトラン
ジスタ領域、ＮＭＯＳトランジスタ領域にＰ+ 型埋込み
層25を形成するために、ボロンを加速電圧30〜80Ｋev，
ドーズ量１Ｅ13〜５Ｅ14cm-2でイオン注入した後、950
〜1050℃，30〜90分の拡散を行う。このとき、Ｐ+ 型埋
込み層25はＮ型基板21に形成されるため、ＰＮ接合によ
り縦型ＰＮＰバイポーラトランジスタとＮＭＯＳトラン
ジスタをＮ型基板１と電気的に分離することができる。
また、Ｎ-型埋込み層４は後に行う熱拡散を短くするた
めに形成される。
【００２１】次に、図６に示すように、Ｎ- エピタキシ
ャル層26を濃度１Ｅ12〜１Ｅ14cm-2，膜厚８〜12μｍに
形成する。このＮ- エピタキシャル層26は低濃度に形成
され、最終的にはＰｉＮ型フォトダイオードのｉ層とな
る。次に、素子分離領域にＰ型素子分離拡散層27を、縦
型ＮＰＮバイポーラトランジスタ領域と横型ＰＮＰバイ
ポーラトランジスタ領域にＮ型拡散層28を、縦型ＰＮＰ
バイポーラトランジスタ領域にＰ型拡散層29を、ＰｉＮ
型フォトダイオードのカソード引き出し領域にＮ型カソ
ード引き出し層30を、縦型ＮＰＮバイポーラトランジス
タのコレクタ引き出し領域にＮ型コレクタ引き出し層31
を、横型ＰＮＰバイポーラトランジスタのベース引き出
し領域にＮ型ベース引き出し層32を、縦型ＰＮＰバイポ
ーラトランジスタのコレクタ引き出し領域にＰ型コレク
タ引き出し層33を、ＰＭＯＳトランジスタ領域にＮ型ウ
エル拡散層34を、ＮＭＯＳトランジスタ領域にＰ型ウエ
ル拡散層35を、それぞれ形成するためのイオン注入を行
う。ここで、Ｎ型拡散層28を形成するためのイオン注入
は、リンを加速電圧100 〜180 Ｋev，ドーズ量１Ｅ11〜
１Ｅ13cm-2で行い、最終的には濃度が１Ｅ16cm-3以下に
なるように形成する。また、Ｐ型拡散層29のイオン注入
は、ボロンを加速電圧100 〜180 Ｋev，ドーズ量１Ｅ11
〜１Ｅ13cm-2で行い、最終的には濃度が１Ｅ16cm-3以下
になるように形成する。また、Ｎ型カソード引き出し層
30とＮ型コレクタ引き出し層31とＮ型ベース引き出し層
32は、同時にイオン注入を行ってもよい。
ャル層26を濃度１Ｅ12〜１Ｅ14cm-2，膜厚８〜12μｍに
形成する。このＮ- エピタキシャル層26は低濃度に形成
され、最終的にはＰｉＮ型フォトダイオードのｉ層とな
る。次に、素子分離領域にＰ型素子分離拡散層27を、縦
型ＮＰＮバイポーラトランジスタ領域と横型ＰＮＰバイ
ポーラトランジスタ領域にＮ型拡散層28を、縦型ＰＮＰ
バイポーラトランジスタ領域にＰ型拡散層29を、ＰｉＮ
型フォトダイオードのカソード引き出し領域にＮ型カソ
ード引き出し層30を、縦型ＮＰＮバイポーラトランジス
タのコレクタ引き出し領域にＮ型コレクタ引き出し層31
を、横型ＰＮＰバイポーラトランジスタのベース引き出
し領域にＮ型ベース引き出し層32を、縦型ＰＮＰバイポ
ーラトランジスタのコレクタ引き出し領域にＰ型コレク
タ引き出し層33を、ＰＭＯＳトランジスタ領域にＮ型ウ
エル拡散層34を、ＮＭＯＳトランジスタ領域にＰ型ウエ
ル拡散層35を、それぞれ形成するためのイオン注入を行
う。ここで、Ｎ型拡散層28を形成するためのイオン注入
は、リンを加速電圧100 〜180 Ｋev，ドーズ量１Ｅ11〜
１Ｅ13cm-2で行い、最終的には濃度が１Ｅ16cm-3以下に
なるように形成する。また、Ｐ型拡散層29のイオン注入
は、ボロンを加速電圧100 〜180 Ｋev，ドーズ量１Ｅ11
〜１Ｅ13cm-2で行い、最終的には濃度が１Ｅ16cm-3以下
になるように形成する。また、Ｎ型カソード引き出し層
30とＮ型コレクタ引き出し層31とＮ型ベース引き出し層
32は、同時にイオン注入を行ってもよい。
【００２２】その後、図７に示すように、熱拡散を行う
ことによりＮ+ 型埋込み層23，Ｎ-型埋込み層24，Ｐ+
型埋込み層25，Ｐ型素子分離拡散層27，Ｎ型拡散層28，
Ｐ型拡散層29，Ｎ型カソード引き出し層30，Ｎ型コレク
タ引き出し層31，Ｎ型ベース引き出し層32，Ｐ型コレク
タ引き出し層33，Ｎ型ウエル拡散層34，Ｐ型ウエル拡散
層35が形成される。ここで、Ｎ- 型埋込み層24とＮ型拡
散層28，Ｎ- 型埋込み層24とＮ型カソード引き出し層3
0，Ｎ- 型埋込み層24とＮ型ウエル拡散層34，Ｐ- 型埋
込み層22とＰ型素子分離拡散層27，Ｐ+ 型埋込み層25と
Ｐ型拡散層29，Ｐ+ 型埋込み層25とＰ型ウエル拡散層35
がそれぞれ接続されるように形成されるが、Ｎ- 型埋込
み層24はリンで形成されているため、アンチモンに比べ
拡散係数が大きく熱拡散の時間を短くできる。例えば、
従来1000〜1150℃，2000〜3000分の熱拡散が必要であっ
たものが、1000〜1150℃，600 〜1200分の熱拡散で十分
である。このため、ＰｉＮ型フォトダイオード領域のＮ
+ 型埋込み層22のＮ- エピタキシャル層26側への拡散が
小さくなり、ＰｉＮ型フォトダイオードのｉ層（Ｎ-エ
ピタキシャル層26）の領域を大きく形成することができ
る。また、Ｎ型拡散層28，Ｐ型拡散層29は、濃度が１Ｅ
16cm-3以下に形成される。
ことによりＮ+ 型埋込み層23，Ｎ-型埋込み層24，Ｐ+
型埋込み層25，Ｐ型素子分離拡散層27，Ｎ型拡散層28，
Ｐ型拡散層29，Ｎ型カソード引き出し層30，Ｎ型コレク
タ引き出し層31，Ｎ型ベース引き出し層32，Ｐ型コレク
タ引き出し層33，Ｎ型ウエル拡散層34，Ｐ型ウエル拡散
層35が形成される。ここで、Ｎ- 型埋込み層24とＮ型拡
散層28，Ｎ- 型埋込み層24とＮ型カソード引き出し層3
0，Ｎ- 型埋込み層24とＮ型ウエル拡散層34，Ｐ- 型埋
込み層22とＰ型素子分離拡散層27，Ｐ+ 型埋込み層25と
Ｐ型拡散層29，Ｐ+ 型埋込み層25とＰ型ウエル拡散層35
がそれぞれ接続されるように形成されるが、Ｎ- 型埋込
み層24はリンで形成されているため、アンチモンに比べ
拡散係数が大きく熱拡散の時間を短くできる。例えば、
従来1000〜1150℃，2000〜3000分の熱拡散が必要であっ
たものが、1000〜1150℃，600 〜1200分の熱拡散で十分
である。このため、ＰｉＮ型フォトダイオード領域のＮ
+ 型埋込み層22のＮ- エピタキシャル層26側への拡散が
小さくなり、ＰｉＮ型フォトダイオードのｉ層（Ｎ-エ
ピタキシャル層26）の領域を大きく形成することができ
る。また、Ｎ型拡散層28，Ｐ型拡散層29は、濃度が１Ｅ
16cm-3以下に形成される。
【００２３】次に，図８に示すように、フィールド酸化
膜36を形成した後、ＰＭＯＳトランジスタ領域とＮＭＯ
Ｓトランジスタ領域にゲート酸化膜37を、ポリシリコン
等によりゲート電極38を形成する。次に、ＰｉＮ型フォ
トダイオード領域にＰ+ 型アノード層41を形成し、縦型
ＮＰＮバイポーラトランジスタ領域にＰ型ベース層39と
Ｎ+ 型エミッタ層42を形成し、縦型ＰＮＰバイポーラト
ランジスタ領域にＮ型ベース層40を形成し、横型ＰＮＰ
バイポーラトランジスタ領域と縦型ＰＮＰバイポーラト
ランジスタ領域にＰ+ 型エミッタ層43を形成し、横型Ｐ
ＮＰバイポーラトランジスタ領域にＰ+ 型コレクタ層44
を形成し、ＰＭＯＳトランジスタ領域にＰ+ 型ソース・
ドレイン層45を形成し、ＮＭＯＳトランジスタ領域にＮ
+ 型ソース・ドレイン層46を形成する。また、Ｐ+ 型ア
ノード層41とＰ+ 型エミッタ層43とＰ+ 型コレクタ層44
とＰ+ 型ソース・ドレイン層45及び縦型ＮＰＮバイポー
ラトランジスタの外部ベース領域（図示せず）のＰ+ 層
は、同時に形成しても良く、Ｎ+ 型エミッタ層42とＮ+
型ソース・ドレイン層46及び縦型ＰＮＰバイポーラトラ
ンジスタの外部ベース領域（図示せず）のＮ+ 層を同時
に形成してもよい。これにより、ＰｉＮ型フォトダイオ
ードと縦型ＮＰＮバイポーラトランジスタと横型ＰＮＰ
バイポーラトランジスタとＰＭＯＳトランジスタとＮＭ
ＯＳトランジスタとを、Ｎ型基板上に形成した半導体装
置が完成する。
膜36を形成した後、ＰＭＯＳトランジスタ領域とＮＭＯ
Ｓトランジスタ領域にゲート酸化膜37を、ポリシリコン
等によりゲート電極38を形成する。次に、ＰｉＮ型フォ
トダイオード領域にＰ+ 型アノード層41を形成し、縦型
ＮＰＮバイポーラトランジスタ領域にＰ型ベース層39と
Ｎ+ 型エミッタ層42を形成し、縦型ＰＮＰバイポーラト
ランジスタ領域にＮ型ベース層40を形成し、横型ＰＮＰ
バイポーラトランジスタ領域と縦型ＰＮＰバイポーラト
ランジスタ領域にＰ+ 型エミッタ層43を形成し、横型Ｐ
ＮＰバイポーラトランジスタ領域にＰ+ 型コレクタ層44
を形成し、ＰＭＯＳトランジスタ領域にＰ+ 型ソース・
ドレイン層45を形成し、ＮＭＯＳトランジスタ領域にＮ
+ 型ソース・ドレイン層46を形成する。また、Ｐ+ 型ア
ノード層41とＰ+ 型エミッタ層43とＰ+ 型コレクタ層44
とＰ+ 型ソース・ドレイン層45及び縦型ＮＰＮバイポー
ラトランジスタの外部ベース領域（図示せず）のＰ+ 層
は、同時に形成しても良く、Ｎ+ 型エミッタ層42とＮ+
型ソース・ドレイン層46及び縦型ＰＮＰバイポーラトラ
ンジスタの外部ベース領域（図示せず）のＮ+ 層を同時
に形成してもよい。これにより、ＰｉＮ型フォトダイオ
ードと縦型ＮＰＮバイポーラトランジスタと横型ＰＮＰ
バイポーラトランジスタとＰＭＯＳトランジスタとＮＭ
ＯＳトランジスタとを、Ｎ型基板上に形成した半導体装
置が完成する。
【００２４】
【発明の効果】以上実施の形態に基づいて説明したよう
に、請求項１記載の発明によれば、Ｎ型の半導体基板を
使用し、ＰｉＮ型フォトダイオードと縦型ＰＮＰバイポ
ーラトランジスタをＮ型基板上に形成することにより、
ＰｉＮ型フォトダイオードのカソードを形成するＮ+ 型
埋込み層とＮ型基板との間の寄生容量をなくすことで、
面積依存性がなく周波数特性の高いＰｉＮ型フォトダイ
オードを得ることができ、縦型ＰＮＰのコレクタ埋込み
層を形成するＰ+ 型埋込み層とＮ型基板の間にＰＮ接合
が形成されることで、縦型ＰＮＰバイポーラトランジス
タをＮ型基板と電気的に分離することができる。また、
縦型ＮＰＮバイポーラトランジスタと横型ＰＮＰバイポ
ーラトランジスタは、Ｎ型基板上に１Ｅ16cm-3〜１Ｅ18
cm-3の濃度で形成されたＰ型埋込み層領域に形成するこ
とにより、縦型ＮＰＮバイポーラトランジスタのコレク
タ埋込み層を形成するＮ+ 型埋込み層とＮ型基板の間に
Ｐ型埋込み層が形成され、同様に、横型ＰＮＰバイポー
ラトランジスタのベース埋込み層を形成するＮ+ 埋込み
層とＮ型基板の間にＰ型埋込み層が形成されることによ
り、縦型ＮＰＮバイポーラトランジスタと横型ＰＮＰバ
イポーラトランジスタをＮ型基板と電気的に分離するこ
とができる。このように、面積依存性がなく周波数特性
の高いＰｉＮ型フォトダイオードと、基板と電気的に分
離することにより回路設計が容易にできるようにした縦
型ＮＰＮバイポーラトランジスタと横型ＰＮＰバイポー
ラトランジスタと縦型ＰＮＰバイポーラトランジスタ
を、同一基板上に構成することができる。
に、請求項１記載の発明によれば、Ｎ型の半導体基板を
使用し、ＰｉＮ型フォトダイオードと縦型ＰＮＰバイポ
ーラトランジスタをＮ型基板上に形成することにより、
ＰｉＮ型フォトダイオードのカソードを形成するＮ+ 型
埋込み層とＮ型基板との間の寄生容量をなくすことで、
面積依存性がなく周波数特性の高いＰｉＮ型フォトダイ
オードを得ることができ、縦型ＰＮＰのコレクタ埋込み
層を形成するＰ+ 型埋込み層とＮ型基板の間にＰＮ接合
が形成されることで、縦型ＰＮＰバイポーラトランジス
タをＮ型基板と電気的に分離することができる。また、
縦型ＮＰＮバイポーラトランジスタと横型ＰＮＰバイポ
ーラトランジスタは、Ｎ型基板上に１Ｅ16cm-3〜１Ｅ18
cm-3の濃度で形成されたＰ型埋込み層領域に形成するこ
とにより、縦型ＮＰＮバイポーラトランジスタのコレク
タ埋込み層を形成するＮ+ 型埋込み層とＮ型基板の間に
Ｐ型埋込み層が形成され、同様に、横型ＰＮＰバイポー
ラトランジスタのベース埋込み層を形成するＮ+ 埋込み
層とＮ型基板の間にＰ型埋込み層が形成されることによ
り、縦型ＮＰＮバイポーラトランジスタと横型ＰＮＰバ
イポーラトランジスタをＮ型基板と電気的に分離するこ
とができる。このように、面積依存性がなく周波数特性
の高いＰｉＮ型フォトダイオードと、基板と電気的に分
離することにより回路設計が容易にできるようにした縦
型ＮＰＮバイポーラトランジスタと横型ＰＮＰバイポー
ラトランジスタと縦型ＰＮＰバイポーラトランジスタ
を、同一基板上に構成することができる。
【００２５】請求項２記載の発明によれば、Ｎ型の半導
体基板を使用し、ＰｉＮ型フォトダイオードと縦型ＰＮ
ＰバイポーラトランジスタとＮＭＯＳトランジスタをＮ
型基板上に形成することにより、ＰｉＮ型フォトダイオ
ードのカソードを形成するＮ+ 型埋込み層とＮ型基板と
の間の寄生容量をなくすことで、面積依存性がなく周波
数特性の高いＰｉＮ型フォトダイオードを得ることがで
き、縦型ＰＮＰバイポーラトランジスタのコレクタ埋込
み層を形成するＰ+ 型埋込み層とＮ型基板の間にＰＮ接
合が形成され、同様に、ＮＭＯＳトランジスタのウエル
を形成するＰ+型埋込み層とＮ型基板の間にＰＮ接合が
形成されることにより、縦型ＮＰＮバイポーラトランジ
スタ，ＮＭＯＳトランジスタ共にＮ型基板と電気的に分
離することができる。また、縦型ＮＰＮバイポーラトラ
ンジスタと横型ＰＮＰバイポーラトランジスタとＰＭＯ
Ｓトランジスタは、Ｎ型基板上に１Ｅ16cm-3〜１Ｅ18cm
-3の濃度で形成されたＰ型埋込み層領域に形成すること
により、縦型ＮＰＮバイポーラトランジスタのコレクタ
埋込み層を形成するＮ+ 型埋込み層とＮ型基板の間にＰ
型埋込み層が形成され、同様に、横型ＰＮＰバイポーラ
トランジスタのベース埋込み層を形成するＮ+ 型埋込み
層とＮ型基板の間にＰ型埋込み層が形成されると共に、
ＰＭＯＳトランジスタのウエルを形成するＮ+ 型埋込み
層とＮ型基板の間にＰ型埋込み層が形成されることによ
り、縦型ＮＰＮバイポーラトランジスタと横型ＰＮＰバ
イポーラトランジスタ及びＰＭＯＳトランジスタを、Ｎ
型基板と電気的に分離することができる。このように、
面積依存性がなく周波数特性の高いＰｉＮ型フォトダイ
オードと、基板と電気的に分離することにより回路設計
が容易にできるようにした縦型ＮＰＮバイポーラトラン
ジスタと横型ＰＮＰバイポーラトランジスタと縦型ＰＮ
ＰバイポーラトランジスタとＮＭＯＳトランジスタとＰ
ＭＯＳトランジスタを、同一基板上に構成することがで
きる。
体基板を使用し、ＰｉＮ型フォトダイオードと縦型ＰＮ
ＰバイポーラトランジスタとＮＭＯＳトランジスタをＮ
型基板上に形成することにより、ＰｉＮ型フォトダイオ
ードのカソードを形成するＮ+ 型埋込み層とＮ型基板と
の間の寄生容量をなくすことで、面積依存性がなく周波
数特性の高いＰｉＮ型フォトダイオードを得ることがで
き、縦型ＰＮＰバイポーラトランジスタのコレクタ埋込
み層を形成するＰ+ 型埋込み層とＮ型基板の間にＰＮ接
合が形成され、同様に、ＮＭＯＳトランジスタのウエル
を形成するＰ+型埋込み層とＮ型基板の間にＰＮ接合が
形成されることにより、縦型ＮＰＮバイポーラトランジ
スタ，ＮＭＯＳトランジスタ共にＮ型基板と電気的に分
離することができる。また、縦型ＮＰＮバイポーラトラ
ンジスタと横型ＰＮＰバイポーラトランジスタとＰＭＯ
Ｓトランジスタは、Ｎ型基板上に１Ｅ16cm-3〜１Ｅ18cm
-3の濃度で形成されたＰ型埋込み層領域に形成すること
により、縦型ＮＰＮバイポーラトランジスタのコレクタ
埋込み層を形成するＮ+ 型埋込み層とＮ型基板の間にＰ
型埋込み層が形成され、同様に、横型ＰＮＰバイポーラ
トランジスタのベース埋込み層を形成するＮ+ 型埋込み
層とＮ型基板の間にＰ型埋込み層が形成されると共に、
ＰＭＯＳトランジスタのウエルを形成するＮ+ 型埋込み
層とＮ型基板の間にＰ型埋込み層が形成されることによ
り、縦型ＮＰＮバイポーラトランジスタと横型ＰＮＰバ
イポーラトランジスタ及びＰＭＯＳトランジスタを、Ｎ
型基板と電気的に分離することができる。このように、
面積依存性がなく周波数特性の高いＰｉＮ型フォトダイ
オードと、基板と電気的に分離することにより回路設計
が容易にできるようにした縦型ＮＰＮバイポーラトラン
ジスタと横型ＰＮＰバイポーラトランジスタと縦型ＰＮ
ＰバイポーラトランジスタとＮＭＯＳトランジスタとＰ
ＭＯＳトランジスタを、同一基板上に構成することがで
きる。
【図１】本発明に係る半導体装置の第１の実施の形態を
説明するための製造工程を示す図である。
説明するための製造工程を示す図である。
【図２】図１に示した製造工程に続く製造工程を示す図
である。
である。
【図３】図２に示した製造工程に続く製造工程を示す図
である。
である。
【図４】図３に示した製造工程に続く製造工程を示す図
である。
である。
【図５】本発明の第２の実施の形態を説明するための製
造工程を示す図である。
造工程を示す図である。
【図６】図５に示した製造工程に続く製造工程を示す図
である。
である。
【図７】図６に示した製造工程に続く製造工程を示す図
である。
である。
【図８】図７に示した製造工程に続く製造工程を示す図
である。
である。
【図９】従来の半導体装置の構成例を示す断面図であ
る。
る。
【図10】従来の半導体装置の他の構成例を示す断面図で
ある。
ある。
１ Ｎ型基板 ２ Ｐ- 型埋込み層 ３ Ｎ+ 型埋込み層 ４ Ｎ- 型埋込み層 ５ Ｐ+ 型埋込み層 ６ Ｎ- エピタキシャル層 ７ Ｐ型素子分離拡散層 ８ Ｎ型拡散層 ９ Ｐ型拡散層 10 Ｎ型カソード引き出し層 11 Ｎ型コレクタ引き出し層 12 Ｎ型ベース引き出し層 13 Ｐ型コレクタ引き出し層 14 フィールド酸化膜 15 Ｐ型ベース層 16 Ｎ型ベース層 17 Ｐ+ 型アノード層 18 Ｎ+ 型エミッタ層 19 Ｐ+ 型エミッタ層 20 Ｐ+ 型コレクタ層 21 Ｎ型基板 22 Ｐ- 型埋込み層 23 Ｎ+ 型埋込み層 24 Ｎ- 型埋込み層 25 Ｐ+ 型埋込み層 26 Ｎ- エピタキシャル層 27 Ｐ型素子分離拡散層 28 Ｎ型拡散層 29 Ｐ型拡散層 30 Ｎ型カソード引き出し層 31 Ｎ型コレクタ引き出し層 32 Ｎ型ベース引き出し層 33 Ｐ型コレクタ引き出し層 34 Ｎ型ウエル拡散層 35 Ｐ型ウエル拡散層 36 フィールド酸化膜 37 ゲート酸化膜 38 ゲート電極 39 Ｐ型ベース層 40 Ｎ型ベース層 41 Ｐ+ 型アノード層 42 Ｎ+ 型エミッタ層 43 Ｐ+ 型エミッタ層 44 Ｐ+ 型コレクタ層 45 Ｐ+ 型ソース・ドレイン層 46 Ｎ+ 型ソース・ドレイン層
Claims (2)
- 【請求項１】 ＰｉＮ型フォトダイオードと縦型ＮＰＮ
バイポーラトランジスタと横型ＰＮＰバイポーラトラン
ジスタと縦型ＰＮＰバイポーラトランジスタを同一半導
体基板上に構成する半導体装置において、前記半導体基
板としてＮ型基板を用い、縦型ＮＰＮバイポーラトラン
ジスタと横型ＰＮＰバイポーラトランジスタは、前記Ｎ
型基板上に１Ｅ16cm-3〜１Ｅ18cm-3の濃度に形成された
Ｐ型埋込み層領域に形成し、ＰｉＮ型フォトダイオード
と縦型ＰＮＰバイポーラトランジスタは前記Ｎ型基板上
に形成したことを特徴とする半導体装置。 - 【請求項２】 ＰｉＮ型フォトダイオードと縦型ＮＰＮ
バイポーラトランジスタと横型ＰＮＰバイポーラトラン
ジスタと縦型ＰＮＰバイポーラトランジスタとＮＭＯＳ
トランジスタとＰＭＯＳトランジスタを同一半導体基板
上に構成する半導体装置において、前記半導体基板とし
てＮ型基板を用い、縦型ＮＰＮバイポーラトランジスタ
と横型ＰＮＰバイポーラトランジスタとＰＭＯＳトラン
ジスタは、前記Ｎ型基板上に１Ｅ16cm-3〜１Ｅ18cm-3の
濃度に形成されたＰ型埋込み層領域に形成し、ＰｉＮ型
フォトダイオードと縦型ＰＮＰバイポーラトランジスタ
とＮＭＯＳトランジスタは前記Ｎ型基板上に形成したこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8021654A JPH09199604A (ja) | 1996-01-16 | 1996-01-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8021654A JPH09199604A (ja) | 1996-01-16 | 1996-01-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09199604A true JPH09199604A (ja) | 1997-07-31 |
Family
ID=12061044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8021654A Withdrawn JPH09199604A (ja) | 1996-01-16 | 1996-01-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09199604A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100369344B1 (ko) * | 1998-06-29 | 2003-03-17 | 주식회사 하이닉스반도체 | 실린더형핀드포토다이오드를갖는이미지센서 |
| CN111968971A (zh) * | 2020-08-28 | 2020-11-20 | 西安微电子技术研究所 | 一种抗辐照的共岛lpnp和spnp版图结构 |
-
1996
- 1996-01-16 JP JP8021654A patent/JPH09199604A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100369344B1 (ko) * | 1998-06-29 | 2003-03-17 | 주식회사 하이닉스반도체 | 실린더형핀드포토다이오드를갖는이미지센서 |
| CN111968971A (zh) * | 2020-08-28 | 2020-11-20 | 西安微电子技术研究所 | 一种抗辐照的共岛lpnp和spnp版图结构 |
| CN111968971B (zh) * | 2020-08-28 | 2023-06-06 | 西安微电子技术研究所 | 一种抗辐照的共岛lpnp和spnp版图结构 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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