JPS6362263A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6362263A JPS6362263A JP20711186A JP20711186A JPS6362263A JP S6362263 A JPS6362263 A JP S6362263A JP 20711186 A JP20711186 A JP 20711186A JP 20711186 A JP20711186 A JP 20711186A JP S6362263 A JPS6362263 A JP S6362263A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 238000000034 method Methods 0.000 claims abstract description 14
- 239000012535 impurity Substances 0.000 claims abstract description 12
- 238000000605 extraction Methods 0.000 claims 2
- 239000000758 substrate Substances 0.000 abstract description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 6
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 5
- 229910052785 arsenic Inorganic materials 0.000 abstract description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- -1 boron ions Chemical class 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に、ＭＯＳＦＥＴとバイ
ポーラトランジスタとを同一基板上に形成する半導体装
置およびその製造方法に関するものである。
ポーラトランジスタとを同一基板上に形成する半導体装
置およびその製造方法に関するものである。
従来の横型ＮＰＮバイポーラトランジスタとＰチャンネ
ル間Ｏ８ｉＩ″ＥＴとを同一基板上に形成した半導体装
置の構造の一例を第４図に示す。
ル間Ｏ８ｉＩ″ＥＴとを同一基板上に形成した半導体装
置の構造の一例を第４図に示す。
Ｐ型基板１の主表面にＰチャンネル間Ｏ８ＦＥＴ１３と
ＮＰＮバイポーラトランジスタ１４とが形成されている
。これらの素子間には素子分離用の選択酸化膜２を有し
ている。ＰチャンネルＭＯ８ＦｋＴ１３はＮウェル３に
形成されておシ、ソース・ドレイン領域７とゲート電極
４とを含み、バイポーラトランジスタ１４．Ｎウェル３
′に形成されてお９、ベース領域５とコレクタ電極導出
部８とエミッタ領域６′とエミッタ電極６とを含んでい
る。
ＮＰＮバイポーラトランジスタ１４とが形成されている
。これらの素子間には素子分離用の選択酸化膜２を有し
ている。ＰチャンネルＭＯ８ＦｋＴ１３はＮウェル３に
形成されておシ、ソース・ドレイン領域７とゲート電極
４とを含み、バイポーラトランジスタ１４．Ｎウェル３
′に形成されてお９、ベース領域５とコレクタ電極導出
部８とエミッタ領域６′とエミッタ電極６とを含んでい
る。
バイポーラトランジスタ１４のベース領域５は通常不純
物濃度１０ ’ 〜１０１’ ／ｃｒｎ”で層抵抗は１
〜３にΩ程度の高抵抗になる。バイポーラトランジスタ
の高速化、高性能化を図るにはこのベース抵抗を出来る
だけ低減する必要がめる。一般にバイポーラトランジス
タの高速化において重要なパラメータとして、■エミッ
タ接地カットオフ周波数ｆ丁＋■ベース抵抗ｒｂｂ’
＃■接合容量（エミッタ、ベース問答ｔＣｒＥｌ ベー
スコレクタ間容’ｊｔｃｃｂ、コレクターサブストレー
ト問答ｔｃｃｓ）の３つを挙げることができる。即ち、
アナログ的に高周波特性を評価する性能指数である最大
発振周波数ｆ ｍａｘに対して次の関係が成立する。
物濃度１０ ’ 〜１０１’ ／ｃｒｎ”で層抵抗は１
〜３にΩ程度の高抵抗になる。バイポーラトランジスタ
の高速化、高性能化を図るにはこのベース抵抗を出来る
だけ低減する必要がめる。一般にバイポーラトランジス
タの高速化において重要なパラメータとして、■エミッ
タ接地カットオフ周波数ｆ丁＋■ベース抵抗ｒｂｂ’
＃■接合容量（エミッタ、ベース問答ｔＣｒＥｌ ベー
スコレクタ間容’ｊｔｃｃｂ、コレクターサブストレー
ト問答ｔｃｃｓ）の３つを挙げることができる。即ち、
アナログ的に高周波特性を評価する性能指数である最大
発振周波数ｆ ｍａｘに対して次の関係が成立する。
ｆｍａｘ ” ＩＴ７刀ｒｂｂ’ Ｃｃｂ） −
−（１１（１）式から明らかなようにベース抵抗ｒｂｂ
’の低減によシ最犬発振周波数を改善することができる
。またデジタル回路での高速性の評価として遅延時間ｔ
ｐｄが一般に使用されているが、ベース抵抗ｒｂｂ’の
低減によシ、この遅延時間１ｐｄも小さくでき、高速化
を図ることができる。しかし、ベース抵抗を低くするた
め、エミッタ領域６′直下のベース領域５の不純物濃度
を必要以上に上げると、エミッタ注入効率の低下、ベー
ス転送効率の低下、ベース幅の増加、エミッタ・ベース
接合容量の増加等多くの不具合を生じる。
−（１１（１）式から明らかなようにベース抵抗ｒｂｂ
’の低減によシ最犬発振周波数を改善することができる
。またデジタル回路での高速性の評価として遅延時間ｔ
ｐｄが一般に使用されているが、ベース抵抗ｒｂｂ’の
低減によシ、この遅延時間１ｐｄも小さくでき、高速化
を図ることができる。しかし、ベース抵抗を低くするた
め、エミッタ領域６′直下のベース領域５の不純物濃度
を必要以上に上げると、エミッタ注入効率の低下、ベー
ス転送効率の低下、ベース幅の増加、エミッタ・ベース
接合容量の増加等多くの不具合を生じる。
本発明は、ＭＯＳ ＦＥＴとバイポーラトランジスタ
とが混在する半導体装置に於いて上記欠点を排・ドレイ
／領域とバイポーラトランジスタのベース領域の一部の
高濃度不純物領域が同一工程で形成され、ＭＯＳ Ｆ
ＥＴのソース・ドレイン領域の深さ、及び不純物濃度と
上記バイポーラトランジスタのベースの高濃度不純物領
域の深さ及び不純物課度が略等しいという特徴を有する
。
とが混在する半導体装置に於いて上記欠点を排・ドレイ
／領域とバイポーラトランジスタのベース領域の一部の
高濃度不純物領域が同一工程で形成され、ＭＯＳ Ｆ
ＥＴのソース・ドレイン領域の深さ、及び不純物濃度と
上記バイポーラトランジスタのベースの高濃度不純物領
域の深さ及び不純物課度が略等しいという特徴を有する
。
次に本発明について図面を参照して説明する。
第１図に本発明の一実施例となる半導体装置の断面構造
を示す。ＰチャンネルＭＯＳＦＥＴｘ３と高不純物濃度
のベース電極導出部７′を有するＮＰＮバイポーラトラ
ンジスタ１４を同一基板上に形成したＢｉ−０ＭＯ８構
造の半導体装置である。ＰチャンネルＭＯＳＦＥＴ１３
のソース、ドレイン領域７とパイボーラトランジ、スタ
１４のベース電極導出部７′との深さ及び不純物濃度を
略等しくしている。他は第４図と同じ構造をしている。
を示す。ＰチャンネルＭＯＳＦＥＴｘ３と高不純物濃度
のベース電極導出部７′を有するＮＰＮバイポーラトラ
ンジスタ１４を同一基板上に形成したＢｉ−０ＭＯ８構
造の半導体装置である。ＰチャンネルＭＯＳＦＥＴ１３
のソース、ドレイン領域７とパイボーラトランジ、スタ
１４のベース電極導出部７′との深さ及び不純物濃度を
略等しくしている。他は第４図と同じ構造をしている。
第２図に本発明の半導体装置の製造方法の一実施例を示
す。第２図１８）はＰ型基板１内にＮウェル領域３，３
′を形成後、素子分離用の選択酸化膜２゜ゲート４．コ
レクタ８を形成しバイポーラトランジスタのベース領域
５をホトレジスト膜１０をマスクにしてイオン注入法で
形成する工程を示している。ポロンイオン１１は３０〜
１０ＫｅＶのエネル゛ギーでｌ Ｘ Ｉ Ｑ” 〜ｌ
Ｘ Ｉ Ｑｌ’ｃＭＬ”の量を打込む。
す。第２図１８）はＰ型基板１内にＮウェル領域３，３
′を形成後、素子分離用の選択酸化膜２゜ゲート４．コ
レクタ８を形成しバイポーラトランジスタのベース領域
５をホトレジスト膜１０をマスクにしてイオン注入法で
形成する工程を示している。ポロンイオン１１は３０〜
１０ＫｅＶのエネル゛ギーでｌ Ｘ Ｉ Ｑ” 〜ｌ
Ｘ Ｉ Ｑｌ’ｃＭＬ”の量を打込む。
第２図ｔｂ）はエミッタ領域の窓を開けた後、ヒ素を１
０”〜１０”ａｍ−”の濃度にドープした多結晶°シリ
コンのエミッタ電極６，６′を形成する工程を示してい
る。第２図（Ｃ）はＰチャンネルＭＯＳＦＥＴのソース
・ドレイン領域７とバイポーラトランジスタのベース電
極纏出部７′をホトレジスト膜１０をマスクとしてイオ
ン打込み法で形成する工程を示している。ポロンイオン
１２は４０〜２０Ｋｅｖのエネルギーでｌ Ｘ Ｉ Ｑ
ｌ”−Ｉ Ｘ Ｉ Ｑｌ”（１”ｆｉ ”の量を打込む
。
０”〜１０”ａｍ−”の濃度にドープした多結晶°シリ
コンのエミッタ電極６，６′を形成する工程を示してい
る。第２図（Ｃ）はＰチャンネルＭＯＳＦＥＴのソース
・ドレイン領域７とバイポーラトランジスタのベース電
極纏出部７′をホトレジスト膜１０をマスクとしてイオ
ン打込み法で形成する工程を示している。ポロンイオン
１２は４０〜２０Ｋｅｖのエネルギーでｌ Ｘ Ｉ Ｑ
ｌ”−Ｉ Ｘ Ｉ Ｑｌ”（１”ｆｉ ”の量を打込む
。
第３図に本発明の半導体装置の製造方法の第２の実施例
を示す。第３図１８）はＰ型基板１内にＸウェル領域３
，３′を形成後、素子分離用の選択酸化膜２．ゲート４
．コレクタ８．ベース５を形成し、エミッタ電極用のヒ
素をドープした多結晶シリコン６とＣＶＤ［化膜９を形
成する工程を示している。エミッタ電極用の多結晶シリ
コン６にはヒ素が１０ｗ〜１０２に−３ドープされてお
り、膜厚は２０００〜４０００Ａ−Ｃ’ある。ｔたｃＶ
Ｄ［化［９は１０００〜３０００Ａの膜厚に成長する。
を示す。第３図１８）はＰ型基板１内にＸウェル領域３
，３′を形成後、素子分離用の選択酸化膜２．ゲート４
．コレクタ８．ベース５を形成し、エミッタ電極用のヒ
素をドープした多結晶シリコン６とＣＶＤ［化膜９を形
成する工程を示している。エミッタ電極用の多結晶シリ
コン６にはヒ素が１０ｗ〜１０２に−３ドープされてお
り、膜厚は２０００〜４０００Ａ−Ｃ’ある。ｔたｃＶ
Ｄ［化［９は１０００〜３０００Ａの膜厚に成長する。
第３図（ｂ）はエミッタ電極６を形成する工程を示して
いる。第３図はＰチャンネルＭＯＳＦＥＴのソース・ド
レイン領域７とバイポーラトランジスタのベース領域７
′ヲホトレジスト膜１０をマスクとしてイオン打込み法
で形成する工程を示している。ポロンイオン１２は４０
〜２０ＫｅＶのエネルギーで１×１０１６〜１ Ｘ １
０”ｃｕｔｊの量を打込む。この場合、エミッタ多結晶
シリコン電極６上にはＣＶＤ酸化膜９があるのでエミッ
タ電極に対して自己整合にベース電極導出部７′を形成
することができる。また自己整合にベース電極導出部７
′を形成してもｃｖｎｙ化膜９がマスクとなシ、ボロン
イオンがエミッタ多結晶シリコン電極６中に打込まれる
のを防ぐので電極の抵抗が増加することがない。
いる。第３図はＰチャンネルＭＯＳＦＥＴのソース・ド
レイン領域７とバイポーラトランジスタのベース領域７
′ヲホトレジスト膜１０をマスクとしてイオン打込み法
で形成する工程を示している。ポロンイオン１２は４０
〜２０ＫｅＶのエネルギーで１×１０１６〜１ Ｘ １
０”ｃｕｔｊの量を打込む。この場合、エミッタ多結晶
シリコン電極６上にはＣＶＤ酸化膜９があるのでエミッ
タ電極に対して自己整合にベース電極導出部７′を形成
することができる。また自己整合にベース電極導出部７
′を形成してもｃｖｎｙ化膜９がマスクとなシ、ボロン
イオンがエミッタ多結晶シリコン電極６中に打込まれる
のを防ぐので電極の抵抗が増加することがない。
以上説明したようにＭＯＳ ＦＥＴとバイポーラトラ
ンジスタとが混在する半導体装置においてソース領域の
一部高濃度領域とＭＯＳ ＦＥＴのソース・ドレイン領
域を同一工程で形成することにより工程短縮及びベース
抵抗の低減により、バイポーラトランジスタの高速化、
高性能化を図ることができる。
ンジスタとが混在する半導体装置においてソース領域の
一部高濃度領域とＭＯＳ ＦＥＴのソース・ドレイン領
域を同一工程で形成することにより工程短縮及びベース
抵抗の低減により、バイポーラトランジスタの高速化、
高性能化を図ることができる。
第１図は本発明の詳細な説明する断面図である。
第２図（ａｌ〜（Ｃ）は本発明半導体装置の製造方法の
第１の実施例を示す各工程での断面図、第３図（ａ）〜
（Ｃ）は本発明による製造方法の第２の実施例を示す各
工程での断面図、第４図は従来構造を説明する断面図で
ある。 １・・・・・・Ｐ型基板、２・・・・・・選択酸化膜、
３，３′・・・・・・Ｎウェル領域、４・・・・・・ゲ
ート、５・・・・・・ベース領域、６．６’・・・・・
・エミッタ、７・・・・・・Ｐチャンネル間Ｏ８ＦＥＴ
のソースドレイン、７′・・・・・・ＮＰＮバイポーラ
トランジスタの高不純物譲度ベース電極導出部、８・・
・・・・コレクタ、９・・・・・・ＣＶＤ酸化膜、１０
・・・・・・ホトレジストマスク、１１・・・・・・ベ
ースボロンイオン、１２・・・・・・ソース・ドレイン
ボロンイオン、１３・・・・・・ＰナヤンネルＭＯＳＦ
ＥＴ、１４・・・・・・ＮＰＮバイポーラトランジスタ
。 代理人 弁理士 内 原 晋 ”・、完Ｚ乏 躬３ 図 ￥ 製
第１の実施例を示す各工程での断面図、第３図（ａ）〜
（Ｃ）は本発明による製造方法の第２の実施例を示す各
工程での断面図、第４図は従来構造を説明する断面図で
ある。 １・・・・・・Ｐ型基板、２・・・・・・選択酸化膜、
３，３′・・・・・・Ｎウェル領域、４・・・・・・ゲ
ート、５・・・・・・ベース領域、６．６’・・・・・
・エミッタ、７・・・・・・Ｐチャンネル間Ｏ８ＦＥＴ
のソースドレイン、７′・・・・・・ＮＰＮバイポーラ
トランジスタの高不純物譲度ベース電極導出部、８・・
・・・・コレクタ、９・・・・・・ＣＶＤ酸化膜、１０
・・・・・・ホトレジストマスク、１１・・・・・・ベ
ースボロンイオン、１２・・・・・・ソース・ドレイン
ボロンイオン、１３・・・・・・ＰナヤンネルＭＯＳＦ
ＥＴ、１４・・・・・・ＮＰＮバイポーラトランジスタ
。 代理人 弁理士 内 原 晋 ”・、完Ｚ乏 躬３ 図 ￥ 製
Claims (1)
- 【特許請求の範囲】 １、ＭＯＳＦＥＴとバイポーラトランジスタとが混在す
る半導体装置に於いて、上記ＭＯＳＦＥＴのソース、ド
レイン領域の深さ及び不純物濃度と上記バイポーラトラ
ンジスタのベース領域のベース電極取り出し部の深さ及
び不純物濃度が略等しいことを特徴とする半導体装置。 ２、ＭＯＳＦＥＴとバイポーラトランジスタとが混在す
る半導体装置の製造方法に於いて、上記ＭＯＳＦＥＴの
ソースドレイン領域と上記バイポーラトランジスタのベ
ース領域のベース電極取り出し部とが同一工程で形成さ
れることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61207111A JPH0628293B2 (ja) | 1986-09-02 | 1986-09-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61207111A JPH0628293B2 (ja) | 1986-09-02 | 1986-09-02 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6362263A true JPS6362263A (ja) | 1988-03-18 |
| JPH0628293B2 JPH0628293B2 (ja) | 1994-04-13 |
Family
ID=16534379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61207111A Expired - Fee Related JPH0628293B2 (ja) | 1986-09-02 | 1986-09-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628293B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0223649A (ja) * | 1988-07-12 | 1990-01-25 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| US5091760A (en) * | 1989-04-14 | 1992-02-25 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JPH06263177A (ja) * | 1993-03-10 | 1994-09-20 | Seiichi Kitabayashi | 噴射ノズル部分を有する噴射頭構造体 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6226850A (ja) * | 1985-07-27 | 1987-02-04 | Nippon Gakki Seizo Kk | 集積回路装置の製法 |
-
1986
- 1986-09-02 JP JP61207111A patent/JPH0628293B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6226850A (ja) * | 1985-07-27 | 1987-02-04 | Nippon Gakki Seizo Kk | 集積回路装置の製法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0223649A (ja) * | 1988-07-12 | 1990-01-25 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| US5091760A (en) * | 1989-04-14 | 1992-02-25 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US5340751A (en) * | 1989-04-14 | 1994-08-23 | Kabushiki Kaisha Toshiba | Method of manufacturing a BiMOS device |
| JPH06263177A (ja) * | 1993-03-10 | 1994-09-20 | Seiichi Kitabayashi | 噴射ノズル部分を有する噴射頭構造体 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0628293B2 (ja) | 1994-04-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |