JPS6226850A - 集積回路装置の製法 - Google Patents
集積回路装置の製法Info
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- JPS6226850A JPS6226850A JP60166247A JP16624785A JPS6226850A JP S6226850 A JPS6226850 A JP S6226850A JP 60166247 A JP60166247 A JP 60166247A JP 16624785 A JP16624785 A JP 16624785A JP S6226850 A JPS6226850 A JP S6226850A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、−半導体基板上に・シイポーラトランジス
タ及びコンプリメンタリな絶縁ゲート電界効果トランジ
スタ乞共存させた集積回路装置の製法に関するものであ
る。
タ及びコンプリメンタリな絶縁ゲート電界効果トランジ
スタ乞共存させた集積回路装置の製法に関するものであ
る。
この発明は、半導体基板の上面に薄い絶縁膜ン介してポ
リシリコン層を形成した後、絶縁ゲート電界効果トラン
ジスタ（以下、Ｉ ＧＦＥＴと略記する）のゲートパタ
ーニングと同時の処理で・々イボーラドラン、ジスタの
エミッタ形成用及び外部Ｒ−ス形成用の不純物透過部乞
ポリシリコン層を用いて定め、一方のＩＧＦＥＴのソー
ス拳ドレイン形成と同時の処理で外部ベースを形成する
と共に他方のＩＧＦＥＴのソース拳ドレイン形成と同時
の処理でエミッタ馨形成することにより工程の簡略化７
図ったものである。
リシリコン層を形成した後、絶縁ゲート電界効果トラン
ジスタ（以下、Ｉ ＧＦＥＴと略記する）のゲートパタ
ーニングと同時の処理で・々イボーラドラン、ジスタの
エミッタ形成用及び外部Ｒ−ス形成用の不純物透過部乞
ポリシリコン層を用いて定め、一方のＩＧＦＥＴのソー
ス拳ドレイン形成と同時の処理で外部ベースを形成する
と共に他方のＩＧＦＥＴのソース拳ドレイン形成と同時
の処理でエミッタ馨形成することにより工程の簡略化７
図ったものである。
従来、−半導体基板上にバイポーラトランジスタ及びコ
ンプリメンタリなＩＧＦＥＴ（いわゆるＣＭＯ８型Ｏ８
ンジスタ）ｙ！−共存させる技術としては、シリコンゲ
ートプロセスを用いてＩ ＧＦＥＴ’ｇ形成すると共に
、シリコンゲートプロセスの一部を流用してバイポーラ
トランジスタの外部Ｒ−ス領域及びエミッタ領域乞形成
するようにしたものが知られている（例えば、「東芝レ
ビュー」誌、第４０巻第２号（１９８５年）、第１２２
頁診照）、。
ンプリメンタリなＩＧＦＥＴ（いわゆるＣＭＯ８型Ｏ８
ンジスタ）ｙ！−共存させる技術としては、シリコンゲ
ートプロセスを用いてＩ ＧＦＥＴ’ｇ形成すると共に
、シリコンゲートプロセスの一部を流用してバイポーラ
トランジスタの外部Ｒ−ス領域及びエミッタ領域乞形成
するようにしたものが知られている（例えば、「東芝レ
ビュー」誌、第４０巻第２号（１９８５年）、第１２２
頁診照）、。
この従来技術にあっては、外部ベース領域ン設けてベー
ス抵抗を低減すると共に、ヒ素がド−ノされたポリシリ
コン層乞エミッタ拡散源及びエミッタ拡散として用いて
エミッタ領域とエミッタ電極トのセルフアライメント馨
達成しているので、・５イポーラトランジスタの高速化
及び高集積化を図ることができる。
ス抵抗を低減すると共に、ヒ素がド−ノされたポリシリ
コン層乞エミッタ拡散源及びエミッタ拡散として用いて
エミッタ領域とエミッタ電極トのセルフアライメント馨
達成しているので、・５イポーラトランジスタの高速化
及び高集積化を図ることができる。
上記した従来技術によると、通常のシリコンゲートプロ
セスに比べて工程が複雑化するという問題点がある。
セスに比べて工程が複雑化するという問題点がある。
すなわち、上記のようにヒ素がドープされたポリシリコ
ン層乞用いてエミッタ領域？形成するには、ベース領域
χおおり薄い絶縁膜（ゲート絶縁膜と同時に形成された
もの）にエミッタ拡散孔？設けた後、該絶縁膜上にポリ
シリコン層乞被着し、しかる後ポリシリコン層に対して
ＩＧＦＥＴ配置部ではゲート抵抗を低減するためにリン
を、バイポーラトランジスタ配置部ではエミッタ拡散を
可能にするためヒ素をそれぞれ高濃度にドープする必要
がある。従って、ベース領域形成後のプロセスに限って
いえば、エミッタ拡散孔形成工程及びポリシリコン層に
対するヒ素の選択的ドーピング工程とが余分に必要であ
る。
ン層乞用いてエミッタ領域？形成するには、ベース領域
χおおり薄い絶縁膜（ゲート絶縁膜と同時に形成された
もの）にエミッタ拡散孔？設けた後、該絶縁膜上にポリ
シリコン層乞被着し、しかる後ポリシリコン層に対して
ＩＧＦＥＴ配置部ではゲート抵抗を低減するためにリン
を、バイポーラトランジスタ配置部ではエミッタ拡散を
可能にするためヒ素をそれぞれ高濃度にドープする必要
がある。従って、ベース領域形成後のプロセスに限って
いえば、エミッタ拡散孔形成工程及びポリシリコン層に
対するヒ素の選択的ドーピング工程とが余分に必要であ
る。
また、エミッタ拡散孔は外部ベース形成用の不純物透過
孔とは別工程で形成きれるので、エミッタ領域、！：外
外部イー領領域がセルフアライメントにならず、エミッ
タ及び外部ペース領域間の間隔がばらつく。このためト
ランジスタ特性がばらつき、ひいては製造歩留が低下す
るという問題点もある。
孔とは別工程で形成きれるので、エミッタ領域、！：外
外部イー領領域がセルフアライメントにならず、エミッ
タ及び外部ペース領域間の間隔がばらつく。このためト
ランジスタ特性がばらつき、ひいては製造歩留が低下す
るという問題点もある。
この発明は、上記した問題点を解決するためになされた
ものであって、通常のシリコンゲートプロセス並みの簡
単な工程を用いて・シイポーラトランジスタの高速化並
びに高集積化ン図ることを目的とするものである。
ものであって、通常のシリコンゲートプロセス並みの簡
単な工程を用いて・シイポーラトランジスタの高速化並
びに高集積化ン図ることを目的とするものである。
この発明による集積回路装置の製法は、半導体基板の上
面にバイポーラトランジスタ、ＰチャンネルＩＧＦＥＴ
及びＮチャンネルＩＧＦＥＴの各々のアクティブ領域を
配置すべき開口部を有する比較的厚い絶縁膜を形成した
後、各開口部内の半導体表面に比較的薄い絶縁Ｂ！Ｘｙ
ａｌ−形成してから基板上面にポリシリコン層を被着し
、この後肢ポリシリコン層をバターニングして・シイポ
ーラトランジスタのエミッタ及び外部ベース形成用の不
純物透過部、ＰチャンネルＩ ＧＦＥＴのソース及びド
レイン形成用の不純物透過部並びにＮチャンネルＩＧＦ
ＥＴのソース及びドレイン形成用の不純物透過部を定め
、ＰチャンネルＩＧＦＥＴのソース・ドレイン形成と同
時の不純物ドーピング処理により７ζイポーラトランジ
スタの外部Ｒ−ス領域？形成すると共に、Ｎチャンネル
Ｉ ＧＦＥＴのソース４ドレイン形成と同時の不純物ド
ーピング処理によりエミッタ領域音形成するようにした
ものである。
面にバイポーラトランジスタ、ＰチャンネルＩＧＦＥＴ
及びＮチャンネルＩＧＦＥＴの各々のアクティブ領域を
配置すべき開口部を有する比較的厚い絶縁膜を形成した
後、各開口部内の半導体表面に比較的薄い絶縁Ｂ！Ｘｙ
ａｌ−形成してから基板上面にポリシリコン層を被着し
、この後肢ポリシリコン層をバターニングして・シイポ
ーラトランジスタのエミッタ及び外部ベース形成用の不
純物透過部、ＰチャンネルＩ ＧＦＥＴのソース及びド
レイン形成用の不純物透過部並びにＮチャンネルＩＧＦ
ＥＴのソース及びドレイン形成用の不純物透過部を定め
、ＰチャンネルＩＧＦＥＴのソース・ドレイン形成と同
時の不純物ドーピング処理により７ζイポーラトランジ
スタの外部Ｒ−ス領域？形成すると共に、Ｎチャンネル
Ｉ ＧＦＥＴのソース４ドレイン形成と同時の不純物ド
ーピング処理によりエミッタ領域音形成するようにした
ものである。
この発明の製法においては、ＰチャンネルＩＧＦＥＴの
ノース・トンイン形成と同時の不純物ドーピング処理に
より・シイポーラトランジスタのエミッタ領域を形成す
ると共に、ＮチャンネルＩＧＦ’ＥＴのノース・ドレイ
ン形成と同時の不純物ドーピング処理により誉イボーラ
トランジスタの外部Ｒ−ス領域？形成するようにしても
よい。また、不純物ドーピング処理は、Ｐ型決定不純物
のドーピングより先にＮ型決定不純物のドーピングを行
なうようにしてもよい。
ノース・トンイン形成と同時の不純物ドーピング処理に
より・シイポーラトランジスタのエミッタ領域を形成す
ると共に、ＮチャンネルＩＧＦ’ＥＴのノース・ドレイ
ン形成と同時の不純物ドーピング処理により誉イボーラ
トランジスタの外部Ｒ−ス領域？形成するようにしても
よい。また、不純物ドーピング処理は、Ｐ型決定不純物
のドーピングより先にＮ型決定不純物のドーピングを行
なうようにしてもよい。
この発明の製法によれば、ゲートパターニングと同時の
エツチング処理によりバイポーラトランジスタ配置部の
ポリシリコンをノゼターニングしてエミッタ及び外部ベ
ース形成用の不純物透過部Ｚ定めるので、これらの不純
物透過部を形成するための独立の工程が不要であるうま
た、一方のＩＧＦＥＴのソース・ドレイン形成と同時の
処理で／々シイポーラトランジスタ外部Ｒ−ス領域（又
はエミッタ領域）を形成すると共に、他方のＩＧＦＥＴ
のソース・ドレイン形成と同時の処理でノ５イボ−ラド
ラン・クスタのエミッタ領域（又は外部ペース領域）を
形成するので、ドープトポリシリコンのような特別の拡
散源を設ける工程が不要である。
エツチング処理によりバイポーラトランジスタ配置部の
ポリシリコンをノゼターニングしてエミッタ及び外部ベ
ース形成用の不純物透過部Ｚ定めるので、これらの不純
物透過部を形成するための独立の工程が不要であるうま
た、一方のＩＧＦＥＴのソース・ドレイン形成と同時の
処理で／々シイポーラトランジスタ外部Ｒ−ス領域（又
はエミッタ領域）を形成すると共に、他方のＩＧＦＥＴ
のソース・ドレイン形成と同時の処理でノ５イボ−ラド
ラン・クスタのエミッタ領域（又は外部ペース領域）を
形成するので、ドープトポリシリコンのような特別の拡
散源を設ける工程が不要である。
従って、ペース領域形成後のプロセスに限っていえば、
通常のシリコンゲートプロセスと同じ工程でバイポーラ
トランジスタｙｘｌＪ作することができる。
通常のシリコンゲートプロセスと同じ工程でバイポーラ
トランジスタｙｘｌＪ作することができる。
また、・５イポ一ラトランジスタ配置部にあっては、不
純物マスクとして使用されるポリシリコン層の幅（不純
物透過部間の間隔）に応じてエミッタ及び外部ペース領
域間の間隔を定めることができるので、外部Ｒ−ス領域
をエミッタ領域に接近烙せた形で形成でき、Ｒ−ス抵抗
の大幅な低減が可能となる。その上、エミッタ領域及び
外部４−ス領域は、一方が他方に対してセルファライン
された形で形成場れると共に、エミッタ領域に対してエ
ミッタコンタクトをセルファライン嘔せで形成できるの
で、・々イボーラドラン・ジスタ構造の微細化が可能で
ある。
純物マスクとして使用されるポリシリコン層の幅（不純
物透過部間の間隔）に応じてエミッタ及び外部ペース領
域間の間隔を定めることができるので、外部Ｒ−ス領域
をエミッタ領域に接近烙せた形で形成でき、Ｒ−ス抵抗
の大幅な低減が可能となる。その上、エミッタ領域及び
外部４−ス領域は、一方が他方に対してセルファライン
された形で形成場れると共に、エミッタ領域に対してエ
ミッタコンタクトをセルファライン嘔せで形成できるの
で、・々イボーラドラン・ジスタ構造の微細化が可能で
ある。
従って、バイポーラトランジスタの高速化並びに高集積
化を図ることができる。
化を図ることができる。
第１図乃至第４図は、この発明の一実施例による集積回
路装置の製造工程χ示すもので、以下、各々の図番に対
応する工程（１１〜＋４）ｘ ＋ｖ＜次に説明する。
路装置の製造工程χ示すもので、以下、各々の図番に対
応する工程（１１〜＋４）ｘ ＋ｖ＜次に説明する。
（１１まず、シリコン等からなるＰ型半導体基板１０の
表面に選択拡散法によりＮ＋型埋込層１２及び１４を形
成した後、例えばＰ型シリコンンエビタキシャル成長さ
せることによりＰ型層１６ヲ形成する。
表面に選択拡散法によりＮ＋型埋込層１２及び１４を形
成した後、例えばＰ型シリコンンエビタキシャル成長さ
せることによりＰ型層１６ヲ形成する。
次に、選択拡散法によりＮ“型埋込層１２及び１４にそ
れぞれ達するＮ型ウェル領域１８及び２０ｙ！−形成す
るつこの場合、Ｎ型ウェル領域１８はＮＰＮ−々イボー
ラトランジスタ？形成するためのものであり、Ｎ型つェ
ル領域加はＰチャンネルＩＧＦＥＴを形成するためのも
のであり、Ｎ型ウェル領域１８及び加の間に介在するＰ
副領域ρはＮチャンネルＩＧＦＥＴ”；ｇ形成するため
のものである。
れぞれ達するＮ型ウェル領域１８及び２０ｙ！−形成す
るつこの場合、Ｎ型ウェル領域１８はＮＰＮ−々イボー
ラトランジスタ？形成するためのものであり、Ｎ型つェ
ル領域加はＰチャンネルＩＧＦＥＴを形成するためのも
のであり、Ｎ型ウェル領域１８及び加の間に介在するＰ
副領域ρはＮチャンネルＩＧＦＥＴ”；ｇ形成するため
のものである。
次に、Ｐ副領域ρの周辺部にＮ型反転防止のためにＰ型
決定不純物をイオン注入した後、公知の選択酸化処理を
実施することによりシリコンオキサイドからなる厚いフ
ィールド絶縁膜２６ヲ形成する。このフィールド絶縁膜
あけ、Ｎ型ウェル領域１８上では４−ス領域配置部及び
コレクタコンタクト配置部にそれぞれ対応した開口部ｋ
Ｊ４し、Ｐ型頭域ρ上ではソース・ドレイン領域配置部
に対応した開口部を有し、Ｎ型ウェル領域ｍ上ではノー
ス・ドレイン領域配置部に対応した開口部を有する。ま
た、Ｐ要領域ηの周辺部において先にイオン注入したと
ころにはフィールド絶縁膜２６の下にＰ型頭域Ｕが形成
される。
決定不純物をイオン注入した後、公知の選択酸化処理を
実施することによりシリコンオキサイドからなる厚いフ
ィールド絶縁膜２６ヲ形成する。このフィールド絶縁膜
あけ、Ｎ型ウェル領域１８上では４−ス領域配置部及び
コレクタコンタクト配置部にそれぞれ対応した開口部ｋ
Ｊ４し、Ｐ型頭域ρ上ではソース・ドレイン領域配置部
に対応した開口部を有し、Ｎ型ウェル領域ｍ上ではノー
ス・ドレイン領域配置部に対応した開口部を有する。ま
た、Ｐ要領域ηの周辺部において先にイオン注入したと
ころにはフィールド絶縁膜２６の下にＰ型頭域Ｕが形成
される。
次に、フィールド絶縁膜あの各開口部内のシリコン表面
を酸化してシリコンオキサイドからなる薄い絶縁膜２８
Ａ−２８ＤＹ形成する。この場合、絶縁膜２８Ｃ及び２
８ＤはＩＧＦＥＴのゲート絶縁膜として使用するために
形成されるものであり、絶縁膜２８Ａ及び２８Ｂは絶縁
膜列〇及び四〇と実質的に同じ厚さを有する。
を酸化してシリコンオキサイドからなる薄い絶縁膜２８
Ａ−２８ＤＹ形成する。この場合、絶縁膜２８Ｃ及び２
８ＤはＩＧＦＥＴのゲート絶縁膜として使用するために
形成されるものであり、絶縁膜２８Ａ及び２８Ｂは絶縁
膜列〇及び四〇と実質的に同じ厚さを有する。
コノ後、フィールド絶縁膜かにおいてベース領域配置部
に対応する開口部以外の開口部を例えばホトレジストで
マスクした状態でＰ型決定不純物を絶縁膜２８Ａ’４介
してイオン注入すると共にホトレジスト除去後に注入イ
オンを活性化すべくアニールすることによりＰ型４−ス
領域３Ｃ１形成する。
に対応する開口部以外の開口部を例えばホトレジストで
マスクした状態でＰ型決定不純物を絶縁膜２８Ａ’４介
してイオン注入すると共にホトレジスト除去後に注入イ
オンを活性化すべくアニールすることによりＰ型４−ス
領域３Ｃ１形成する。
なお、４−ス領域３ｏは、絶＃ｌ膜公人を形成する前に
拡散法等によ抄形成してもよい。
拡散法等によ抄形成してもよい。
（２）次に、基板上面には、フィールド絶縁ｇ２ｆ；及
び絶縁膜２８Ａ−２８Ｄｌ：おおうようにＣＶＤＣケミ
カル・イーノＶ−・デポジション）法等によりポリシリ
コン層を形成する。このポリシリコン層ＨＩＧＦＥＴの
ゲート電極や配線として使用するものであり、抵抗率を
下げるために例えばリンを高濃度に含有するものとする
。この後、周知のホ） ＩＪソグラフイ技術によりポリ
シリコン層をパターニングするが、Ｎ型ウェル領域１８
上では不純物マスク用のポリシリコン層：３２Ａ及び３
２ Ｂ ’（Ｊ残存式セ、Ｐ型頭域ρ上ではゲート電極
用のポリシリコン層３２Ｃを残存妊せ、Ｎ型ウェル領域
ｍ上ではゲート電極用のポリシリコン層３２Ｄを残存さ
せるように選択エツチング７行なう。
び絶縁膜２８Ａ−２８Ｄｌ：おおうようにＣＶＤＣケミ
カル・イーノＶ−・デポジション）法等によりポリシリ
コン層を形成する。このポリシリコン層ＨＩＧＦＥＴの
ゲート電極や配線として使用するものであり、抵抗率を
下げるために例えばリンを高濃度に含有するものとする
。この後、周知のホ） ＩＪソグラフイ技術によりポリ
シリコン層をパターニングするが、Ｎ型ウェル領域１８
上では不純物マスク用のポリシリコン層：３２Ａ及び３
２ Ｂ ’（Ｊ残存式セ、Ｐ型頭域ρ上ではゲート電極
用のポリシリコン層３２Ｃを残存妊せ、Ｎ型ウェル領域
ｍ上ではゲート電極用のポリシリコン層３２Ｄを残存さ
せるように選択エツチング７行なう。
ポリシリコン層３２Ａはエミッタ形成範囲を限定すべく
作用するもので、ポリシリコン層３２ Ｂと共に閉ルー
プ乞構成していてもよいし、ポリシリコン層３２Ｂから
分離嘔れていてもよい。また、場合によっては、ポリシ
リコン層３２Ａの下のフィールド絶縁膜部分を不純物マ
スクとして利用することもできるので、ポリシリコン層
３２ Ａ Ｙ省略することもありうる。
作用するもので、ポリシリコン層３２ Ｂと共に閉ルー
プ乞構成していてもよいし、ポリシリコン層３２Ｂから
分離嘔れていてもよい。また、場合によっては、ポリシ
リコン層３２Ａの下のフィールド絶縁膜部分を不純物マ
スクとして利用することもできるので、ポリシリコン層
３２ Ａ Ｙ省略することもありうる。
ポリシリコン層３２Ｂはエミッタ及び外部ベース領域間
の間隔を定めるべく作用するもので、該間隔はポリシリ
コン層３２Ｂの幅ａに応じて決まる。
の間隔を定めるべく作用するもので、該間隔はポリシリ
コン層３２Ｂの幅ａに応じて決まる。
この幅ａはホトリソグラフィにより加工可能な最小寸法
まで小さくすることができ、このようにすればエミッタ
領域に対して外部Ｒ−ス領域を極めて接近させて形成す
ることができ、ベース抵抗の大幅な低減が可能となる。
まで小さくすることができ、このようにすればエミッタ
領域に対して外部Ｒ−ス領域を極めて接近させて形成す
ることができ、ベース抵抗の大幅な低減が可能となる。
ポリシリコン層３２Ｃ及び３２Ｄはいずれもソース及び
ドレイン領域形成の際に不純物マスクとしても用いられ
るもので、ソース及びドレイン領域間の間隔を定めるべ
く作用するつ 上記のようにポリシリコン層をバターニングした後、基
板上面には、バイポーラトランジスタの外部ベース領域
を配置すべき部分及びＰチャンネルＩＧＦＥＴのソース
及びドレイン領域χ装置すべき部分を露呈させ且つそれ
以外の部分をマスクド するようにホトレジス≠膜３４ヲ形成する。セして、Ｒ
−ス領域加にはポリシリコン層３２ Ｂ Ａ ヒフイー
ルド絶縁膜２６ヲマスクとし且つ絶縁膜２８Ａを介して
、Ｎ型つェル領域Ｉにはポリシリコン層３２Ｄ及びフィ
ールド絶縁膜２６ヲマスクとし且つ絶縁膜ありン介して
それぞれ選択的にボロンイオン３６ヲ注入する。この後
、ホトレジスト膜３４ヲ除去してから注入イオンを活性
化すべくアニールすれば、ベース領域Ｘ内にはＰ＋型外
部４−ス領域３８ケ、Ｎ型つェル領域加内にはＰ＋型ソ
ース領域４０及びＰ＋型ドレイン領域４２ヲそれぞれ形
成することができる。なお、注入イオンン活性化するた
めのアニール処理は、後述のＮ型決定不純物イオン注入
後のアニール処理と同時に行なってもよい。
ドレイン領域形成の際に不純物マスクとしても用いられ
るもので、ソース及びドレイン領域間の間隔を定めるべ
く作用するつ 上記のようにポリシリコン層をバターニングした後、基
板上面には、バイポーラトランジスタの外部ベース領域
を配置すべき部分及びＰチャンネルＩＧＦＥＴのソース
及びドレイン領域χ装置すべき部分を露呈させ且つそれ
以外の部分をマスクド するようにホトレジス≠膜３４ヲ形成する。セして、Ｒ
−ス領域加にはポリシリコン層３２ Ｂ Ａ ヒフイー
ルド絶縁膜２６ヲマスクとし且つ絶縁膜２８Ａを介して
、Ｎ型つェル領域Ｉにはポリシリコン層３２Ｄ及びフィ
ールド絶縁膜２６ヲマスクとし且つ絶縁膜ありン介して
それぞれ選択的にボロンイオン３６ヲ注入する。この後
、ホトレジスト膜３４ヲ除去してから注入イオンを活性
化すべくアニールすれば、ベース領域Ｘ内にはＰ＋型外
部４−ス領域３８ケ、Ｎ型つェル領域加内にはＰ＋型ソ
ース領域４０及びＰ＋型ドレイン領域４２ヲそれぞれ形
成することができる。なお、注入イオンン活性化するた
めのアニール処理は、後述のＮ型決定不純物イオン注入
後のアニール処理と同時に行なってもよい。
（３）次に、基板上面には、バイポーラトランジスタの
エミッタ領域及びコレククコンタクト領域乞配置すべき
部分及びＮチャンネルＩＧＦＥＴのソース及びドレイン
領域を配置すべき部分を露呈させ且つそれ以外の部分？
マスクするようにホトレジスト膜４４乞形成する。そし
て、Ｒ−ス狽域加にはポリシリコン層３２Ａ及び３２
Ｂ ）ｊマスクとし且つ絶縁膜２８Ａ乞介して、Ｎ型ウ
ェル領域１８にはフィールド絶縁膜２６′？：マスクと
し且つ絶縁膜２８Ｂ乞介して、Ｐ型頭域ρにはポリシリ
コン層３２Ｃ及びフィールド絶縁膜２６ヲマスクとし且
つ絶縁膜２８Ｃを介してそれぞれ選択的にＮ型決定不純
物（リン又はヒ素）イオン４６ヲ注入する。この後、ホ
トレジスト膜４４ヲ除去してから注入イオンケ活性化す
べくアニールすれば、Ｒ−ス領域（資）内にはＮ＋型エ
ミンタ領域４８ヲ、Ｎ型ウェル領域１８内にはＮ＋型コ
レクタコンタクト領域５０”２． ｐ型領域η内にはＮ
＋型ノース領域５２及びＮ＋型ドレイン領域５４ヲそれ
ぞれ形成することができる。
エミッタ領域及びコレククコンタクト領域乞配置すべき
部分及びＮチャンネルＩＧＦＥＴのソース及びドレイン
領域を配置すべき部分を露呈させ且つそれ以外の部分？
マスクするようにホトレジスト膜４４乞形成する。そし
て、Ｒ−ス狽域加にはポリシリコン層３２Ａ及び３２
Ｂ ）ｊマスクとし且つ絶縁膜２８Ａ乞介して、Ｎ型ウ
ェル領域１８にはフィールド絶縁膜２６′？：マスクと
し且つ絶縁膜２８Ｂ乞介して、Ｐ型頭域ρにはポリシリ
コン層３２Ｃ及びフィールド絶縁膜２６ヲマスクとし且
つ絶縁膜２８Ｃを介してそれぞれ選択的にＮ型決定不純
物（リン又はヒ素）イオン４６ヲ注入する。この後、ホ
トレジスト膜４４ヲ除去してから注入イオンケ活性化す
べくアニールすれば、Ｒ−ス領域（資）内にはＮ＋型エ
ミンタ領域４８ヲ、Ｎ型ウェル領域１８内にはＮ＋型コ
レクタコンタクト領域５０”２． ｐ型領域η内にはＮ
＋型ノース領域５２及びＮ＋型ドレイン領域５４ヲそれ
ぞれ形成することができる。
なお、上記した第２図及び第３図の工程では、薄い絶縁
膜２８Ａ−２８０’に介してイオン注入を行なうように
したが、ポリシリコン層３２Ａ〜３２Ｄ及びフィールド
絶縁膜２６ヲマスクとして絶縁膜２８Ａ〜２８ＤＹ選択
的にエッチ除去した後それぞれのイオン注入処理２行な
うようにしてもよい。
膜２８Ａ−２８０’に介してイオン注入を行なうように
したが、ポリシリコン層３２Ａ〜３２Ｄ及びフィールド
絶縁膜２６ヲマスクとして絶縁膜２８Ａ〜２８ＤＹ選択
的にエッチ除去した後それぞれのイオン注入処理２行な
うようにしてもよい。
（４）次に、基板上面には、ＣＶＤ法により例えばシリ
コンオキサイドを被着して絶縁膜５６に形成するつそし
て、ホトリソグラフィ技術により絶縁膜間にエミッタコ
ンタクト孔、ベースコンタクト孔、コレクタコンタクト
孔、各ＩＧＦＥＴのソース及びドレインコンタクト孔乞
設ける。この場合、各コンタクト孔毎に絶縁膜間の下に
存在する薄い絶縁膜２８Ａ−２８０も絶縁膜間に連続し
て選択エッチする。
コンオキサイドを被着して絶縁膜５６に形成するつそし
て、ホトリソグラフィ技術により絶縁膜間にエミッタコ
ンタクト孔、ベースコンタクト孔、コレクタコンタクト
孔、各ＩＧＦＥＴのソース及びドレインコンタクト孔乞
設ける。この場合、各コンタクト孔毎に絶縁膜間の下に
存在する薄い絶縁膜２８Ａ−２８０も絶縁膜間に連続し
て選択エッチする。
この後、基板上面にはＡ１等の電極金属乞スパッタ法、
真空蒸着法等の任意の方法で被着するウセして、被着さ
れた金属をホトリソグラフィ技術により適宜パターニン
グしてエミッタ電極層側、４−スミ極層（イ）、コレク
タ電極層６２、ＮチャンネルＩＧＦＦＪＴのソース電極
層６４及びトンイン電極層６６、ＰチャンネルＩＧＦＥ
Ｔのソース電極層部及びドレイン電極層７０をそれぞれ
形成する。
真空蒸着法等の任意の方法で被着するウセして、被着さ
れた金属をホトリソグラフィ技術により適宜パターニン
グしてエミッタ電極層側、４−スミ極層（イ）、コレク
タ電極層６２、ＮチャンネルＩＧＦＦＪＴのソース電極
層６４及びトンイン電極層６６、ＰチャンネルＩＧＦＥ
Ｔのソース電極層部及びドレイン電極層７０をそれぞれ
形成する。
上記した一連の工程によれば、Ｎ型ウェル領域１８には
ＮＰＮバイポーラトランジスタが、Ｐ型領域匹にはＮチ
ャンネルＩＧＦＥＴが、Ｎ型つェル領域加にはＰチャン
ネルＩＧＦＥＴがそれぞれ形成される。
ＮＰＮバイポーラトランジスタが、Ｐ型領域匹にはＮチ
ャンネルＩＧＦＥＴが、Ｎ型つェル領域加にはＰチャン
ネルＩＧＦＥＴがそれぞれ形成される。
Ｎ型ウェル領域１８のトランジスタにあっては、エミッ
タコンタクトとベースコンタクトとの間において外部ベ
ース領域関がエミッタ側に接近して形成されるので、低
いベース抵抗が得られる。また、ポリシリコン層３２Ａ
及び３２ Ｂの配置によって外部４−ス領域脂に対して
セルファラインされた微細なエミッタ領域４８が得られ
、このエミッタ領域４８に対してはポリシリコン層３２
Ａ及び３２ Ｂの存在によりエミッタ［極Ｊｒｉ５８が
セルファラインされて接触する。
タコンタクトとベースコンタクトとの間において外部ベ
ース領域関がエミッタ側に接近して形成されるので、低
いベース抵抗が得られる。また、ポリシリコン層３２Ａ
及び３２ Ｂの配置によって外部４−ス領域脂に対して
セルファラインされた微細なエミッタ領域４８が得られ
、このエミッタ領域４８に対してはポリシリコン層３２
Ａ及び３２ Ｂの存在によりエミッタ［極Ｊｒｉ５８が
セルファラインされて接触する。
なお、上記実施例においては、エミッタ領域４８乞取囲
むようなパターンで外部Ｒ−ス領域関Ｚ形成してもよい
。
むようなパターンで外部Ｒ−ス領域関Ｚ形成してもよい
。
以上のように、この発明によれば、ベース領域形成以外
は、通常のシリコンゲートプロセスと全く同様の処理に
より外部ぜ−ス領域、エミッタ領域、電極等を形成する
ことができるので、工程が簡単になり、製造歩留の向上
並びにコスト低減を図ることができる。
は、通常のシリコンゲートプロセスと全く同様の処理に
より外部ぜ−ス領域、エミッタ領域、電極等を形成する
ことができるので、工程が簡単になり、製造歩留の向上
並びにコスト低減を図ることができる。
また、バイポーラトランジスタについては、外部ベース
領域をエミッタ領域に接近させることによゆＲ−ス抵抗
χ低減できると共に、エミッタ領域と外部Ｒ−ス領域、
エミッタ領域とエミッタコンタクトの各々のセルフアラ
イメントにより微細化が可能であるので、高速化並びに
高集積化を達成しうる効果もある。
領域をエミッタ領域に接近させることによゆＲ−ス抵抗
χ低減できると共に、エミッタ領域と外部Ｒ−ス領域、
エミッタ領域とエミッタコンタクトの各々のセルフアラ
イメントにより微細化が可能であるので、高速化並びに
高集積化を達成しうる効果もある。
第１図乃至第４図は、この発明の一実施例による集積回
路装置の製造工程を示す基板断面図である。 ｌＯ・・・半導体基板、１２ 、１４・・・Ｎ＋型埋込
層、１６・・・Ｐ型層、Ｊ８・・・ＮＰＮ−々イボーラ
トランジスタ形成用Ｎ型ウェル領域、加・・・Ｐチャン
イルＩＧＦＥＴ形成用Ｎ型ウェル領域、η・・・Ｎチャ
ンネルＩＧＦＥＴ形成用Ｐ型領域、２６・・・フィール
ド絶縁膜、路Ａ〜２８Ｄ・・・薄い絶縁膜、寞・・・Ｐ
型ベース領域、３２Ａ〜３２Ｄ・・・ポリシリコン層、
３４ 、４４・・・ホトンジスト膜、謔・・・Ｐ＋型外
部ベース饋域、４０・・・Ｐ＋型ソース憤域、４２・・
・Ｐ＋型ドレイン領域、招・・・Ｎ＋型エミッタ領域、
関・・・Ｎ 型コレクタコンタクト領域、５２・・・Ｎ
＋型ノース領域、シ・・・Ｎ＋型ドレイン領域、郭・・
・絶縁膜、聞・・・エミッタ電極層、印・・・ベース電
極層、６２・・・コレクタ電極層、６４ 、６８・・・
ソース電極層、６６ 、７０・・・ドレイン領域。
路装置の製造工程を示す基板断面図である。 ｌＯ・・・半導体基板、１２ 、１４・・・Ｎ＋型埋込
層、１６・・・Ｐ型層、Ｊ８・・・ＮＰＮ−々イボーラ
トランジスタ形成用Ｎ型ウェル領域、加・・・Ｐチャン
イルＩＧＦＥＴ形成用Ｎ型ウェル領域、η・・・Ｎチャ
ンネルＩＧＦＥＴ形成用Ｐ型領域、２６・・・フィール
ド絶縁膜、路Ａ〜２８Ｄ・・・薄い絶縁膜、寞・・・Ｐ
型ベース領域、３２Ａ〜３２Ｄ・・・ポリシリコン層、
３４ 、４４・・・ホトンジスト膜、謔・・・Ｐ＋型外
部ベース饋域、４０・・・Ｐ＋型ソース憤域、４２・・
・Ｐ＋型ドレイン領域、招・・・Ｎ＋型エミッタ領域、
関・・・Ｎ 型コレクタコンタクト領域、５２・・・Ｎ
＋型ノース領域、シ・・・Ｎ＋型ドレイン領域、郭・・
・絶縁膜、聞・・・エミッタ電極層、印・・・ベース電
極層、６２・・・コレクタ電極層、６４ 、６８・・・
ソース電極層、６６ 、７０・・・ドレイン領域。
Claims (1)
- 【特許請求の範囲】 ベース領域より不純物濃度が高い外部ベース領域を有す
るバイポーラトランジスタと、一導電型のチャンネルを
有する第１の絶縁ゲート電界効果トランジスタと、前記
一導電型とは反対導電型のチャンネルを有する第２の絶
縁ゲート電界効果トランジスタとを含む集積回路装置の
製法において、（ａ）前記バイポーラトランジスタ、前
記第１及び第２の絶縁ゲート電界効果トランジスタがそ
れぞれ形成されるべき第１、第２及び第３の半導体領域
を半導体基板の表面に形成する工程と、 （ｂ）前記バイポーラトランジスタ、前記第１及び第２
の絶縁ゲート電界効果トランジスタの各々のアクティブ
領域をそれぞれ配置すべき第１、第２及び第３の開口部
を有する比較的厚い絶縁膜を前記第１乃至第３の半導体
領域の上面に形成する工程と、 （ｃ）前記第１乃至第３の半導体領域において前記第１
乃至第３の開口部にそれぞれ対応した表面部分に比較的
薄い絶縁膜を形成する工程と、 （ｄ）前記第２及び第３の開口部をマスクした状態で前
記第１の開口部を介して前記第１の半導体領域に選択的
に不純物をドープすることにより前記バイポーラトラン
ジスタのベース領域を形成する工程と、 （ｅ）前記第１乃至第３の開口部内の薄い絶縁膜及び前
記厚い絶縁膜をおおつて多結晶半導体層を形成する工程
と、 （ｆ）前記多結晶半導体層を前記第１の開口部内では前
記バイポーラトランジスタのエミッタ及び外部ベース領
域間の間隔を定めるべく第１の部分で残存させ、前記第
２の開口部内では前記第１の絶縁ゲート電界効果トラン
ジスタのソース及びドレイン領域間の間隔を定めるべく
第２の部分で残存させ、前記第３の開口部内では前記第
２の絶縁ゲート電界効果トランジスタのソース及びドレ
イン領域間の間隔を定めるべく第３の部分で残存させる
ように選択的にエッチ除去する工程と、 （ｇ）前記第１の開口部のうち前記バイポーラトランジ
スタのエミッタ領域（又は外部ベース領域）を定めるべ
き部分と前記第２の開口部とをマスクした状態で前記多
結晶半導体層の残存した第１及び第３の部分と前記厚い
絶縁膜とをマスクとして前記ベース領域及び前記第３の
半導体領域に選択的に不純物をドープすることにより前
記ベース領域には前記バイポーラトランジスタの外部ベ
ース領域（又はエミッタ領域）を、前記第３の半導体領
域には前記第２の絶縁ゲート電界効果トランジスタのソ
ース及びドレイン領域をそれぞれ形成する工程と、 （ｈ）前記第１の開口部のうち前記バイポーラトランジ
スタの外部ベース領域（又はエミッタ領域）を定めるべ
き部分と前記第３の開口部とをマスクした状態で前記多
結晶半導体層の残存した第１及び第２の部分と前記厚い
絶縁膜とをマスクとして前記ベース領域及び前記第２の
半導体領域に選択的に不純物をドープすることにより前
記ベース領域には前記バイポーラトランジスタのエミッ
タ領域（又は外部ベース領域）を、前記第２の半導体領
域には前記第１の絶縁ゲート電界効果トランジスタのソ
ース及びドレイン領域をそれぞれ形成する工程と を含むことを特徴とする集積回路装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60166247A JPS6226850A (ja) | 1985-07-27 | 1985-07-27 | 集積回路装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60166247A JPS6226850A (ja) | 1985-07-27 | 1985-07-27 | 集積回路装置の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6226850A true JPS6226850A (ja) | 1987-02-04 |
Family
ID=15827841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60166247A Pending JPS6226850A (ja) | 1985-07-27 | 1985-07-27 | 集積回路装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6226850A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6362263A (ja) * | 1986-09-02 | 1988-03-18 | Nec Corp | 半導体装置の製造方法 |
| JP2007027038A (ja) * | 2005-07-21 | 2007-02-01 | Fujitsu Component Ltd | 電磁継電器 |
| JP2011119344A (ja) * | 2009-12-01 | 2011-06-16 | Panasonic Corp | 半導体装置及びその製造方法 |
| JP2012522362A (ja) * | 2009-03-27 | 2012-09-20 | ナショナル セミコンダクタ コーポレイション | 非単結晶半導体間隔部分がベース・リンク長を制御するバイポーラ接合トランジスタを有する半導体構成体の構成及び製造 |
-
1985
- 1985-07-27 JP JP60166247A patent/JPS6226850A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6362263A (ja) * | 1986-09-02 | 1988-03-18 | Nec Corp | 半導体装置の製造方法 |
| JP2007027038A (ja) * | 2005-07-21 | 2007-02-01 | Fujitsu Component Ltd | 電磁継電器 |
| JP2012522362A (ja) * | 2009-03-27 | 2012-09-20 | ナショナル セミコンダクタ コーポレイション | 非単結晶半導体間隔部分がベース・リンク長を制御するバイポーラ接合トランジスタを有する半導体構成体の構成及び製造 |
| JP2011119344A (ja) * | 2009-12-01 | 2011-06-16 | Panasonic Corp | 半導体装置及びその製造方法 |
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