KR910007133A - 고 성능 BiCMOS 회로를 제조하는 방법 - Google Patents

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Abstract

내용 없음

Description

고성능BiCMOS 회로를 제조하는 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 P형 매몰층을 주입한 다음의 반도체 구조에 대한 단면도.
제 2 도는 질화 실리콘 하부에 있는 이산화 실리콘을 등방성으로 에칭한 다음의 반도체 구조에 대한 단면도.
제 3 도는 매몰층을 어닐(anneal)처리한 다음의 반도체 구조에 대한 단면도.

Claims (34)

  1. 표면을 지니는 반도체 기판에 상보적인 도전을 형태의 매몰층을 제조하는 방법에 있어서, 제 1 도전을 형태의 불순물이 필요하며 주변 영역을 각기 지니는 기판 영역만을 노출하도록 상기 기판 표면 전반에 걸쳐 마스크를 한정하는 단계, 제 1 도전율 형태의 불순문을 상기 노출된 기판 영역내로 도입시키는 단계, 제 1 도전율 형태의 불순물로 도우핑되고 주변 영역에 인접한 마스크 부분을 제거함으로써 부가적인 기판 영역을 노출하는 단계, 노출된 모든 기판 부분상에 마스킹 재료층을 형성하는 단계, 제 1 마스크를 제거하는 단계, 상기 마스킹 재료층에 의하여 피복되는 영역을 제외한 기판내로 상기 제 1 불순물에 대하여 정반대 도전율 형태의 제 2 도전율 형태의 분술물을 도입시키는 단계를 포함하는 방법.
  2. 제 1 항에 있어서, 마스크를 한정하는 단계는 이산화 실리콘 영역에 의하여 반도체 기판과 분리된 질화 실리콘 영역을 형성하는 단계를 포함하고, 상기 마스크 부분을 제거하는 단계는 질화 실리콘 주변 영역의 질화 실리콘 하부로부터 이산화 실리콘을 측면으로 에칭하는 단계를 포함하는 방법.
  3. 제 2 항에 있어서, 상기 마스킹 재료층을 형성하는 단계는 상기 기판을 산화하는 단계를 포함하는 방법.
  4. 제 3 항에 있어서, 상기 마스크를 제거하는 단계는 질화 실리콘 영역을 에칭하는 단계를 포함하는 방법.
  5. 제 4 항에 있어서, 상기 제 1 도전율 형태의 불순물을 도입하는 단계는 제 1 도전율 형태의 불순물을 이온 주입하는 단계를 포함하는 방법.
  6. 제 1 항에 있어서, 상기 상보 도전을 형태의 매몰층은 상기 기판내에서 이격되는 방법.
  7. 제 1 항에 있어서, 상기 기판 전반에 걸쳐 에피택셜 실리콘층을 형성하는 단계를 포함하는 방법.
  8. 제 7 항에 있어서, 제 1 도전율 형태의 불순물로 도우핑되며 제 1 도전율 형태의 불순물을 포함하는 기판 영역에 해당하는 에피택셜층 영역을 한정하도록 상기 에피택셜층을 마스킹하는 단계를 포함하는 방법.
  9. 제 8 항에 있어서, 상기 제 1 도전율 형태의 불순물로 도우핑되는 에피택셜 실리콘 영역은 제 1 도전율 형태의 불순물로 도우핑되는 기판 영역에 해당하는 방법.
  10. 제 9 항에 있어서, 해당하는 기판 영역에 해당하는 영역에서 제 2 도전율 형태의 불순물로 상기 에피택셜층을 마스킹하고 도우핑하는 단계를 포함하는 방법.
  11. 제 10 항에 있어서, 전계 분리가 필요한 위치를 한정하도록 상기 에피택셜층을 이방성으로 에칭하는 단계를 포함하는 방법.
  12. 제 11 항에 있어서, 제 1 및 제 2 도전율 형태의 불순물로 주입된 에피택셜 실리콘 영역측상에 스페이서 재료영역을 형성하는 단계를 포함하는 방법.
  13. 제 12 항에 있어서, 전계 분리 영역을 형성하도록 상기 노출된 에피택셜 실리콘 부분을 산화하는 단계를 포함하는 방법.
  14. 표면을 지나는 반도체 기판에 상보적인 도전율 형태의 매몰층을 제조하는 방법에 있어서, 제 1 도전율 형태의 불순물이 필요한 기판 영역을 노출하도록 상기 기판 표면 전반에 걸쳐 이산화 실리콘 및 질화 실리콘의 마스크를 한정하는 단계, 상기 노출된 기판 영역내에 제 1 도전율 형태의 불순물을 주입하는 단계, 제 1 도전율 형태의 불순물로 도우핑된 주변 영역에 인접한 질화 실리콘 하부의 이산화 실리콘 부분을 제거함으로써 부가적인 기판 영역을 노출시키는 단계, 상기 노출된 모든 기판 부분상에 얇은 이산화 실리콘 층을 형성하도록 상기 기판을 산화하는 단계, 남아있는 모든 질화 실리콘을 제거하는 단계, 두꺼운 이산화 실리콘층에 의하여 피복되는 영역을 제외한 기판내에 상기 제 1 의 불순물에 대하여 정반대 도전율 형태의 제 2 도전율 형태의 불순물을 도입하는 단계를 포함하는 방법.
  15. 집적회로 구조상에 레지스터를 제조하는 방법에 있어서, 상기 구조 표면 전반에 걸쳐 다결정 실리콘층을 데포지트하는 단계, 전기 접점이 필요한 영역을 제외한 모든 다결정 실리콘 층상에 이산화 실리콘층을 형성하는 단계, 상기 이산화 실리콘에 의하여 보호되는 영역을 제외한 다결정 실리콘 표면상에 실리콘 화합물과 형성하는 금속을 데포지트하는 단계, 실리콘화 금속을 형성하도록 상기 실리콘 화합물과 형성하는 금속을 상기 다결정 실리콘과 반응하는 단계를 포함하는 방법.
  16. 제 15 항에 있어서, 상기 다결정 실리콘층을 데포지트하는 단계는 불순물로 도우핑되지 않는 다결정 실리콘층을 데포지트하는 단계를 포함하는 방법.
  17. 제 16 항에 있어서, 상기 실리콘 화합물과 형성하는 금속은 티탄늄을 포함하는 방법.
  18. 제 15 항에 있어서, 레지스터를 한정하도록 상기 구조를 에칭하는 단계를 포함하는 방법.
  19. 제 15 항에 있어서, 선택된 다결정 실리콘층을 부분을 도우핑하는 단계를 포함하는 방법.
  20. 집적회로 구조상에 레지스터를 제조하는 방법에 있어서, 상기 구조 표면 전반에 걸쳐 다결정 실리콘층을 데포지트하는 단계, 상기 다결정 실리콘 표면상에 실리콘 화합물과 형성하는 금속을 데포지트하는 단계, 전기접점이 필요한 영역을 제외한 영역에 마스크를 한정하여 실리콘 화합물과 형성하는 금속 부분을 제거하는 단계, 실리콘화 금속을 형성하도록 상기 실리콘 화합물과 형성하는 금속을 상기 다결정 실리콘과 반응하는 단계를 포함하는 방법.
  21. 상보 트랜지스터 쌍 및 상보 전계 효과 트랜지스터 쌍을 만드는 방법에 있어서, 반도체 기판에, 각기 특정화된 도전율 형태이며 상기 기판의 상부표면에 인접하게 형성되는 제 1 및 제 2 매몰층을 형성하는 단계, 상기 각각의 매몰층상에 있고, 상기 기판의 상부 표면 전반에 걸쳐 에피택셜층을 데포지트하는 단계, 적어도 P-채널 전계 효과 트랜지스터 게이트 및 적어도 한개의 N-채널 전계 효과 트랜지스터 게이트를 형성하도록 상기 에피택셜 실리콘상에 다결정 실리콘층을 나중에 데포지트하는 단계, 단일 단계로서 상기 PNP 바이폴라 디바이스의 활성베이스 영역 및 약간 도우핑된 N-채널 전계 효과 트랜지스터의 드레인 영역을 도우핑 하는 단계, 다른 단일 단계로서, 상기 바이폴라 디바이스중 한 바이폴라 디바이스의 베이스 접촉 영역, 상기 상보 바이폴라 디바이스의 콜렉터 접촉 영역 및 상기 전계효과 트랜지스터중 한 전계 효과 트랜지스터의 해당하는 도전을 형태의 소오스/드레인을 도우핑하는 단계, 또다른 단일 단계로서 상기 바이폴라 트랜지스터중 한 트랜지스터의 콜렉터 접점, 상기 상보 바이폴라 트랜지스터의 베이스 접점 및 상기 전계효과 트랜지스터중 한 전계 효과 트랜지스터의 해당하는 도전율 형태의 소오스/드레인을 도우핑하는 단계를 포함하는 방법.
  22. 제 21 항에 있어서, 상기 제 1 및 제 2 매몰층을 형성하는 단계는 제 1 도전을 형태의 불순물이 필요하며 주변 영역을 각기 지니는 기판 영역만을 노출하도록 상기 기판 포면 전반에 걸쳐 마스크를 한정하는 단계, 상기 노출된 기판 영역내로 제 1 도전율 형태의 불순물을 도입하는 단계, 제 1 도전율 형태의 불순물로 도우핑되는 주변 영역에 인접한 미스크 부분을 제거함으로써 부가적인 기판 영역을 노출하는 단계, 상기 노출된 모든 기판 부분상에 마스킹 재료층을 형성하는 단계, 상기 마스크를 제거하는 단계, 상기 마스킹 재료층에 의하여 피복되는 영역을 제외한 기판내로 상기 제 1 불순물에 대하여 정반대 도전율 형태의 제 2 도전율 형태의 불순물을 도입하는 단계를 포함하는 방법.
  23. 제 22 항에 있어서, 상기 마스크를 한정하는 단계는 이산화 실리콘 영역에 의하여 반도체 기판과 분리되는 질화 실리콘 영역을 형성하는 단계를 포함하며, 상기 마스크 부분을 제거하는 단계는 질화 실리콘 주변 영역의 질화 실리콘 하부로부터 이산화 실리콘을 측면으로 에칭하는 단계를 포함하는 방법.
  24. 제 23 항에 있어서, 상기 마스킹 재료층을 형성하는 단계는 상기 기판을 산화하는 하는 단계를 포함하는 방법.
  25. 제 24 항에 있어서, 상기 마스크를 제거하는 단계는 질화 실리콘 영역을 에칭하는 단계를 포함하는 방법.
  26. 제 25 항에 있어서, 상기 제 1 도전율 형태의 불순물을 도입하는 단계는 제 1 도전율 형태의 불순물을 이온 주입하는 단계를 포함하는 방법.
  27. 제 22 항에 있어서, 상기 상보적인 도전율 형태의 매몰층은 상기 기판에서 이격되는 방법.
  28. 제 22 항에 있어서, 상기 기판전반에 걸쳐 에피택셜 실리콘층을 형성하는 단계를 포함하는 방법.
  29. 제 28 항에 있어서, 제 1 도전율 형태의 불순물로 도우핑되며 제 1 도전율 형태의 불순물을 포함하는 기판 영역에 해당하는 에피택셜층 영역을 한정하도록 상기 에피택셜층을 마스크하는 단계를 포함하는 방법.
  30. 제 29 항에 있어서, 상기 제 1 도전율 형태의 불순물로 도우핑되는 에피택셜 실리콘 영역은 제 1 도전율 형태의 불순물로 도우핑되는 기판 영역에 해당하는 방법.
  31. 제 30 항에 있어서, 상기 해당하는 기판 영역에 해당하는 영역에서 제 2 도전율 형태의 불순물로 상기 에패택셜층을 마스킹하고 도우핑하는 단계를 포함하는 방법.
  32. 제 31 항에 있어서, 전계분리가 필요한 위치를 한정하도록 상기 에피택셜층을 이방성으로 에칭하는 단계를 포함하는 방법.
  33. 제 32 항에 있어서, 제 1 및 제 2 도전율 형태의 불순물로 주입된 에피택셜 실리콘 영역측상에 스페이서 재료영역을 형성하는 단계를 포함하는 방법.
  34. 제 33 항에 있어서, 전계 분리 영역을 형성하도록 상기 노출된 에피택셜 실리콘 부분을 산화하는 단계를 포함하는 방법.
    ※ 참고사항 : 최초 출원 내용에 의하여 공개하는 것임.
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