KR970023865A - BiCMOS 장치의 제조방법 - Google Patents

BiCMOS 장치의 제조방법 Download PDF

Info

Publication number
KR970023865A
KR970023865A KR1019950034194A KR19950034194A KR970023865A KR 970023865 A KR970023865 A KR 970023865A KR 1019950034194 A KR1019950034194 A KR 1019950034194A KR 19950034194 A KR19950034194 A KR 19950034194A KR 970023865 A KR970023865 A KR 970023865A
Authority
KR
South Korea
Prior art keywords
forming
region
gate
oxide film
film
Prior art date
Application number
KR1019950034194A
Other languages
English (en)
Other versions
KR0154304B1 (ko
Inventor
장영수
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR1019950034194A priority Critical patent/KR0154304B1/ko
Priority to JP8009207A priority patent/JPH09116039A/ja
Priority to US08/688,998 priority patent/US5643810A/en
Publication of KR970023865A publication Critical patent/KR970023865A/ko
Application granted granted Critical
Publication of KR0154304B1 publication Critical patent/KR0154304B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248—Combination of bipolar and field-effect technology
    • H01L21/8249—Bipolar and MOS technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/009—Bi-MOS
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/914—Doping
    • Y10S438/92—Controlling diffusion profile by oxidation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 바이폴라 소자와 MOS 소자가 동일한 반도체기판상에 형성되어 있는 반도체장치의 제조방법에 관한 것으로서, 제1도전형의 반도체기판(30)상에 제2도전형의 매몰층(32)을 형성하는 공정과; 상기 바이폴라소자가 형성될 영역에는 상기 매몰층(32)을 포함하는 상기 반도체기판(30)상에 제2도전형의 에피택셜층(34)을 형성하고 그리고 상기 MOS소자가 형성될 영역에는 제1도전형의 웰(36)을 형성하는 공정과; 상기 에피택셜층(34)과 상기 웰(36)상에 패드산화막(38)을 형성하는 공정과; 상기 패드산화막(38)상에 소정패턴의 질화막(42)을 형성하여 활성영역과 필드영역을 정의하고 그리고 산화공정을 실행하여 소자격리용 산화막(44)을 형성하는 공정과; 상기 질화막(42)의 제거 후, 상기 패드산화막과 소자격리용 산화막상에 소정 패턴의 감광막을 형성하여 내부베이스영역을 정의하고 그리고 불순물 이온주입을 실행하여 상기 에피택셜층(34)의 표면에 상기 내부베이스영역을 형성하는 공정과; 상기 소정패턴의 감광막의 제거후, 상기 활성영역상에 게이트산화막(52)을 형성하는 공정과; 상기 게이트산화막(52)상에 게이트/에미터구조물의 패턴을 형성하는 공정과; 상기 게이트/에미터구조물의 패턴을 마스크로 사용하여 상기 MOS소자가 형성될 영역에 불순물을 주입하여 상기 웰의 표면에 소오스/드레인영역(60a)을 형성하는 공정과; 상기 게이트/에미터구조물의 측벽에 측벽스페이서(62)를 형성하는 공정과; 상기 소오스/드레인영역(60a)과 상기 내부베이스영역(48)및 상기 싱크영역상에만 도전성의 폴리실리콘층(64)을 형성하는 공정과; 상기 전체의 표면상에 산화막(70)을 형성하여 상기 게이트/에미터구조물의 상하부의 측면에서 버드즈 빅구조를 갖는 산화막이 형성되는 공정과; 수직적인 측벽을 갖도록 상기 에미터구조물의 폴리실리콘층(52)을 식각하는 공정과; 상기 게이트/에미터구조물의 상부에 폴리실리콘막(78)을 형성하는 공정을 포함한다. 상기 방법에 의하면, MOS소자의 소오스/드레인영역 및 게이트영역이 모두 자기정합적으로 형성됨과 동시에 바이폴라소자의 에미터와 외부베이스영역이 자기정합적으로 형성되기 때문에, 고정도의 미세패턴을 형성하는 정밀한 리소그라피장치를 사용하지 않고서도 상기 영역들을 구현할 수 있다.

Description

BiCMOS 장치의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 제조방법에 따라 제조된 BiCMOS 장치의 구조를 보여주는 단면도.

Claims (4)

  1. 바이폴라 소자와 MOS소자가 동일한 반도체기판상에 형성되어 있는 반도체장치의 제조방법에 있어서, 제1도전형의 반도체기판(30)상에, 제2도전형의 매몰층(32)을 형성하는 공정과; 상기 바이폴라소자가 형성될 영역에는 상기 매몰층(32)을 포함하는 상기 반도체기판(30)상에 제2도전형의 에피택셜층(34)을 형성하고 그리고 상기 MOS소자가 형성될 영역에는 제1도전형의 웰(36)을 형성하는 공정과; 상기 에피택셜층(34)과 상기 웰(36)상에 패드산화막(38)을 형성하는 공정과; 상기 패드산화막(38)상에 소정패턴의 질화막(42)을 형성하여 활성영역과 필드영역을 정의하고 그리고 산화공정을 실행하여 소자격리용 산화막(44)을 형성하는 공정과; 상기 질화막(42)의 제거 후, 상기 패드산화막과 소자격리용 산화막상에 소정 패턴의 감광막을 형성하여 내부베이스영역을 정의하고 그리고 불순물이온주입을 실행하여 상기 에피택셜층(34)의 표면에 상기 내부베이스영역을 형성하는 공정과; 상기 소정 패턴의 감광막의 제거후, 상기 활성영역상에 게이트산화막(52)을 형성하는 공정과; 상기 게이트산화막(52)상에 게이트/에미터구조물의 패턴을 형성하는 공정과; 상기 게이트/에미터구조물의 패턴을 마스크로 사용하여 상기 MOS소자가 형성될 영역에 불순물을 주입하여 상기 웰의 표면에 소오스/드레인영역(60a)을 형성하는 공정과; 상기 게이트/에미터구조물의 측벽에 측벽스페이서(62)를 형성하는 공정과; 상기 소오스/드레인영역(60a)과 상기 내부베이스영역(48)및 상기 싱크영역상에만 도전성의 폴리실리콘층(64)을 형성하는 공정과; 상기 전체의 표면상에 산화막(70)을 형성하여 상기 게이트/에미터구조물의 상하부의 측면에서 버드즈 빅구조를 갖는 산화막이 형성되는 공정과; 수직적인 측벽을 갖도록 상기 에미터구조물의 폴리실리콘층(52)을 식각하는 공정과; 상기 게이트/에미터구조물의 상부에 폴리실리콘막(78)을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서, 상기 게이트/에미터구조물의 패턴을 형성하는 공정은 상기 게이트산화막(52)상에 폴리실리콘층(52)을 형성하는 공정과, 상기 폴리실리콘층(52)상에 산화막(54)과 질화막(56)을 순차로 형성하는 공정 및, 소정 패턴의 마스크를 사용하여 상기 적층된 구조를 순차적으로 제거하여 게이트/에미터구조물을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제1항에 있어서, 상기 측벽스페이서(62)의 형성공정은 상기 게이트/에미터구조물을 포함하는 전체의 표면상에 산화막을 형성하는 공정과, 이 산화막을 식각하여 상기 측벽스페이서(62)의 형성과 동시에 상기 게이트산화막(52)이 제거되는 공정을 포함하는 것을 특징으로하는 반도체장치의 제조방법.
  4. 제1항에 있어서, 상기 게이트/에미터구조물의 상부에 형성된 상기 폴리실리콘막(78)상에 실리사이드막(80)을 형성하는 공정을 부가하는 것은 특징으로 하는 반도체장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950034194A 1995-10-06 1995-10-06 Bicmos장치의 제조방법 KR0154304B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019950034194A KR0154304B1 (ko) 1995-10-06 1995-10-06 Bicmos장치의 제조방법
JP8009207A JPH09116039A (ja) 1995-10-06 1996-01-23 ＢｉＣＭＯＳ装置の製造方法
US08/688,998 US5643810A (en) 1995-10-06 1996-08-01 Methods of forming BiCMOS semiconductor devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950034194A KR0154304B1 (ko) 1995-10-06 1995-10-06 Bicmos장치의 제조방법

Publications (2)

Publication Number Publication Date
KR970023865A true KR970023865A (ko) 1997-05-30
KR0154304B1 KR0154304B1 (ko) 1998-12-01

Family

ID=19429376

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950034194A KR0154304B1 (ko) 1995-10-06 1995-10-06 Bicmos장치의 제조방법

Country Status (3)

Country Link
US (1) US5643810A (ko)
JP (1) JPH09116039A (ko)
KR (1) KR0154304B1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0182030B1 (ko) * 1995-11-30 1999-03-20 김광호 바이시모스 트랜지스터 및 그 제조 방법
KR970054363A (ko) * 1995-12-30 1997-07-31 김광호 다이오드를 내장한 절연게이트 바이폴라 트랜지스터 및 그 제조방법
JP3013784B2 (ja) * 1996-08-22 2000-02-28 日本電気株式会社 ＢｉＣＭＯＳ集積回路の製造方法
KR100270965B1 (ko) 1998-11-07 2000-12-01 윤종용 고속 바이폴라 트랜지스터 및 그 제조방법
WO2007035416A2 (en) * 2005-09-15 2007-03-29 Texas Instruments Incorporated Integrated circuit with gate self-protection
DE102005044124B4 (de) * 2005-09-15 2010-11-25 Texas Instruments Deutschland Gmbh Verfahren zur Herstellung einer integrierten Schaltung mit Gate-Selbstschutz, und integrierte Schaltung mit Gate-Selbstschutz
CN102074474B (zh) * 2009-11-24 2013-07-10 无锡华润上华半导体有限公司 双极晶体管的制造方法
CN103035729B (zh) * 2012-12-04 2015-06-03 上海华虹宏力半导体制造有限公司 射频ldmos器件及其制造方法
CN105990254A (zh) * 2015-03-05 2016-10-05 北大方正集团有限公司 BiCMOS集成电路的制造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4963502A (en) * 1988-08-25 1990-10-16 Texas Instruments, Incorporated Method of making oxide-isolated source/drain transistor
US5006476A (en) * 1988-09-07 1991-04-09 North American Philips Corp., Signetics Division Transistor manufacturing process using three-step base doping
US5279976A (en) * 1991-05-03 1994-01-18 Motorola, Inc. Method for fabricating a semiconductor device having a shallow doped region
US5348896A (en) * 1992-11-27 1994-09-20 Winbond Electronic Corp. Method for fabricating a BiCMOS device

Also Published As

Publication number Publication date
US5643810A (en) 1997-07-01
KR0154304B1 (ko) 1998-12-01
JPH09116039A (ja) 1997-05-02

Similar Documents

Publication Publication Date Title
US4752589A (en) Process for the production of bipolar transistors and complementary MOS transistors on a common silicon substrate
KR910013577A (ko) 반도체 장치의 제조방법
KR0149527B1 (ko) 반도체 소자의 고전압용 트랜지스터 및 그 제조방법
KR100272527B1 (ko) 반도체 소자 및 그 제조방법
KR910007133A (ko) 고 성능 BiCMOS 회로를 제조하는 방법
KR970023865A (ko) BiCMOS 장치의 제조방법
KR960703269A (ko) 실리사이드 공정에서 사용되는 마스킹 방법 (masking method used in silicide process)
US5616509A (en) Method for fabricating a semiconductor device
KR970017994A (ko) 다수의 마이크로 전자 회로를 soi상에 제작하기 위한 방법
KR960043091A (ko) 반도체장치의 제조방법
US5830796A (en) Method of manufacturing a semiconductor device using trench isolation
JP2830089B2 (ja) 半導体集積回路の製造方法
KR970023885A (ko) 모스 전계 효과 트랜지스터의 제조방법
KR970030497A (ko) 모스 전계효과 트랜지스터의 제조방법
JPH0794734A (ja) 高耐圧トランジスタの製造方法
KR960026450A (ko) 반도체 소자의 mosfet 제조 방법
KR960036145A (ko) 고집적 박막 트랜지스터 및 그 제조 방법
KR970054340A (ko) 반도체 소자의 트랜지스터 제조 방법
KR960043252A (ko) 박막 트랜지스터 제조 방법
KR930015013A (ko) 매립형 콘택영역을 구비하는 반도체소자 및 그 형성방법
KR960019653A (ko) 반도체 소자의 소자분리막 형성방법
KR930018740A (ko) 반도체장치의 제조방법
KR980006049A (ko) 소자분리 방법
KR960009204A (ko) 이피롬의 제조방법
KR970054382A (ko) 저도핑 드레인 구조의 모스 트랜지스터 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110705

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee