KR960703269A - 실리사이드 공정에서 사용되는 마스킹 방법 (masking method used in silicide process) - Google Patents

실리사이드 공정에서 사용되는 마스킹 방법 (masking method used in silicide process) Download PDF

Info

Publication number
KR960703269A
KR960703269A KR1019950704988A KR19950704988A KR960703269A KR 960703269 A KR960703269 A KR 960703269A KR 1019950704988 A KR1019950704988 A KR 1019950704988A KR 19950704988 A KR19950704988 A KR 19950704988A KR 960703269 A KR960703269 A KR 960703269A
Authority
KR
South Korea
Prior art keywords
polysilicon
polysilicon portion
island
oxide
oxide sidewall
Prior art date
Application number
KR1019950704988A
Other languages
English (en)
Other versions
KR100303704B1 (ko
Inventor
마이클 그루비시크
크리스토퍼 에스. 블레어
Original Assignee
존 엠.클락 3세
내쇼날 세미컨덕터 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 존 엠.클락 3세, 내쇼날 세미컨덕터 코포레이션 filed Critical 존 엠.클락 3세
Publication of KR960703269A publication Critical patent/KR960703269A/ko
Application granted granted Critical
Publication of KR100303704B1 publication Critical patent/KR100303704B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Bipolar Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

노출된 산화물 스페이서 부분(37,40)을 에칭하는 데 사용되는 마스크 개구부(52)는 분리된 실리콘 아일랜드(12)의 에지를 따라 형성되는 어떠한 기생 산화물 스페이서(44)라도 노출시키지 않게 이루어진다. 따라서, 바람직한 산화물 스페이서(38,39)는 노출된 실리콘 및 폴리 실리콘 표면상에 형성되는 실리 사이드 부분을 적절히 분리시키도록 손상되지 않는다. 이러한 공정은 분리된 실리콘 아일랜드(12)에 형성되는 바이폴라 또는 MOS 트랜지스터의 형성시 사용될 수 있다.

Description

실리사이드 공정에서 사용되는 마스킹 방법(MASKING METHOD USED IN SIL-ICIDE PROCESS)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제8도 및 제9도는 본 발명에 의해 개선될 수 있는 마스킹 및 에칭 공정을 사용하여 형성되는 구조의 평면도이다.

Claims (9)

  1. 폴리 실리콘 부분 및 실리콘 영역상에 연속 실리사이드 층을 형성하는 방법에 있어서, 전계 산화물에 의해 에워싸이고 에지를 지니는 실리콘 아일랜드를 형성함으로써 실리콘 웨이퍼 상에서 실리콘 영역을 분리시키는 단계, 상기 아일랜드상에 하나 또는 그 이상의 분리된 폴리 실리콘 부분을 형성하도록 상기 폴리 실리콘층을 에칭하는 단계로서, 상기 폴리 실리콘 층을 통해 에칭한 후에 상기 아일랜드의 상측 표면의 일부가 에칭되게 하고 상승 계단이 상기 아일랜드의 에칭된 에지를 따라 형성되게 하는 상기 폴리 실리콘의 에칭 단계, 상기 아일랜드의 상측 표면에 실질적으로 수직인 상기 폴리 실리콘 부분의 노출된 측표면 및 상기 상승 계단을 따라 산화물 측벽 스폐이서를 형성하는 단계, 상기 하나 또는 그 이상의 폴리 실리콘 부분의 표면을 따라 상기 하나 또는 그 이상의 산화물 측벽 스페이서의 일부를 노출시키지만 상기 상승 계단을 따라 형성된 상기 산화 측벽 스페이서의 일부를 노출시키지 않는 마스크를 상기 산화물 측벽 스페이서상에 형성하는 단계, 상기 산화물 측벽 스페이서의 노출된 부분을 제거하기 위하여 산화물 에칭액을 사용하여, 상기 에칭액이 상기 마스크 하부로 및 상기 상승 계단을 따라 형성된 상기 산화물 측벽 스페이서를 통해 터널링하는 것을 허용하지 않도록 위치해 있는 상기 마스크 개구부를 통해 노출된 상기 산화물 측벽 스페이서를 에칭하는 단계, 상기 하나 또는 그 이상의 폴리 실리콘 부분상에, 상기 산화물 측벽 스페이서 상에, 및 상기 아일랜드의 노출된 부분상에 고융점 금속층을 데포지트하는 단계, 상기 금속과 어느 하부에 놓인 폴리 실리콘 및 실리콘이라도 합금시켜 실리사이드를 형성하도록 상기 고융점 금속을 가열하는 단계, 및 상기 산화물 측벽 스페이서의 상부에 놓인 상기 고융점 금속의 부분을 제거하는 단계를 포함하는 방법.
  2. 제1항에 있어서, 상기 폴리 실리콘 부분 중 하나에 인접한 상기 아일랜드의 상측 표면에 제1형태의 도우핑된 영역을 형성하는 단계를 부가적으로 포함하며, 상기 마스크를 형성하는 단계는 상기 실리사이드의 연속층이 상기 도우핑된 영역 및 상기 폴리 실리콘 부분 중 하나상에 형성되도록 상기 도우핑된 영역에 인접한 상기 폴리 실리콘 부분의 하나의 측표면을 따라 산화물 측벽 스페이서의 일부를 노출시키는 방법.
  3. 제2항에 있어서, 상기 도우핑된 영역은 바이폴라 트랜지스터의 베이스인 방법.
  4. 제2항에 있어서, 상기 도우핑된 영역은 MOS 트랜지스터의 소오스인 방법
  5. 제2항에 있어서, 상기 도우핑된 영역은 MOS 트랜지스터의 드레인인 방법.
  6. 제1항에 있어서, 상기 폴리 실리콘 부분은 바이폴라 트랜지스터용 베이스 접점 폴리 실리콘 부분 및 에미터 접점 폴리 실리콘 부분을 포함하며, 상기 베이스 접점 폴리 실리콘 부분을 따라 형성된 산화물 측벽 스페이서의 일부는 상기 마스크 형성 단계중에 노출되고 상기 산화물 에칭액에 의해 에칭되어 제거됨으로써 상기 실리사이드가 상기 베이스 접점 폴리 실리콘 부분 및 상기 베이스 접점 폴리 실리콘 부분에 인접한 상기 아일랜드에 형성된 외인성 베이스 영역상에 연속층을 형성할 수 있는 것을 특징으로 하는 방법.
  7. 제1항에 있어서, 상기 폴리 실리콘 부분은 MOS 트랜지스터용 소오스 접점 폴리 실리콘 부분 및 게이트 폴리 실리콘 부분을 포함하며, 상기 소오스 접점 폴리 실리콘 부분을 따라 형성된 산화물 측벽 스페이스의 일부는 상기 마스크 형성 단계중에 노출되고 상기 에칭액에 의해 에칭되어 제거됨으로써 상기 실리사이드가 상기 소오스 접점 폴리 실리콘 부분 및 상기 소오스 접점 폴리 실리콘 부분에 인접한 상기 아일랜드에 형성된 도우핑된 영역상에 연속층을 형성할 수 있는 것을 특징으로 하는 방법.
  8. 제1항에 있어서, 상기 폴리 실리콘 부분은 MOS 트랜지스터용 드레인 접점 폴리 실리콘 부분 및 게이트 폴리 실리콘 부분을 포함하며, 상기 드레인 접점 폴리 실리콘 부분을 따라 형성된 산화물 측벽 스페이서의 일부는 상기 마스크 형성 단계중에 노출되고 상기 산화물 에칭액에 의해 에칭되어 제거됨으로써 상기 실리사이드가 상기 드레인 접점 폴리 실리콘 부분 및 상기 드레인 접점 폴리 실리콘 부분에 인접한 상기 아일랜드에 형성되는 도우핑된 영역상에 연속층을 형성할 수 있는 것을 특징으로 하는 방법.
  9. 제1항에 있어서, 상기 마스크의 개구부는 상기 아일랜드의 어느 에지라도 중복하지 않는 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950704988A 1994-03-10 1995-01-20 실리사이드공정에서사용되는마스킹방법 KR100303704B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US08/209,087 1994-03-10
US08/209,087 US5451546A (en) 1994-03-10 1994-03-10 Masking method used in salicide process for improved yield by preventing damage to oxide spacers
US08/209087 1994-03-10
PCT/US1995/000798 WO1995024731A1 (en) 1994-03-10 1995-01-20 Masking method used in salicide process

Publications (2)

Publication Number Publication Date
KR960703269A true KR960703269A (ko) 1996-06-19
KR100303704B1 KR100303704B1 (ko) 2001-11-30

Family

ID=22777273

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950704988A KR100303704B1 (ko) 1994-03-10 1995-01-20 실리사이드공정에서사용되는마스킹방법

Country Status (5)

Country Link
US (1) US5451546A (ko)
EP (1) EP0698285B1 (ko)
KR (1) KR100303704B1 (ko)
DE (1) DE69508493T2 (ko)
WO (1) WO1995024731A1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5650654A (en) * 1994-12-30 1997-07-22 International Business Machines Corporation MOSFET device having controlled parasitic isolation threshold voltage
US8603870B2 (en) * 1996-07-11 2013-12-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
TW548686B (en) * 1996-07-11 2003-08-21 Semiconductor Energy Lab CMOS semiconductor device and apparatus using the same
KR100248504B1 (ko) * 1997-04-01 2000-03-15 윤종용 바이폴라 트랜지스터 및 그의 제조 방법
US6274421B1 (en) 1998-01-09 2001-08-14 Sharp Laboratories Of America, Inc. Method of making metal gate sub-micron MOS transistor
US6133106A (en) * 1998-02-23 2000-10-17 Sharp Laboratories Of America, Inc. Fabrication of a planar MOSFET with raised source/drain by chemical mechanical polishing and nitride replacement
JP2002523899A (ja) * 1998-08-25 2002-07-30 マイクロン・テクノロジー・インコーポレーテッド 特異化された多数のプラグのアラインメント許容度を改善する方法及び構造
US6066552A (en) 1998-08-25 2000-05-23 Micron Technology, Inc. Method and structure for improved alignment tolerance in multiple, singularized plugs
US6806154B1 (en) 1998-10-08 2004-10-19 Integrated Device Technology, Inc. Method for forming a salicided MOSFET structure with tunable oxynitride spacer
US6346449B1 (en) 1999-05-17 2002-02-12 Taiwan Semiconductor Manufacturing Company Non-distort spacer profile during subsequent processing
US7132365B2 (en) * 2004-08-10 2006-11-07 Texas Instruments Incorporated Treatment of silicon prior to nickel silicide formation
US7778812B2 (en) * 2005-01-07 2010-08-17 Micron Technology, Inc. Selecting data to verify in hardware device model simulation test generation

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4764480A (en) * 1985-04-01 1988-08-16 National Semiconductor Corporation Process for making high performance CMOS and bipolar integrated devices on one substrate with reduced cell size
KR100234550B1 (ko) * 1990-04-02 1999-12-15 클라크 3세 존 엠 증가된 항복 전압을 지닌 트랜지스터 디바이스 및 제조방법
US5079182A (en) * 1990-04-02 1992-01-07 National Semiconductor Corporation Bicmos device having self-aligned well tap and method of fabrication
US5139961A (en) * 1990-04-02 1992-08-18 National Semiconductor Corporation Reducing base resistance of a bjt by forming a self aligned silicide in the single crystal region of the extrinsic base

Also Published As

Publication number Publication date
EP0698285A1 (en) 1996-02-28
DE69508493T2 (de) 1999-10-28
EP0698285B1 (en) 1999-03-24
WO1995024731A1 (en) 1995-09-14
KR100303704B1 (ko) 2001-11-30
US5451546A (en) 1995-09-19
DE69508493D1 (de) 1999-04-29

Similar Documents

Publication Publication Date Title
KR960043273A (ko) 버티칼(vertical) 트랜지스터 및 그 제조방법
KR910013577A (ko) 반도체 장치의 제조방법
KR940010205A (ko) 고집적 반도체 소자의 콘택홀 형성 방법
KR960703269A (ko) 실리사이드 공정에서 사용되는 마스킹 방법 (masking method used in silicide process)
JP2619340B2 (ja) 半導体素子の高電圧トランジスタ構造及びその製造方法
KR970023865A (ko) BiCMOS 장치의 제조방법
US5681765A (en) Process for fabricating single polysilicon high performance BICMOS
KR960043091A (ko) 반도체장치의 제조방법
KR970008580A (ko) 반도체 소자의 트랜지스터 제조방법
KR960002489A (ko) 반도체 소자의 금속 콘택 형성방법
KR100422823B1 (ko) 모스트랜지스터제조방법
KR960002568A (ko) 반도체 소자의 콘택홀 형성방법
KR970053050A (ko) 반도체 소자의 모스 트랜지스터 제조방법
JPH0794734A (ja) 高耐圧トランジスタの製造方法
JPH05259446A (ja) 半導体装置の製造方法
KR980006049A (ko) 소자분리 방법
KR960026450A (ko) 반도체 소자의 mosfet 제조 방법
KR960036145A (ko) 고집적 박막 트랜지스터 및 그 제조 방법
KR930015013A (ko) 매립형 콘택영역을 구비하는 반도체소자 및 그 형성방법
KR960005895A (ko) 모스트랜지스터 제조방법
KR970024168A (ko) 모스 트랜지스터 및 그의 제조방법(A MOS transistor and a method of fabricating the same)
KR970054330A (ko) 바이폴라 트랜지스터의 에미터 전극 형성방법
KR970030497A (ko) 모스 전계효과 트랜지스터의 제조방법
KR980006474A (ko) 반도체 장치의 전계효과트랜지스터 및 그 제조방법
KR940016920A (ko) 저부게이트 박막트랜지스터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130628

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20140627

Year of fee payment: 14

EXPY Expiration of term