JPH09275199A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH09275199A JPH09275199A JP8108627A JP10862796A JPH09275199A JP H09275199 A JPH09275199 A JP H09275199A JP 8108627 A JP8108627 A JP 8108627A JP 10862796 A JP10862796 A JP 10862796A JP H09275199 A JPH09275199 A JP H09275199A
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Abstract
(57)【要約】
【課題】 良好な光電変換特性を持つＰｉＮ型ＰＤと、
高周波特性を持つ縦型ＮＰＮ及び縦型ＰＮＰと、最適な
特性を持つＮＭＯＳ及びＰＭＯＳを同一基板上に備えた
半導体装置及びその製造方法を提供する。 【解決手段】 Ｎ+ 型基板１に第１及び第２のＮ- 型エ
ピタキシャル層２，６を形成し、第２のＮ- 型エピタキ
シャル層６に浅い拡散深さのＰ+ 型アノード拡散層21を
形成してＰｉＮ型ＰＤを構成し、Ｐ型埋込み層４と素子
分離用拡散層８とで各Ｎ- 型エピタキシャル層と分離し
てコレクタ領域を形成して縦型ＮＰＮを構成し、Ｐ型埋
込み層４とＰ型コレクタ拡散層13とでコレクタ領域を形
成して縦型ＰＮＰを構成し、Ｐ型埋込み層４と素子分離
用拡散層８とで各Ｎ- 型エピタキシャル層と分離してウ
エル領域を形成してＰＭＯＳを構成し、Ｐ型埋込み層４
とＰ型ウエル拡散層15とをウエル領域としてＮＭＯＳを
形成して、半導体装置を構成する。
高周波特性を持つ縦型ＮＰＮ及び縦型ＰＮＰと、最適な
特性を持つＮＭＯＳ及びＰＭＯＳを同一基板上に備えた
半導体装置及びその製造方法を提供する。 【解決手段】 Ｎ+ 型基板１に第１及び第２のＮ- 型エ
ピタキシャル層２，６を形成し、第２のＮ- 型エピタキ
シャル層６に浅い拡散深さのＰ+ 型アノード拡散層21を
形成してＰｉＮ型ＰＤを構成し、Ｐ型埋込み層４と素子
分離用拡散層８とで各Ｎ- 型エピタキシャル層と分離し
てコレクタ領域を形成して縦型ＮＰＮを構成し、Ｐ型埋
込み層４とＰ型コレクタ拡散層13とでコレクタ領域を形
成して縦型ＰＮＰを構成し、Ｐ型埋込み層４と素子分離
用拡散層８とで各Ｎ- 型エピタキシャル層と分離してウ
エル領域を形成してＰＭＯＳを構成し、Ｐ型埋込み層４
とＰ型ウエル拡散層15とをウエル領域としてＮＭＯＳを
形成して、半導体装置を構成する。
Description
【０００１】
【発明の属する技術分野】この発明は、ＰｉＮ型フォト
ダイオードとバイポーラトランジスタと電界効果型トラ
ンジスタとを同一基板上に備えた半導体装置及びその製
造方法に関する。
ダイオードとバイポーラトランジスタと電界効果型トラ
ンジスタとを同一基板上に備えた半導体装置及びその製
造方法に関する。
【０００２】
【従来の技術】ＰＮ接合を有するフォトダイオードと、
その出力信号を処理する能動素子を同一基板上に構成し
た半導体装置は、従来から知られている。例えば、特開
昭５６−６１１６０号には図７に示すような構成のもの
が開示されている。フォトダイオード（以下ＰＤと略称
する）は、Ｐ型基板101 に形成されたＮ- 型エピタキシ
ャル層104 とＮ型埋込み層102 とＮ型カソード拡散層10
7 とでカソードを形成し、浅く形成されたＰ型アノード
拡散層113 とＰ型アノードコンタクト拡散層110とでア
ノードを形成しており、ＰＮ接合はＰ型アノード拡散層
113 及びＰ型アノードコンタクト拡散層110 とＮ- 型エ
ピタキシャル層104 とで形成している。能動素子である
接合型電界効果トランジスタ（以下ＪＦＥＴと略称す
る）は、Ｎ-型エピタキシャル層104 をチャネル領域と
し、Ｐ型埋込み層103 ，Ｐ型ゲート拡散層109 ，Ｎ型ソ
ース・ドレイン拡散層112 により構成されている。ＮＰ
Ｎバイポーラトランジスタ（以下ＮＰＮと略称する）
は、Ｎ- 型エピタキシャル層104をコレクタとし、Ｎ型
埋込み層102 ，Ｎ型コレクタ拡散層106 ，Ｐ型ベース拡
散層108 ，Ｎ型エミッタ拡散層111 により構成されてい
る。そして、Ｐ型分離領域105 により素子を分離してい
る。なお、114 は絶縁膜である。
その出力信号を処理する能動素子を同一基板上に構成し
た半導体装置は、従来から知られている。例えば、特開
昭５６−６１１６０号には図７に示すような構成のもの
が開示されている。フォトダイオード（以下ＰＤと略称
する）は、Ｐ型基板101 に形成されたＮ- 型エピタキシ
ャル層104 とＮ型埋込み層102 とＮ型カソード拡散層10
7 とでカソードを形成し、浅く形成されたＰ型アノード
拡散層113 とＰ型アノードコンタクト拡散層110とでア
ノードを形成しており、ＰＮ接合はＰ型アノード拡散層
113 及びＰ型アノードコンタクト拡散層110 とＮ- 型エ
ピタキシャル層104 とで形成している。能動素子である
接合型電界効果トランジスタ（以下ＪＦＥＴと略称す
る）は、Ｎ-型エピタキシャル層104 をチャネル領域と
し、Ｐ型埋込み層103 ，Ｐ型ゲート拡散層109 ，Ｎ型ソ
ース・ドレイン拡散層112 により構成されている。ＮＰ
Ｎバイポーラトランジスタ（以下ＮＰＮと略称する）
は、Ｎ- 型エピタキシャル層104をコレクタとし、Ｎ型
埋込み層102 ，Ｎ型コレクタ拡散層106 ，Ｐ型ベース拡
散層108 ，Ｎ型エミッタ拡散層111 により構成されてい
る。そして、Ｐ型分離領域105 により素子を分離してい
る。なお、114 は絶縁膜である。
【０００３】また、特開平４−１５１８７１号，特開平
４−１５１８７２号，特開平４−１５１８７３号，特開
平４−１５１８７４号には、Ｐ型基板にＰ- 型エピタキ
シャル層とＮ型エピタキシャル層を順次形成して、ＰＤ
とＮＰＮを同一基板上に構成した半導体装置が開示され
ている。次に、特開平４−１５１８７１号に開示されて
いる半導体装置を図８に基づいて説明する。ＰＤは、Ｐ
型基板201 上に形成したＰ- 型エピタキシャル層202 と
Ｎ型エピタキシャル層203 とでＰＮ接合を形成し、Ｎ型
アノード拡散層208 でアノード取り出し領域を、Ｐ型埋
込み層204 とＰ型拡散層207 とでカソード取り出し領域
を形成している。ＮＰＮはＰ- 型エピタキシャル層202
に形成されたＰ型埋込み層204 上に形成され、Ｎ型エピ
タキシャル層203 をコレクタとし、Ｎ型埋込み層205 ，
Ｎ型コレクタ拡散層209 ，Ｐ型外部ベース拡散層210 ，
Ｐ型真性ベース拡散層211 ，Ｎ型エミッタ拡散層212 ，
エミッタポリシリコン213 により構成されている。そし
て、素子分離はポリシリコン206 を用いたトレンチによ
り行っている。なお、214 は絶縁膜である。
４−１５１８７２号，特開平４−１５１８７３号，特開
平４−１５１８７４号には、Ｐ型基板にＰ- 型エピタキ
シャル層とＮ型エピタキシャル層を順次形成して、ＰＤ
とＮＰＮを同一基板上に構成した半導体装置が開示され
ている。次に、特開平４−１５１８７１号に開示されて
いる半導体装置を図８に基づいて説明する。ＰＤは、Ｐ
型基板201 上に形成したＰ- 型エピタキシャル層202 と
Ｎ型エピタキシャル層203 とでＰＮ接合を形成し、Ｎ型
アノード拡散層208 でアノード取り出し領域を、Ｐ型埋
込み層204 とＰ型拡散層207 とでカソード取り出し領域
を形成している。ＮＰＮはＰ- 型エピタキシャル層202
に形成されたＰ型埋込み層204 上に形成され、Ｎ型エピ
タキシャル層203 をコレクタとし、Ｎ型埋込み層205 ，
Ｎ型コレクタ拡散層209 ，Ｐ型外部ベース拡散層210 ，
Ｐ型真性ベース拡散層211 ，Ｎ型エミッタ拡散層212 ，
エミッタポリシリコン213 により構成されている。そし
て、素子分離はポリシリコン206 を用いたトレンチによ
り行っている。なお、214 は絶縁膜である。
【０００４】また、特開平３−１４５７７１号，特開平
１−３０２８５４号には、Ｎ型基板に２層のＮ型エピタ
キシャル層を順次形成して、ＰＤとＮＰＮを同一基板上
に構成した半導体装置が開示されている。特開平３−１
４５７７１号に開示されている半導体装置を図９に基づ
いて説明する。図９において、ＰＤはＮ型基板301 上に
形成したＮ- 型エピタキシャル層302 とＰ型アノード埋
込み層306 でＰＮ接合を形成し、Ｐ型アノード拡散層31
1 でアノード取り出し領域を、Ｎ型拡散層309でカソー
ド取り出し領域を形成している。ＮＰＮはＮ- 型エピタ
キシャル層302に形成されたＰ型埋込み層304 上に形成
され、Ｎ型エピタキシャル層303 をコレクタとし、Ｎ型
埋込み層305 ，Ｎ型コレクタ拡散層310 ，Ｐ型外部ベー
ス拡散層312 ，Ｐ型真性ベース拡散層313 ，Ｎ型エミッ
タ拡散層314 ，エミッタポリシリコン315 により構成さ
れている。そして、素子分離はポリシリコン307 を用い
たトレンチにより行っている。なお、308 はＰ型拡散
層、316 は絶縁膜である。
１−３０２８５４号には、Ｎ型基板に２層のＮ型エピタ
キシャル層を順次形成して、ＰＤとＮＰＮを同一基板上
に構成した半導体装置が開示されている。特開平３−１
４５７７１号に開示されている半導体装置を図９に基づ
いて説明する。図９において、ＰＤはＮ型基板301 上に
形成したＮ- 型エピタキシャル層302 とＰ型アノード埋
込み層306 でＰＮ接合を形成し、Ｐ型アノード拡散層31
1 でアノード取り出し領域を、Ｎ型拡散層309でカソー
ド取り出し領域を形成している。ＮＰＮはＮ- 型エピタ
キシャル層302に形成されたＰ型埋込み層304 上に形成
され、Ｎ型エピタキシャル層303 をコレクタとし、Ｎ型
埋込み層305 ，Ｎ型コレクタ拡散層310 ，Ｐ型外部ベー
ス拡散層312 ，Ｐ型真性ベース拡散層313 ，Ｎ型エミッ
タ拡散層314 ，エミッタポリシリコン315 により構成さ
れている。そして、素子分離はポリシリコン307 を用い
たトレンチにより行っている。なお、308 はＰ型拡散
層、316 は絶縁膜である。
【０００５】また、上記特開平１−３０２８５４号に開
示されている半導体装置を、図10に基づいて説明する。
図10において、ＰＤはＮ型基板401 上に形成された第１
のＮ型エピタキシャル層402 上に設けられている第２の
Ｎ型エピタキシャル層403 とＰ型アノード拡散層409 の
ＰＮ接合により形成され、ＮＰＮは第１のＮ型エピタキ
シャル層402 に形成されたＰ型埋込み層404 とＰ型拡散
層405 により囲まれた第２のＮ型エピタキシャル層403
をコレクタとし、Ｐ型ベース拡散層406 ，Ｎ型コレクタ
拡散層407 ，Ｎ型エミッタ拡散層408 により構成されて
いる。
示されている半導体装置を、図10に基づいて説明する。
図10において、ＰＤはＮ型基板401 上に形成された第１
のＮ型エピタキシャル層402 上に設けられている第２の
Ｎ型エピタキシャル層403 とＰ型アノード拡散層409 の
ＰＮ接合により形成され、ＮＰＮは第１のＮ型エピタキ
シャル層402 に形成されたＰ型埋込み層404 とＰ型拡散
層405 により囲まれた第２のＮ型エピタキシャル層403
をコレクタとし、Ｐ型ベース拡散層406 ，Ｎ型コレクタ
拡散層407 ，Ｎ型エミッタ拡散層408 により構成されて
いる。
【０００６】
【発明が解決しようとする課題】ところで、図７に示し
た従来例においては、ＰＤはＰ型基板101 に形成された
Ｎ- 型エピタキシャル層104 とＮ型埋込み層102 とＮ型
カソード107 とでカソードを形成しているため、Ｐ型基
板101 とＮ型埋込み層102 との間にＰＮ接合が形成され
る。このため、寄生的に接合容量が形成され、ＰＤの時
定数が劣化し周波数応答が悪くなるという問題がある。
また、Ｎ- 型エピタキシャル層104 はＰＤのＰＮ接合の
Ｎ層とＮＰＮのコレクタを兼ねている。ＰＤの特性にと
って最適なＮ- 型エピタキシャル層104 の濃度は１Ｅ14
cm-3以下にであるが、ＮＰＮの特性にとって最適なＮ-
型エピタキシャル層104 の濃度は１Ｅ15cm-3〜１Ｅ16cm
-3であり、ＰＤ，ＮＰＮ共に良好な特性にすることがで
きないという問題がある。更に、Ｐ型アノード拡散層11
3 は浅く形成されているため、Ｎ- 型エピタキシャル層
104 の表面近傍で光電変換する短波長の光に対しては感
度が高くなる。しかし、素子分離をＰ型分離領域105 で
行っているため、Ｐ型分離領域105 はＮ- 型エピタキシ
ャル層104 の膜厚分拡散させる必要がある。このため、
Ｎ- 型エピタキシャル層104 の膜厚を厚く形成すること
ができず、Ｎ- 型エピタキシャル層104の深い領域で光
電変換する長波長の光に対しては感度が低くなるという
問題がある。
た従来例においては、ＰＤはＰ型基板101 に形成された
Ｎ- 型エピタキシャル層104 とＮ型埋込み層102 とＮ型
カソード107 とでカソードを形成しているため、Ｐ型基
板101 とＮ型埋込み層102 との間にＰＮ接合が形成され
る。このため、寄生的に接合容量が形成され、ＰＤの時
定数が劣化し周波数応答が悪くなるという問題がある。
また、Ｎ- 型エピタキシャル層104 はＰＤのＰＮ接合の
Ｎ層とＮＰＮのコレクタを兼ねている。ＰＤの特性にと
って最適なＮ- 型エピタキシャル層104 の濃度は１Ｅ14
cm-3以下にであるが、ＮＰＮの特性にとって最適なＮ-
型エピタキシャル層104 の濃度は１Ｅ15cm-3〜１Ｅ16cm
-3であり、ＰＤ，ＮＰＮ共に良好な特性にすることがで
きないという問題がある。更に、Ｐ型アノード拡散層11
3 は浅く形成されているため、Ｎ- 型エピタキシャル層
104 の表面近傍で光電変換する短波長の光に対しては感
度が高くなる。しかし、素子分離をＰ型分離領域105 で
行っているため、Ｐ型分離領域105 はＮ- 型エピタキシ
ャル層104 の膜厚分拡散させる必要がある。このため、
Ｎ- 型エピタキシャル層104 の膜厚を厚く形成すること
ができず、Ｎ- 型エピタキシャル層104の深い領域で光
電変換する長波長の光に対しては感度が低くなるという
問題がある。
【０００７】また、図８に示した従来例においては、Ｐ
ＤのＰＮ接合はＰ- 型エピタキシャル層202 とＮ型エピ
タキシャル層203 とで形成している。またＮ型エピタキ
シャル層203 はＮＰＮのコレクタを形成しているため、
ＮＰＮの特性を維持する必要があり、したがって、Ｎ型
エピタキシャル層203 は膜厚を１〜３μｍ，濃度を１Ｅ
15cm-3〜１Ｅ16cm-3に形成されている。一方、Ｐ- 型エ
ピタキシャル層202 の濃度は１Ｅ12cm-3〜１Ｅ14cm-3と
低濃度に形成されているため、ＰＤの空乏層は主にＰ-
型エピタキシャル層202 側に広がり、Ｎ型エピタキシャ
ル層203 側には広がり難い。このため、Ｎ型エピタキシ
ャル層203 内で光電変換する短波長の光に対しては感度
が低いという問題がある。また、素子分離をトレンチで
行っているため工程数が長くなり、コスト高になるとい
う問題がある。
ＤのＰＮ接合はＰ- 型エピタキシャル層202 とＮ型エピ
タキシャル層203 とで形成している。またＮ型エピタキ
シャル層203 はＮＰＮのコレクタを形成しているため、
ＮＰＮの特性を維持する必要があり、したがって、Ｎ型
エピタキシャル層203 は膜厚を１〜３μｍ，濃度を１Ｅ
15cm-3〜１Ｅ16cm-3に形成されている。一方、Ｐ- 型エ
ピタキシャル層202 の濃度は１Ｅ12cm-3〜１Ｅ14cm-3と
低濃度に形成されているため、ＰＤの空乏層は主にＰ-
型エピタキシャル層202 側に広がり、Ｎ型エピタキシャ
ル層203 側には広がり難い。このため、Ｎ型エピタキシ
ャル層203 内で光電変換する短波長の光に対しては感度
が低いという問題がある。また、素子分離をトレンチで
行っているため工程数が長くなり、コスト高になるとい
う問題がある。
【０００８】また、図９に示した従来例においては、Ｐ
ＤのＰＮ接合はＮ- 型エピタキシャル層302 とＰ型アノ
ード埋込み層306 で形成しており、Ｎ- 型エピタキシャ
ル層302 の濃度は１Ｅ12cm-3〜１Ｅ14cm-3と低濃度に形
成されているため、ＰＤの空乏層は主にＮ- 型エピタキ
シャル層302 側に広がり、Ｐ型アノード埋込み層306側
には広がり難い。このため、Ｐ型アノード埋込み層306
内で光電変換する短波長の光に対しては感度が低いとい
う問題がある。また、Ｐ型アノード埋込み層306 及びＰ
型アノード拡散層311 とＮ型エピタキシャル層303 で接
合容量が形成され、ＰＤの周波数応答が悪くなるという
問題がある。更に、素子分離をトレンチで行っているた
め工程数が長くなり、コスト高になるという問題があ
る。
ＤのＰＮ接合はＮ- 型エピタキシャル層302 とＰ型アノ
ード埋込み層306 で形成しており、Ｎ- 型エピタキシャ
ル層302 の濃度は１Ｅ12cm-3〜１Ｅ14cm-3と低濃度に形
成されているため、ＰＤの空乏層は主にＮ- 型エピタキ
シャル層302 側に広がり、Ｐ型アノード埋込み層306側
には広がり難い。このため、Ｐ型アノード埋込み層306
内で光電変換する短波長の光に対しては感度が低いとい
う問題がある。また、Ｐ型アノード埋込み層306 及びＰ
型アノード拡散層311 とＮ型エピタキシャル層303 で接
合容量が形成され、ＰＤの周波数応答が悪くなるという
問題がある。更に、素子分離をトレンチで行っているた
め工程数が長くなり、コスト高になるという問題があ
る。
【０００９】また、図10に示した従来例においては、第
２のＮ型エピタキシャル層403 はＰＤのＰＮ接合のＮ層
とＮＰＮのコレクタを兼ねている。ＰＤの特性にとって
最適な第２のＮ型エピタキシャル層403 の濃度は１Ｅ14
cm-3以下であるが、ＮＰＮの特性にとって最適な第２の
Ｎ型エピタキシャル層403 の濃度は１Ｅ15cm-3〜１Ｅ16
cm-3であり、ＰＤ，ＮＰＮ共に良好な特性にすることが
できない。また、Ｐ型アノード拡散層409 とＰ型拡散層
405 の間の耐圧は、第２のＮ型エピタキシャル層403 の
濃度により決まるため、第２のＮ型エピタキシャル層40
3 の濃度バラツキにより耐圧にバラツキが生じるという
問題がある。
２のＮ型エピタキシャル層403 はＰＤのＰＮ接合のＮ層
とＮＰＮのコレクタを兼ねている。ＰＤの特性にとって
最適な第２のＮ型エピタキシャル層403 の濃度は１Ｅ14
cm-3以下であるが、ＮＰＮの特性にとって最適な第２の
Ｎ型エピタキシャル層403 の濃度は１Ｅ15cm-3〜１Ｅ16
cm-3であり、ＰＤ，ＮＰＮ共に良好な特性にすることが
できない。また、Ｐ型アノード拡散層409 とＰ型拡散層
405 の間の耐圧は、第２のＮ型エピタキシャル層403 の
濃度により決まるため、第２のＮ型エピタキシャル層40
3 の濃度バラツキにより耐圧にバラツキが生じるという
問題がある。
【００１０】このように、従来は、高周波数特性を有す
るＮＰＮ型縦型バイポーラトランジスタと、周波数応答
が良好で短波長〜長波長の光に対して良好な光電変換特
性を持ったＰｉＮ型フォトダイオードを同一基板上に構
成した半導体装置は提案されておらず、更には、電界効
果トランジスタとＰＮＰ型縦型バイポーラトランジスタ
をも同一基板上に構成した半導体装置は実現されていな
い。
るＮＰＮ型縦型バイポーラトランジスタと、周波数応答
が良好で短波長〜長波長の光に対して良好な光電変換特
性を持ったＰｉＮ型フォトダイオードを同一基板上に構
成した半導体装置は提案されておらず、更には、電界効
果トランジスタとＰＮＰ型縦型バイポーラトランジスタ
をも同一基板上に構成した半導体装置は実現されていな
い。
【００１１】本発明は、従来の半導体装置における上記
問題点を解消するためになされたもので、請求項１記載
の発明は、周波数応答が良好で短波長〜長波長の光に対
して良好な光電変換特性を持ったＰｉＮ型フォトダイオ
ード（以下ＰｉＮ型ＰＤと略称する）、高周波数特性を
有し最適な特性を持ったＮＰＮ型縦型バイポーラトラン
ジスタ（以下縦型ＮＰＮと略称する）及びＰＮＰ型縦型
バイポーラトランジスタ（以下縦型ＰＮＰと略称する）
と、最適な特性を持ったＮ型電界効果型トランジスタ
（以下ＮＭＯＳと略称する）及びＰ型電界効果型トラン
ジスタ（以下ＰＭＯＳと略称する）を同一基板上に設け
た半導体装置を提供することを目的とする。また請求項
２記載の発明は、請求項１記載の半導体装置の製造方法
を提供することを目的とする。請求項３記載の発明は、
請求項２記載の半導体装置の製造方法において、縦型Ｎ
ＰＮと縦型ＰＮＰの耐圧を向上させることの可能な製造
方法を提供することを目的とする。請求項４〜６記載の
各発明は、請求項２記載の半導体装置の製造方法におい
て、工程数を少なくして効率よく半導体装置を製造する
ことの可能な製造方法を提供することを目的とする。
問題点を解消するためになされたもので、請求項１記載
の発明は、周波数応答が良好で短波長〜長波長の光に対
して良好な光電変換特性を持ったＰｉＮ型フォトダイオ
ード（以下ＰｉＮ型ＰＤと略称する）、高周波数特性を
有し最適な特性を持ったＮＰＮ型縦型バイポーラトラン
ジスタ（以下縦型ＮＰＮと略称する）及びＰＮＰ型縦型
バイポーラトランジスタ（以下縦型ＰＮＰと略称する）
と、最適な特性を持ったＮ型電界効果型トランジスタ
（以下ＮＭＯＳと略称する）及びＰ型電界効果型トラン
ジスタ（以下ＰＭＯＳと略称する）を同一基板上に設け
た半導体装置を提供することを目的とする。また請求項
２記載の発明は、請求項１記載の半導体装置の製造方法
を提供することを目的とする。請求項３記載の発明は、
請求項２記載の半導体装置の製造方法において、縦型Ｎ
ＰＮと縦型ＰＮＰの耐圧を向上させることの可能な製造
方法を提供することを目的とする。請求項４〜６記載の
各発明は、請求項２記載の半導体装置の製造方法におい
て、工程数を少なくして効率よく半導体装置を製造する
ことの可能な製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記問題点を解決するた
め、請求項１記載の発明は、ＰｉＮ型フォトダイオード
とバイポーラトランジスタと電界効果型トランジスタを
同一基板上に備えた半導体装置において、高濃度のＮ型
基板上に第１及び第２の低濃度のＮ型エピタキシャル層
を形成し、前記第２の低濃度のＮ型エピタキシャル層の
表面に拡散深さの浅いＰ型アノード拡散層を形成してＰ
ｉＮ型ＰＤを構成し、前記第１の低濃度のＮ型エピタキ
シャル層に形成したＰ型埋込み層と前記第２の低濃度の
Ｎ型エピタキシャル層より拡散形成した前記Ｐ型埋込み
層に達する第１のＰ型拡散層とによりＰ型素子分離領域
を形成して、前記第１及び第２の低濃度のＮ型エピタキ
シャル層と分離された、前記Ｐ型埋込み層に形成した高
濃度のＮ型埋込み層と前記第２の低濃度のＮ型エピタキ
シャル層より拡散形成した前記高濃度のＮ型埋込み層に
達する第１のＮ型拡散層とでコレクタを形成すると共
に、Ｐ型ベース拡散層及びＮ型エミッタ拡散層を設けて
縦型ＮＰＮを構成し、前記第１の低濃度のＮ型エピタキ
シャル層に形成したＰ型埋込み層と前記第２の低濃度の
Ｎ型エピタキシャル層より拡散形成した前記Ｐ型埋込み
層に達する第１のＰ型拡散層とによりＰ型素子分離領域
を形成して、前記第１及び第２の低濃度のＮ型エピタキ
シャル層と分離された、前記Ｐ型埋込み層に形成した高
濃度のＮ型埋込み層と前記第２の低濃度のＮ型エピタキ
シャル層より拡散形成した前記高濃度のＮ型埋込み層に
達する第２のＮ型拡散層とでウエルを形成すると共に、
ゲート絶縁膜，ゲート電極及びＰ型ソース・ドレイン拡
散層を設けてＰＭＯＳを構成し、前記第１の低濃度のＮ
型エピタキシャル層に形成したＰ型埋込み層と前記第２
の低濃度のＮ型エピタキシャル層より拡散形成した前記
Ｐ型埋込み層に達する第２のＰ型拡散層とでコレクタを
形成すると共に、Ｎ型ベース拡散層及びＰ型エミッタ拡
散層を設けて縦型ＰＮＰを構成し、前記第１の低濃度の
Ｎ型エピタキシャル層に形成したＰ型埋込み層と前記第
２の低濃度のＮ型エピタキシャル層より拡散形成した前
記Ｐ型埋込み層に達する第３のＰ型拡散層でウエルを形
成すると共に、ゲート絶縁膜，ゲート電極及びＰ型ソー
ス・ドレイン拡散層を設けてＮＭＯＳを構成し、前記第
１の低濃度のＮ型エピタキシャル層に形成した低濃度の
Ｎ型埋込み層と前記第２の低濃度のＮ型エピタキシャル
層より拡散形成した前記低濃度のＮ型埋込み層に達する
第３のＮ型拡散層とにより、各素子を分離するＮ型素子
分離領域を形成して半導体装置を構成するものである。
め、請求項１記載の発明は、ＰｉＮ型フォトダイオード
とバイポーラトランジスタと電界効果型トランジスタを
同一基板上に備えた半導体装置において、高濃度のＮ型
基板上に第１及び第２の低濃度のＮ型エピタキシャル層
を形成し、前記第２の低濃度のＮ型エピタキシャル層の
表面に拡散深さの浅いＰ型アノード拡散層を形成してＰ
ｉＮ型ＰＤを構成し、前記第１の低濃度のＮ型エピタキ
シャル層に形成したＰ型埋込み層と前記第２の低濃度の
Ｎ型エピタキシャル層より拡散形成した前記Ｐ型埋込み
層に達する第１のＰ型拡散層とによりＰ型素子分離領域
を形成して、前記第１及び第２の低濃度のＮ型エピタキ
シャル層と分離された、前記Ｐ型埋込み層に形成した高
濃度のＮ型埋込み層と前記第２の低濃度のＮ型エピタキ
シャル層より拡散形成した前記高濃度のＮ型埋込み層に
達する第１のＮ型拡散層とでコレクタを形成すると共
に、Ｐ型ベース拡散層及びＮ型エミッタ拡散層を設けて
縦型ＮＰＮを構成し、前記第１の低濃度のＮ型エピタキ
シャル層に形成したＰ型埋込み層と前記第２の低濃度の
Ｎ型エピタキシャル層より拡散形成した前記Ｐ型埋込み
層に達する第１のＰ型拡散層とによりＰ型素子分離領域
を形成して、前記第１及び第２の低濃度のＮ型エピタキ
シャル層と分離された、前記Ｐ型埋込み層に形成した高
濃度のＮ型埋込み層と前記第２の低濃度のＮ型エピタキ
シャル層より拡散形成した前記高濃度のＮ型埋込み層に
達する第２のＮ型拡散層とでウエルを形成すると共に、
ゲート絶縁膜，ゲート電極及びＰ型ソース・ドレイン拡
散層を設けてＰＭＯＳを構成し、前記第１の低濃度のＮ
型エピタキシャル層に形成したＰ型埋込み層と前記第２
の低濃度のＮ型エピタキシャル層より拡散形成した前記
Ｐ型埋込み層に達する第２のＰ型拡散層とでコレクタを
形成すると共に、Ｎ型ベース拡散層及びＰ型エミッタ拡
散層を設けて縦型ＰＮＰを構成し、前記第１の低濃度の
Ｎ型エピタキシャル層に形成したＰ型埋込み層と前記第
２の低濃度のＮ型エピタキシャル層より拡散形成した前
記Ｐ型埋込み層に達する第３のＰ型拡散層でウエルを形
成すると共に、ゲート絶縁膜，ゲート電極及びＰ型ソー
ス・ドレイン拡散層を設けてＮＭＯＳを構成し、前記第
１の低濃度のＮ型エピタキシャル層に形成した低濃度の
Ｎ型埋込み層と前記第２の低濃度のＮ型エピタキシャル
層より拡散形成した前記低濃度のＮ型埋込み層に達する
第３のＮ型拡散層とにより、各素子を分離するＮ型素子
分離領域を形成して半導体装置を構成するものである。
【００１３】また、請求項２記載の発明は、ＰｉＮ型フ
ォトダイオードとバイポーラトランジスタと電界効果型
トランジスタを同一基板上に形成する半導体装置の製造
方法において、高濃度のＮ型半導体基板に低濃度の第１
のＮ型半導体層を形成する工程と、前記第１のＮ型半導
体層の第１の素子分離領域と前記第１のＮ型半導体層の
ＰｉＮ型ＰＤのカソード引き出し領域とに第１のＮ型埋
込み層を形成する工程と、前記第１のＮ型半導体層の第
２の素子分離領域と、縦型ＮＰＮを形成する領域と、縦
型ＰＮＰを形成する領域と、ＮＭＯＳを形成する領域
と、ＰＭＯＳを形成する領域とにＰ型埋込み層を形成す
る工程と、前記第１のＮ型埋込み層のＰｉＮ型ＰＤのカ
ソード引き出し領域と、前記Ｐ型埋込み層の縦型ＮＰＮ
を形成する領域及びＰＭＯＳを形成する領域とに第２の
Ｎ型埋込み層を形成する工程と、前記第１のＮ型半導体
層に低濃度の第２のＮ型半導体層を形成する工程と、前
記第２のＮ型半導体層の第１の素子分離領域と、ＰｉＮ
型ＰＤのカソード引き出し領域に前記第１のＮ型埋込み
層と接続する第１のＮ型拡散層を形成する工程と、前記
第２のＮ型半導体層の第２の素子分離領域に前記Ｐ型埋
込み層と接続する第１のＰ型拡散層を形成する工程と、
前記第２のＮ型半導体層のＰｉＮ型ＰＤのカソード引き
出し領域に前記第２のＮ型埋込み層と接続する第２のＮ
型拡散層を形成する工程と、前記第２のＮ型半導体層の
縦型ＮＰＮのコレクタ引き出し領域に前記第２のＮ型埋
込み層と接続する第３のＮ型拡散層を形成する工程と、
前記第２のＮ型半導体層の縦型ＰＮＰのコレクタ引き出
し領域に前記Ｐ型埋込み層と接続する第２のＰ型拡散層
を形成する工程と、前記第２のＮ型半導体層の縦型ＮＰ
Ｎを形成する領域に前記第２のＮ型埋込み層と接続する
Ｎ型コレクタ拡散層を形成する工程と、前記第２のＮ型
半導体層の縦型ＰＮＰを形成する領域に前記Ｐ型埋込み
層と接続するＰ型コレクタ拡散層を形成する工程と、前
記第２のＮ型半導体層のＰＭＯＳを形成する領域に前記
第２のＮ型埋込み層と接続するＮ型ウエル拡散層を形成
する工程と、前記第２のＮ型半導体層のＮＭＯＳを形成
する領域に前記Ｐ型埋込み層と接続するＰ型ウエル拡散
層を形成する工程と、前記第２のＮ型半導体層に選択的
に第１の絶縁膜を形成する工程と、前記Ｐ型コレクタ拡
散層にＮ型ベース拡散層を形成する工程と、前記第２の
Ｎ型半導体層に第２の絶縁膜を形成する工程と、ＮＭＯ
ＳとＰＭＯＳを形成する領域に選択的にＮ型ポリシリコ
ンを形成しゲート電極を形成する工程と、前記Ｎ型コレ
クタ拡散層にＰ型ベース拡散層を形成する工程と、前記
第２のＮ型半導体層のＰｉＮ型ＰＤを形成する領域に拡
散深さの浅いＰ型アノード拡散層を形成する工程と、前
記Ｐ型ベース拡散層にＰ型外部ベース拡散層とＮ型エミ
ッタ拡散層を形成する工程と、前記Ｎ型ベース拡散層に
Ｎ型外部ベース拡散層とＰ型エミッタ拡散層を形成する
工程と、前記Ｎ型ウエル拡散層にＰ型ソース・ドレイン
拡散層を形成する工程と、前記Ｐ型ウエル拡散層にＮ型
ソース・ドレイン拡散層を形成する工程とで半導体装置
を製造するものである。
ォトダイオードとバイポーラトランジスタと電界効果型
トランジスタを同一基板上に形成する半導体装置の製造
方法において、高濃度のＮ型半導体基板に低濃度の第１
のＮ型半導体層を形成する工程と、前記第１のＮ型半導
体層の第１の素子分離領域と前記第１のＮ型半導体層の
ＰｉＮ型ＰＤのカソード引き出し領域とに第１のＮ型埋
込み層を形成する工程と、前記第１のＮ型半導体層の第
２の素子分離領域と、縦型ＮＰＮを形成する領域と、縦
型ＰＮＰを形成する領域と、ＮＭＯＳを形成する領域
と、ＰＭＯＳを形成する領域とにＰ型埋込み層を形成す
る工程と、前記第１のＮ型埋込み層のＰｉＮ型ＰＤのカ
ソード引き出し領域と、前記Ｐ型埋込み層の縦型ＮＰＮ
を形成する領域及びＰＭＯＳを形成する領域とに第２の
Ｎ型埋込み層を形成する工程と、前記第１のＮ型半導体
層に低濃度の第２のＮ型半導体層を形成する工程と、前
記第２のＮ型半導体層の第１の素子分離領域と、ＰｉＮ
型ＰＤのカソード引き出し領域に前記第１のＮ型埋込み
層と接続する第１のＮ型拡散層を形成する工程と、前記
第２のＮ型半導体層の第２の素子分離領域に前記Ｐ型埋
込み層と接続する第１のＰ型拡散層を形成する工程と、
前記第２のＮ型半導体層のＰｉＮ型ＰＤのカソード引き
出し領域に前記第２のＮ型埋込み層と接続する第２のＮ
型拡散層を形成する工程と、前記第２のＮ型半導体層の
縦型ＮＰＮのコレクタ引き出し領域に前記第２のＮ型埋
込み層と接続する第３のＮ型拡散層を形成する工程と、
前記第２のＮ型半導体層の縦型ＰＮＰのコレクタ引き出
し領域に前記Ｐ型埋込み層と接続する第２のＰ型拡散層
を形成する工程と、前記第２のＮ型半導体層の縦型ＮＰ
Ｎを形成する領域に前記第２のＮ型埋込み層と接続する
Ｎ型コレクタ拡散層を形成する工程と、前記第２のＮ型
半導体層の縦型ＰＮＰを形成する領域に前記Ｐ型埋込み
層と接続するＰ型コレクタ拡散層を形成する工程と、前
記第２のＮ型半導体層のＰＭＯＳを形成する領域に前記
第２のＮ型埋込み層と接続するＮ型ウエル拡散層を形成
する工程と、前記第２のＮ型半導体層のＮＭＯＳを形成
する領域に前記Ｐ型埋込み層と接続するＰ型ウエル拡散
層を形成する工程と、前記第２のＮ型半導体層に選択的
に第１の絶縁膜を形成する工程と、前記Ｐ型コレクタ拡
散層にＮ型ベース拡散層を形成する工程と、前記第２の
Ｎ型半導体層に第２の絶縁膜を形成する工程と、ＮＭＯ
ＳとＰＭＯＳを形成する領域に選択的にＮ型ポリシリコ
ンを形成しゲート電極を形成する工程と、前記Ｎ型コレ
クタ拡散層にＰ型ベース拡散層を形成する工程と、前記
第２のＮ型半導体層のＰｉＮ型ＰＤを形成する領域に拡
散深さの浅いＰ型アノード拡散層を形成する工程と、前
記Ｐ型ベース拡散層にＰ型外部ベース拡散層とＮ型エミ
ッタ拡散層を形成する工程と、前記Ｎ型ベース拡散層に
Ｎ型外部ベース拡散層とＰ型エミッタ拡散層を形成する
工程と、前記Ｎ型ウエル拡散層にＰ型ソース・ドレイン
拡散層を形成する工程と、前記Ｐ型ウエル拡散層にＮ型
ソース・ドレイン拡散層を形成する工程とで半導体装置
を製造するものである。
【００１４】このように構成した半導体装置及びその製
造方法によれば、高濃度のＮ型基板にｉ層となる低濃度
の第１のＮ型エピタキシャル層と低濃度の第２のＮ型エ
ピタキシャル層を形成し、第２のＮ型エピタキシャル層
に浅い拡散深さで形成されたＰ型アノード拡散層を形成
することによりＰｉＮ型ＰＤを構成しているため、周波
数応答が良好で短波長から長波長の光に対して良好な光
電変換特性を持つＰｉＮ型ＰＤを得ることができる。縦
型ＮＰＮにおいては、Ｐ型素子分離領域により第１のＮ
型エピタキシャル層及び第２のＮ型エピタキシャル層と
分離された、高濃度のＮ型埋込み層とこのＮ型埋込み層
に接続するＮ型コレクタ拡散層とでコレクタ領域を形成
しているため、ＰｉＮ型ＰＤのｉ層となる第２のＮ型エ
ピタキシャル層とは独立にコレクタ濃度が設定でき、高
い周波数特性を有し、最適な特性を持った縦型ＮＰＮを
得ることができる。縦型ＰＮＰにおいては、Ｐ型埋込み
層とこのＰ型埋込み層に接続するＰ型コレクタ拡散層と
でコレクタ領域を形成しており、第１のＮ型エピタキシ
ャル層及び第２のＮ型エピタキシャル層とはＰＮ接合で
分離されているため、自由にコレクタ濃度が設定でき、
高い周波数特性を有し、最適な特性を持った縦型ＰＮＰ
を得ることができる。ＰＭＯＳにおいては、Ｐ型素子分
離領域により第１のＮ型エピタキシャル層及び第２のＮ
型エピタキシャル層と分離された、高濃度のＮ型埋込み
層とこのＮ型埋込み層に接続するＮ型ウエル拡散層とで
ウエル領域を形成しているので、ＰｉＮ型ＰＤのｉ層と
なる第２のＮ型エピタキシャル層とは独立にウエル濃度
が設定でき、最適な特性を持ったＰＭＯＳを得ることが
できる。縦型ＮＭＯＳにおいては、Ｐ型埋込み層とこの
Ｐ型埋込み層に接続するＰ型ウエル拡散層とでウエル領
域を形成しており、第１のＮ- 型エピタキシャル層及び
第２のＮ- 型エピタキシャル層とはＰＮ接合で分離され
ているので、自由にウエル濃度が設定でき、最適な特性
を持ったＮＭＯＳを得ることができる。またＮ- 型埋込
み層とこのＮ- 型埋込み層に接続する素子分離用Ｎ型拡
散層によりＮ型素子分離領域を形成しており、大きな工
程数の増加なしに安定して、それぞれの素子を分離する
ことができる。
造方法によれば、高濃度のＮ型基板にｉ層となる低濃度
の第１のＮ型エピタキシャル層と低濃度の第２のＮ型エ
ピタキシャル層を形成し、第２のＮ型エピタキシャル層
に浅い拡散深さで形成されたＰ型アノード拡散層を形成
することによりＰｉＮ型ＰＤを構成しているため、周波
数応答が良好で短波長から長波長の光に対して良好な光
電変換特性を持つＰｉＮ型ＰＤを得ることができる。縦
型ＮＰＮにおいては、Ｐ型素子分離領域により第１のＮ
型エピタキシャル層及び第２のＮ型エピタキシャル層と
分離された、高濃度のＮ型埋込み層とこのＮ型埋込み層
に接続するＮ型コレクタ拡散層とでコレクタ領域を形成
しているため、ＰｉＮ型ＰＤのｉ層となる第２のＮ型エ
ピタキシャル層とは独立にコレクタ濃度が設定でき、高
い周波数特性を有し、最適な特性を持った縦型ＮＰＮを
得ることができる。縦型ＰＮＰにおいては、Ｐ型埋込み
層とこのＰ型埋込み層に接続するＰ型コレクタ拡散層と
でコレクタ領域を形成しており、第１のＮ型エピタキシ
ャル層及び第２のＮ型エピタキシャル層とはＰＮ接合で
分離されているため、自由にコレクタ濃度が設定でき、
高い周波数特性を有し、最適な特性を持った縦型ＰＮＰ
を得ることができる。ＰＭＯＳにおいては、Ｐ型素子分
離領域により第１のＮ型エピタキシャル層及び第２のＮ
型エピタキシャル層と分離された、高濃度のＮ型埋込み
層とこのＮ型埋込み層に接続するＮ型ウエル拡散層とで
ウエル領域を形成しているので、ＰｉＮ型ＰＤのｉ層と
なる第２のＮ型エピタキシャル層とは独立にウエル濃度
が設定でき、最適な特性を持ったＰＭＯＳを得ることが
できる。縦型ＮＭＯＳにおいては、Ｐ型埋込み層とこの
Ｐ型埋込み層に接続するＰ型ウエル拡散層とでウエル領
域を形成しており、第１のＮ- 型エピタキシャル層及び
第２のＮ- 型エピタキシャル層とはＰＮ接合で分離され
ているので、自由にウエル濃度が設定でき、最適な特性
を持ったＮＭＯＳを得ることができる。またＮ- 型埋込
み層とこのＮ- 型埋込み層に接続する素子分離用Ｎ型拡
散層によりＮ型素子分離領域を形成しており、大きな工
程数の増加なしに安定して、それぞれの素子を分離する
ことができる。
【００１５】請求項３記載の発明は、請求項２記載の半
導体装置の製造方法において、前記Ｎ型コレクタ拡散層
と前記Ｐ型コレクタ拡散層の不純物濃度を、１Ｅ16cm-3
以下に設定するものである。これにより、縦型ＮＰＮと
縦型ＰＮＰの耐圧を向上させることができる。
導体装置の製造方法において、前記Ｎ型コレクタ拡散層
と前記Ｐ型コレクタ拡散層の不純物濃度を、１Ｅ16cm-3
以下に設定するものである。これにより、縦型ＮＰＮと
縦型ＰＮＰの耐圧を向上させることができる。
【００１６】請求項４記載の発明は、請求項２記載の半
導体装置の製造方法において、前記第１のＮ型拡散層と
前記第２のＮ型拡散層と第３のＮ型拡散層を同一工程で
形成するものであり、また請求項５記載の発明は、請求
項２記載の半導体装置の製造方法において、前記第１の
Ｎ型拡散層と前記第２のＮ型コレクタ拡散層を同一工程
で形成し、且つ前記第２のＮ型拡散層と前記第３のＮ型
拡散層を同一工程で形成するものであり、また請求項６
記載の発明は、請求項２記載の半導体装置の製造方法に
おいて、前記第１のＰ型拡散層と前記第２のＰ型拡散層
を同一工程で形成するものである。このように、いくつ
かの工程を同時に行うことにより、工程数を少なくして
効率よく半導体装置を製造することができる。
導体装置の製造方法において、前記第１のＮ型拡散層と
前記第２のＮ型拡散層と第３のＮ型拡散層を同一工程で
形成するものであり、また請求項５記載の発明は、請求
項２記載の半導体装置の製造方法において、前記第１の
Ｎ型拡散層と前記第２のＮ型コレクタ拡散層を同一工程
で形成し、且つ前記第２のＮ型拡散層と前記第３のＮ型
拡散層を同一工程で形成するものであり、また請求項６
記載の発明は、請求項２記載の半導体装置の製造方法に
おいて、前記第１のＰ型拡散層と前記第２のＰ型拡散層
を同一工程で形成するものである。このように、いくつ
かの工程を同時に行うことにより、工程数を少なくして
効率よく半導体装置を製造することができる。
【００１７】
【発明の実施の形態】次に、実施の形態について説明す
る。図１は、本発明に係るＰｉＮ型ＰＤと縦型ＮＰＮと
縦型ＰＮＰとＮＭＯＳとＰＭＯＳを同一基板上に構成し
た半導体装置の実施の形態を示す断面図である。図１に
おいて、１はＮ+ 型基板で、該Ｎ+ 型基板１に第１のＮ
- 型エピタキシャル層２と第２のＮ- 型エピタキシャル
層６が形成されている。ＰｉＮ型ＰＤのアノードは、第
２のＮ- 型エピタキシャル層６に浅い拡散深さで形成さ
れたＰ+ 型アノード拡散層21で形成され、Ｎ+ 型埋込み
層５とＮ型カソード引き出し拡散層９でカソード引き出
し領域を形成している。Ｐ+ 型アノード拡散層21は浅い
拡散深さで形成されており、第１のＮ- 型エピタキシャ
ル層２と第２のＮ- 型エピタキシャル層６はｉ層として
働き、ＰｉＮ型ＰＤの動作時には空乏化している。この
ような状態では、第２のＮ- 型エピタキシャル層６の表
面近傍で光電変換する短波長の光による発生キャリアか
ら第１のＮ- 型エピタキシャル層２の深い領域で光電変
換する長波長の光による発生キャリアまで空乏層内で発
生し、ドリフトにより移動する。このため、周波数応答
が良好になり、短波長から長波長の光に対して良好な光
電変換特性を持つＰｉＮ型ＰＤが得られる。
る。図１は、本発明に係るＰｉＮ型ＰＤと縦型ＮＰＮと
縦型ＰＮＰとＮＭＯＳとＰＭＯＳを同一基板上に構成し
た半導体装置の実施の形態を示す断面図である。図１に
おいて、１はＮ+ 型基板で、該Ｎ+ 型基板１に第１のＮ
- 型エピタキシャル層２と第２のＮ- 型エピタキシャル
層６が形成されている。ＰｉＮ型ＰＤのアノードは、第
２のＮ- 型エピタキシャル層６に浅い拡散深さで形成さ
れたＰ+ 型アノード拡散層21で形成され、Ｎ+ 型埋込み
層５とＮ型カソード引き出し拡散層９でカソード引き出
し領域を形成している。Ｐ+ 型アノード拡散層21は浅い
拡散深さで形成されており、第１のＮ- 型エピタキシャ
ル層２と第２のＮ- 型エピタキシャル層６はｉ層として
働き、ＰｉＮ型ＰＤの動作時には空乏化している。この
ような状態では、第２のＮ- 型エピタキシャル層６の表
面近傍で光電変換する短波長の光による発生キャリアか
ら第１のＮ- 型エピタキシャル層２の深い領域で光電変
換する長波長の光による発生キャリアまで空乏層内で発
生し、ドリフトにより移動する。このため、周波数応答
が良好になり、短波長から長波長の光に対して良好な光
電変換特性を持つＰｉＮ型ＰＤが得られる。
【００１８】縦型ＮＰＮは、Ｐ型埋込み層４と素子分離
用Ｐ型拡散層８により、第１のＮ-型エピタキシャル層
２及び第２のＮ- 型エピタキシャル層６と分離された、
Ｎ+型埋込み層５とこのＮ+ 型埋込み層５に接続するＮ
型コレクタ拡散層12とでコレクタ領域を形成している。
このため、ＰｉＮ型ＰＤのｉ層となる第２のＮ- 型エピ
タキシャル層６とは独立にコレクタ濃度が設定でき、周
波数特性を高くすることができると同時に、最適な特性
を持った縦型ＮＰＮを得ることができる。また、Ｎ型コ
レクタ拡散層12の不純物濃度を１Ｅ16cm-3以下にするこ
とにより、高い耐圧を持った縦型ＮＰＮを構成すること
ができる。なお、図１において、10はＮ型コレクタ引き
出し拡散層、20はＰ型ベース領域、22はＰ+ 型外部ベー
ス領域、23はＮ+ 型エミッタ拡散層を示している。
用Ｐ型拡散層８により、第１のＮ-型エピタキシャル層
２及び第２のＮ- 型エピタキシャル層６と分離された、
Ｎ+型埋込み層５とこのＮ+ 型埋込み層５に接続するＮ
型コレクタ拡散層12とでコレクタ領域を形成している。
このため、ＰｉＮ型ＰＤのｉ層となる第２のＮ- 型エピ
タキシャル層６とは独立にコレクタ濃度が設定でき、周
波数特性を高くすることができると同時に、最適な特性
を持った縦型ＮＰＮを得ることができる。また、Ｎ型コ
レクタ拡散層12の不純物濃度を１Ｅ16cm-3以下にするこ
とにより、高い耐圧を持った縦型ＮＰＮを構成すること
ができる。なお、図１において、10はＮ型コレクタ引き
出し拡散層、20はＰ型ベース領域、22はＰ+ 型外部ベー
ス領域、23はＮ+ 型エミッタ拡散層を示している。
【００１９】縦型ＰＮＰは、Ｐ型埋込み層４とこのＰ型
埋込み層４に接続するＰ型コレクタ拡散層13とでコレク
タ領域を形成している。第１のＮ- 型エピタキシャル層
２及び第２のＮ- 型エピタキシャル層６とは、ＰＮ接合
で分離されている。このため、自由にコレクタ濃度が設
定でき、周波数特性を高くすることができると同時に、
最適な特性を持った縦型ＰＮＰを得ることができる。ま
た、Ｐ型コレクタ拡散層13の不純物濃度を１Ｅ16cm-3以
下にすることにより、高い耐圧を持った縦型ＰＮＰを構
成することができる。なお、図１において、11はＰ型コ
レクタ引き出し拡散層、17はＮ型ベース領域、24はＮ+
型外部ベース領域、25はＰ+ 型エミッタ拡散層を示して
いる。
埋込み層４に接続するＰ型コレクタ拡散層13とでコレク
タ領域を形成している。第１のＮ- 型エピタキシャル層
２及び第２のＮ- 型エピタキシャル層６とは、ＰＮ接合
で分離されている。このため、自由にコレクタ濃度が設
定でき、周波数特性を高くすることができると同時に、
最適な特性を持った縦型ＰＮＰを得ることができる。ま
た、Ｐ型コレクタ拡散層13の不純物濃度を１Ｅ16cm-3以
下にすることにより、高い耐圧を持った縦型ＰＮＰを構
成することができる。なお、図１において、11はＰ型コ
レクタ引き出し拡散層、17はＮ型ベース領域、24はＮ+
型外部ベース領域、25はＰ+ 型エミッタ拡散層を示して
いる。
【００２０】ＰＭＯＳは、Ｐ型埋込み層４と素子分離用
Ｐ型拡散層８により、第１のＮ- 型エピタキシャル層２
及び第２のＮ- 型エピタキシャル層６と分離された、Ｎ
+ 型埋込み層５とこのＮ+ 型埋込み層５に接続するＮ型
ウエル拡散層14とでウエル領域を形成している。このた
め、ＰｉＮ型ＰＤのｉ層となる第２のＮ- 型エピタキシ
ャル層６とは独立にウエル濃度が設定でき、最適な特性
を持ったＰＭＯＳを構成することができる。なお、図１
において、18はゲート酸化膜、19はゲート電極、26はＰ
+ 型ソース・ドレイン拡散層を示している。
Ｐ型拡散層８により、第１のＮ- 型エピタキシャル層２
及び第２のＮ- 型エピタキシャル層６と分離された、Ｎ
+ 型埋込み層５とこのＮ+ 型埋込み層５に接続するＮ型
ウエル拡散層14とでウエル領域を形成している。このた
め、ＰｉＮ型ＰＤのｉ層となる第２のＮ- 型エピタキシ
ャル層６とは独立にウエル濃度が設定でき、最適な特性
を持ったＰＭＯＳを構成することができる。なお、図１
において、18はゲート酸化膜、19はゲート電極、26はＰ
+ 型ソース・ドレイン拡散層を示している。
【００２１】ＮＭＯＳは、Ｐ型埋込み層４とこのＰ型埋
込み層４に接続するＰ型ウエル拡散層15とでウエル領域
を形成している。第１のＮ- 型エピタキシャル層２及び
第２のＮ- 型エピタキシャル層６とは、ＰＮ接合で分離
されている。このため、自由にウエル濃度が設定でき、
最適な特性を持ったＮＭＯＳを構成することができる。
なお、図１において、27はＮ+ 型ソース・ドレイン拡散
層である。
込み層４に接続するＰ型ウエル拡散層15とでウエル領域
を形成している。第１のＮ- 型エピタキシャル層２及び
第２のＮ- 型エピタキシャル層６とは、ＰＮ接合で分離
されている。このため、自由にウエル濃度が設定でき、
最適な特性を持ったＮＭＯＳを構成することができる。
なお、図１において、27はＮ+ 型ソース・ドレイン拡散
層である。
【００２２】また、Ｎ- 型埋込み層３とこのＮ- 型埋込
み層３に接続する素子分離用Ｎ型拡散層７によりＮ型素
子分離領域を形成し、大きな工程数の増加なしに安定し
て、それぞれの素子を分離することができるようになっ
ている。なお、図１において、16はフィールド酸化膜で
ある。
み層３に接続する素子分離用Ｎ型拡散層７によりＮ型素
子分離領域を形成し、大きな工程数の増加なしに安定し
て、それぞれの素子を分離することができるようになっ
ている。なお、図１において、16はフィールド酸化膜で
ある。
【００２３】次に、図１に示した実施の形態の製造方法
について説明する。まず、図２に示すように、アンチモ
ンが１Ｅ17cm-3〜１Ｅ19cm-3の高濃度にドープされたＮ
+ 型基板１に、リンを１Ｅ12cm-3〜１Ｅ14cm-3の低濃度
にドープした第１のＮ- 型エピタキシャル層２を、15μ
ｍ以上の厚さで形成する。この第１のＮ- 型エピタキシ
ャル層２の膜厚は、ＰｉＮ型ＰＤに必要な光電変換特性
により決定される。例えば、長波長の光に対する感度が
必要な場合には、第１のＮ- 型エピタキシャル層２の膜
厚は厚くする必要があるが、短波長の光に対する感度だ
けが必要な場合には、第１のＮ- 型エピタキシャル層２
の膜厚はそれほど厚くする必要はなく、15μｍ程度でよ
い。
について説明する。まず、図２に示すように、アンチモ
ンが１Ｅ17cm-3〜１Ｅ19cm-3の高濃度にドープされたＮ
+ 型基板１に、リンを１Ｅ12cm-3〜１Ｅ14cm-3の低濃度
にドープした第１のＮ- 型エピタキシャル層２を、15μ
ｍ以上の厚さで形成する。この第１のＮ- 型エピタキシ
ャル層２の膜厚は、ＰｉＮ型ＰＤに必要な光電変換特性
により決定される。例えば、長波長の光に対する感度が
必要な場合には、第１のＮ- 型エピタキシャル層２の膜
厚は厚くする必要があるが、短波長の光に対する感度だ
けが必要な場合には、第１のＮ- 型エピタキシャル層２
の膜厚はそれほど厚くする必要はなく、15μｍ程度でよ
い。
【００２４】次に、図３に示すように、第１のＮ- 型エ
ピタキシャル層２に30nm〜70nmの酸化膜（図示せず）を
形成した後、Ｎ型素子分離領域とＰｉＮ型ＰＤのカソー
ド引き出し領域に、Ｎ- 型埋込み層３を形成するため
に、リンを加速電圧100 〜180Ｋev，ドーズ量１Ｅ13cm
-2〜１Ｅ14cm-2でイオン注入する。その後、1000℃〜12
00℃，500 分〜1000分の拡散を行う。次に、Ｐ型素子分
離領域と、縦型ＮＰＮを形成する領域と、縦型ＰＮＰを
形成する領域と、ＮＭＯＳを形成する領域と、ＰＭＯＳ
を形成する領域にＰ型埋込み層４を形成するために、ボ
ロンを加速電圧100 〜180 Ｋev，ドーズ量１Ｅ13cm-2〜
１Ｅ14cm-2でイオン注入する。その後、1000℃〜1200
℃，500 分〜1000分の拡散を行う。
ピタキシャル層２に30nm〜70nmの酸化膜（図示せず）を
形成した後、Ｎ型素子分離領域とＰｉＮ型ＰＤのカソー
ド引き出し領域に、Ｎ- 型埋込み層３を形成するため
に、リンを加速電圧100 〜180Ｋev，ドーズ量１Ｅ13cm
-2〜１Ｅ14cm-2でイオン注入する。その後、1000℃〜12
00℃，500 分〜1000分の拡散を行う。次に、Ｐ型素子分
離領域と、縦型ＮＰＮを形成する領域と、縦型ＰＮＰを
形成する領域と、ＮＭＯＳを形成する領域と、ＰＭＯＳ
を形成する領域にＰ型埋込み層４を形成するために、ボ
ロンを加速電圧100 〜180 Ｋev，ドーズ量１Ｅ13cm-2〜
１Ｅ14cm-2でイオン注入する。その後、1000℃〜1200
℃，500 分〜1000分の拡散を行う。
【００２５】次に、ＰｉＮ型ＰＤのカソード引き出し領
域と、縦型ＮＰＮを形成する領域と、ＰＭＯＳを形成す
る領域にＮ+ 型埋込み層５を形成する。このＮ+ 型埋込
み層５は、800 nm〜11000 nmの厚い酸化膜又は50nm〜20
0 nmの酸化膜と100 nm〜300nmの窒化膜の積層膜をマス
ク（図示せず）として、アンチモンの固相拡散により１
Ｅ17cm-3〜１Ｅ19cm-3の高濃度に、拡散深さ３μｍ〜５
μｍに形成される。この段階で、Ｎ- 型埋込み層３は表
面濃度１Ｅ16cm-3〜１Ｅ18cm-3，拡散深さ12μｍ〜14μ
ｍに形成され、Ｐ型埋込み層４は表面濃度１Ｅ16cm-3〜
１Ｅ18cm-3，拡散深さ10μｍ〜12μｍに形成される。
域と、縦型ＮＰＮを形成する領域と、ＰＭＯＳを形成す
る領域にＮ+ 型埋込み層５を形成する。このＮ+ 型埋込
み層５は、800 nm〜11000 nmの厚い酸化膜又は50nm〜20
0 nmの酸化膜と100 nm〜300nmの窒化膜の積層膜をマス
ク（図示せず）として、アンチモンの固相拡散により１
Ｅ17cm-3〜１Ｅ19cm-3の高濃度に、拡散深さ３μｍ〜５
μｍに形成される。この段階で、Ｎ- 型埋込み層３は表
面濃度１Ｅ16cm-3〜１Ｅ18cm-3，拡散深さ12μｍ〜14μ
ｍに形成され、Ｐ型埋込み層４は表面濃度１Ｅ16cm-3〜
１Ｅ18cm-3，拡散深さ10μｍ〜12μｍに形成される。
【００２６】次に、図４に示すように、第１のＮ- 型エ
ピタキシャル層２に形成した酸化膜又は酸化膜と窒化膜
の積層膜（図示せず）を除去し、リンを１Ｅ12cm-3〜１
Ｅ14cm-3の低濃度にドープした第２のＮ- 型エピタキシ
ャル層６を２μｍ〜４μｍの厚さで形成する。次に、第
２のＮ- 型エピタキシャル層６に30nm〜70nmの酸化膜
（図示せず）を形成後、Ｎ型素子分離領域とＰｉＮ型Ｐ
Ｄのカソード引き出し領域に素子分離用Ｎ型拡散層７を
形成するために、リンを加速電圧100 〜180 Ｋev，ドー
ズ量５Ｅ11cm-2〜５Ｅ14cm-2でイオン注入する。次に、
Ｐ型素子分離領域に素子分離用Ｐ型拡散層８を形成する
ために、ボロンを加速電圧30〜80Ｋev，ドーズ量５Ｅ13
cm-2〜５Ｅ14cm-2でイオン注入する。次に、ＰｉＮ型Ｐ
Ｄのカソード引き出し領域にＮ型カソード引き出し拡散
層９を形成するために、リンを加速電圧100 〜180 Ｋe
v，ドーズ量５Ｅ13cm-2〜５Ｅ14cm-2でイオン注入す
る。
ピタキシャル層２に形成した酸化膜又は酸化膜と窒化膜
の積層膜（図示せず）を除去し、リンを１Ｅ12cm-3〜１
Ｅ14cm-3の低濃度にドープした第２のＮ- 型エピタキシ
ャル層６を２μｍ〜４μｍの厚さで形成する。次に、第
２のＮ- 型エピタキシャル層６に30nm〜70nmの酸化膜
（図示せず）を形成後、Ｎ型素子分離領域とＰｉＮ型Ｐ
Ｄのカソード引き出し領域に素子分離用Ｎ型拡散層７を
形成するために、リンを加速電圧100 〜180 Ｋev，ドー
ズ量５Ｅ11cm-2〜５Ｅ14cm-2でイオン注入する。次に、
Ｐ型素子分離領域に素子分離用Ｐ型拡散層８を形成する
ために、ボロンを加速電圧30〜80Ｋev，ドーズ量５Ｅ13
cm-2〜５Ｅ14cm-2でイオン注入する。次に、ＰｉＮ型Ｐ
Ｄのカソード引き出し領域にＮ型カソード引き出し拡散
層９を形成するために、リンを加速電圧100 〜180 Ｋe
v，ドーズ量５Ｅ13cm-2〜５Ｅ14cm-2でイオン注入す
る。
【００２７】次に、縦型ＮＰＮのコレクタ引き出し領域
にＮ型コレクタ引き出し拡散層10を形成するために、リ
ンを加速電圧100 〜180 Ｋev，ドーズ量５Ｅ13cm-2〜５
Ｅ14cm-2でイオン注入する。次に、縦型ＰＮＰのコレク
タ引き出し領域にＰ型コレクタ引き出し拡散層11を形成
するために、ボロンを加速電圧100 〜180 Ｋev，ドーズ
量５Ｅ13cm-2〜５Ｅ14cm-2でイオン注入する。次に、縦
型ＮＰＮを形成する領域にＮ型コレクタ拡散層12を形成
するために、リンを加速電圧100 〜180 Ｋev，ドーズ量
５Ｅ11cm-2〜５Ｅ13cm-2でイオン注入する。次に、縦型
ＰＮＰを形成する領域にＰ型コレクタ拡散層13を形成す
るために、ボロンを加速電圧50〜150 Ｋev，ドーズ量１
Ｅ11cm-2〜５Ｅ13cm-2でイオン注入する。
にＮ型コレクタ引き出し拡散層10を形成するために、リ
ンを加速電圧100 〜180 Ｋev，ドーズ量５Ｅ13cm-2〜５
Ｅ14cm-2でイオン注入する。次に、縦型ＰＮＰのコレク
タ引き出し領域にＰ型コレクタ引き出し拡散層11を形成
するために、ボロンを加速電圧100 〜180 Ｋev，ドーズ
量５Ｅ13cm-2〜５Ｅ14cm-2でイオン注入する。次に、縦
型ＮＰＮを形成する領域にＮ型コレクタ拡散層12を形成
するために、リンを加速電圧100 〜180 Ｋev，ドーズ量
５Ｅ11cm-2〜５Ｅ13cm-2でイオン注入する。次に、縦型
ＰＮＰを形成する領域にＰ型コレクタ拡散層13を形成す
るために、ボロンを加速電圧50〜150 Ｋev，ドーズ量１
Ｅ11cm-2〜５Ｅ13cm-2でイオン注入する。
【００２８】次に、ＰＭＯＳを形成する領域にＮ型ウエ
ル拡散層14を形成するために、リンを加速電圧100 〜18
0 Ｋev，ドーズ量１Ｅ12cm-2〜５Ｅ13cm-2でイオン注入
する。次に、ＮＭＯＳを形成する領域にＰ型ウエル拡散
層15を形成するために、ボロンを加速電圧100 〜180 Ｋ
ev，ドーズ量１Ｅ12cm-2〜５Ｅ13cm-2でイオン注入す
る。
ル拡散層14を形成するために、リンを加速電圧100 〜18
0 Ｋev，ドーズ量１Ｅ12cm-2〜５Ｅ13cm-2でイオン注入
する。次に、ＮＭＯＳを形成する領域にＰ型ウエル拡散
層15を形成するために、ボロンを加速電圧100 〜180 Ｋ
ev，ドーズ量１Ｅ12cm-2〜５Ｅ13cm-2でイオン注入す
る。
【００２９】以上の工程において、素子分離用Ｎ型拡散
層７とＮ型カソード引き出し拡散層９とＮ型コレクタ引
き出し拡散層10を形成するためイオン注入は同一工程で
行ってもよく、この場合のイオン注入は、リンを加速電
圧100 〜180 Ｋev，ドーズ量５Ｅ13cm-2〜５Ｅ14cm-2で
行う。また、素子分離用Ｎ型拡散層７とＮ型コレクタ拡
散層12を形成するためのイオン注入を同一工程で行って
もよく、この場合のイオン注入は、リンを加速電圧100
〜180 Ｋev，ドーズ量５Ｅ11cm-2〜５Ｅ12cm-2で行う。
また、上記素子分離用Ｎ型拡散層７とＮ型コレクタ拡散
層12を形成するためのイオン注入と同時に、Ｎ型カソー
ド引き出し拡散層９とＮ型コレクタ引き出し拡散層10を
形成するためのイオン注入を同一工程で行ってもよく、
この場合のイオン注入は、リンを加速電圧100 〜180 Ｋ
ev，ドーズ量５Ｅ13cm-2〜５Ｅ14cm-2で行う。更に、素
子分離用Ｐ型拡散層８とＰ型コレクタ引き出し拡散層11
を形成する形成するためのイオン注入を同一工程で行っ
てもよく、この場合のイオン注入は、ボロンを加速電圧
100 〜180 Ｋev，ドーズ量５Ｅ13cm-2〜５Ｅ14cm-2で行
う。このように、いくつかの工程を同時に行うことによ
り、工程数、及びマスク枚数を削減でき、コストを安く
できて、効率よく製造することができる。
層７とＮ型カソード引き出し拡散層９とＮ型コレクタ引
き出し拡散層10を形成するためイオン注入は同一工程で
行ってもよく、この場合のイオン注入は、リンを加速電
圧100 〜180 Ｋev，ドーズ量５Ｅ13cm-2〜５Ｅ14cm-2で
行う。また、素子分離用Ｎ型拡散層７とＮ型コレクタ拡
散層12を形成するためのイオン注入を同一工程で行って
もよく、この場合のイオン注入は、リンを加速電圧100
〜180 Ｋev，ドーズ量５Ｅ11cm-2〜５Ｅ12cm-2で行う。
また、上記素子分離用Ｎ型拡散層７とＮ型コレクタ拡散
層12を形成するためのイオン注入と同時に、Ｎ型カソー
ド引き出し拡散層９とＮ型コレクタ引き出し拡散層10を
形成するためのイオン注入を同一工程で行ってもよく、
この場合のイオン注入は、リンを加速電圧100 〜180 Ｋ
ev，ドーズ量５Ｅ13cm-2〜５Ｅ14cm-2で行う。更に、素
子分離用Ｐ型拡散層８とＰ型コレクタ引き出し拡散層11
を形成する形成するためのイオン注入を同一工程で行っ
てもよく、この場合のイオン注入は、ボロンを加速電圧
100 〜180 Ｋev，ドーズ量５Ｅ13cm-2〜５Ｅ14cm-2で行
う。このように、いくつかの工程を同時に行うことによ
り、工程数、及びマスク枚数を削減でき、コストを安く
できて、効率よく製造することができる。
【００３０】その後、1000℃〜1200℃，300 分〜500 分
の拡散を行う。この工程により、図５に示すように、Ｎ
- 型埋込み層３と素子分離用Ｎ型拡散層７が接続してＮ
型素子分離領域が形成され、Ｐ型埋込み層４と素子分離
用Ｐ型拡散層８，Ｐ型コレクタ引き出し拡散層11，Ｐ型
コレクタ拡散層13，Ｐ型ウエル拡散層15がそれぞれ接続
し、Ｐ型素子分離領域，縦型ＰＮＰのコレクタ引き出し
領域とコレクタ領域，ＮＭＯＳのウエル領域がそれぞれ
形成される。また、Ｎ+ 型埋込み層５とＮ型カソード引
き出し拡散層９，Ｎ型コレクタ引き出し拡散層10，Ｎ型
コレクタ拡散層12，Ｎ型ウエル拡散層14がそれぞれ接続
し、ＰｉＮ型ＰＤのカソード引き出し領域，縦型ＮＰＮ
のコレクタ引き出し領域とコレクタ領域，ＰＭＯＳのウ
エル領域がそれぞれ形成される。ここで、Ｎ型コレクタ
拡散層12とＰ型コレクタ拡散層13の不純物濃度を１Ｅ16
cm-3以下に形成することにより、縦型ＮＰＮと縦型ＰＮ
Ｐの耐圧を高くすることができる。この場合、Ｎ型コレ
クタ拡散層12を形成するためのイオン注入は、リンを加
速電圧100 〜180 Ｋev，ドーズ量５Ｅ11cm-2〜５Ｅ12cm
-2で行い、Ｐ型コレクタ拡散層13を形成するためのイオ
ン注入は、ボロンを加速電圧50〜150 Ｋev，ドーズ量１
Ｅ11cm-2〜１Ｅ12cm-2で行う。次いで、窒化膜を用いた
選択酸化法により600 nm〜1000nmのフィールド酸化膜16
を選択的に形成する。
の拡散を行う。この工程により、図５に示すように、Ｎ
- 型埋込み層３と素子分離用Ｎ型拡散層７が接続してＮ
型素子分離領域が形成され、Ｐ型埋込み層４と素子分離
用Ｐ型拡散層８，Ｐ型コレクタ引き出し拡散層11，Ｐ型
コレクタ拡散層13，Ｐ型ウエル拡散層15がそれぞれ接続
し、Ｐ型素子分離領域，縦型ＰＮＰのコレクタ引き出し
領域とコレクタ領域，ＮＭＯＳのウエル領域がそれぞれ
形成される。また、Ｎ+ 型埋込み層５とＮ型カソード引
き出し拡散層９，Ｎ型コレクタ引き出し拡散層10，Ｎ型
コレクタ拡散層12，Ｎ型ウエル拡散層14がそれぞれ接続
し、ＰｉＮ型ＰＤのカソード引き出し領域，縦型ＮＰＮ
のコレクタ引き出し領域とコレクタ領域，ＰＭＯＳのウ
エル領域がそれぞれ形成される。ここで、Ｎ型コレクタ
拡散層12とＰ型コレクタ拡散層13の不純物濃度を１Ｅ16
cm-3以下に形成することにより、縦型ＮＰＮと縦型ＰＮ
Ｐの耐圧を高くすることができる。この場合、Ｎ型コレ
クタ拡散層12を形成するためのイオン注入は、リンを加
速電圧100 〜180 Ｋev，ドーズ量５Ｅ11cm-2〜５Ｅ12cm
-2で行い、Ｐ型コレクタ拡散層13を形成するためのイオ
ン注入は、ボロンを加速電圧50〜150 Ｋev，ドーズ量１
Ｅ11cm-2〜１Ｅ12cm-2で行う。次いで、窒化膜を用いた
選択酸化法により600 nm〜1000nmのフィールド酸化膜16
を選択的に形成する。
【００３１】その後、選択酸化に使用した窒化膜（図示
せず）を除去した後、フィールド酸化膜16を形成した領
域以外の第２のＮ- 型エピタキシャル層６を酸化し、30
nm〜70nmの酸化膜（図示せず）を形成する。次に、図６
に示すように、縦型ＰＮＰのＰ型コレクタ拡散層13内に
Ｎ型ベース拡散層17を形成するために、リンを加速電圧
100 〜180 Ｋev，ドーズ量１Ｅ13cm-2〜１Ｅ14cm-2でイ
オン注入する。その後、900 ℃〜1000℃，10分〜60分の
拡散を行い、Ｎ型ベース拡散層17を形成する。次に、30
nm〜70nmの上記酸化膜（図示せず）を除去した後、900
℃〜1000℃で第２のＮ- 型エピタキシャル層６を酸化し
ゲート酸化膜18となる10nm〜40nmの酸化膜を形成した
後、リンを高濃度にドープしたＮ型のポリシリコンを形
成し、このポリシリコンをエッチングすることにより、
ＰＭＯＳ領域とＮＭＯＳ領域にゲート酸化膜18とゲート
電極19を形成する。
せず）を除去した後、フィールド酸化膜16を形成した領
域以外の第２のＮ- 型エピタキシャル層６を酸化し、30
nm〜70nmの酸化膜（図示せず）を形成する。次に、図６
に示すように、縦型ＰＮＰのＰ型コレクタ拡散層13内に
Ｎ型ベース拡散層17を形成するために、リンを加速電圧
100 〜180 Ｋev，ドーズ量１Ｅ13cm-2〜１Ｅ14cm-2でイ
オン注入する。その後、900 ℃〜1000℃，10分〜60分の
拡散を行い、Ｎ型ベース拡散層17を形成する。次に、30
nm〜70nmの上記酸化膜（図示せず）を除去した後、900
℃〜1000℃で第２のＮ- 型エピタキシャル層６を酸化し
ゲート酸化膜18となる10nm〜40nmの酸化膜を形成した
後、リンを高濃度にドープしたＮ型のポリシリコンを形
成し、このポリシリコンをエッチングすることにより、
ＰＭＯＳ領域とＮＭＯＳ領域にゲート酸化膜18とゲート
電極19を形成する。
【００３２】次に、ＰＭＯＳとＮＭＯＳのゲート酸化膜
18以外の10nm〜40nmの酸化膜をゲート電極19をマスクに
除去し、再度、第２のＮ- 型エピタキシャル層６を酸化
し10nm〜40nmの酸化膜（図示せず）を形成する。その後
は、完成図である図１に示すように、縦型ＮＰＮのＮ型
コレクタ拡散層12内にＰ型ベース拡散層20を形成するた
めに、ボロンを加速電圧20〜50Ｋev，ドーズ量１Ｅ13cm
-2〜１Ｅ14cm-2でイオン注入する。その後、900 ℃〜10
00℃，10分〜60分の拡散を行い、Ｐ型ベース拡散層20を
形成する。次に、ＰｉＮ型ＰＤ領域に拡散深さの浅いＰ
+ 型アノード拡散層21を形成するために、ＢＦ2 を加速
電圧40〜80Ｋev，ドーズ量１Ｅ15cm-2〜５Ｅ15cm-2でイ
オン注入する。次に、同様に図１に示すように、縦型Ｎ
ＰＮのＰ型ベース拡散層20内にＰ+ 型外部ベース拡散層
22を形成するために、ＢＦ2 を加速電圧40〜80Ｋev，ド
ーズ量１Ｅ15cm-2〜５Ｅ15cm-2でイオン注入する。次
に、縦型ＮＰＮのＰ型ベース拡散層20内にＮ+ 型エミッ
タ拡散層23を形成するために、ヒ素を加速電圧100 〜18
0 Ｋev，ドーズ量１Ｅ15cm-2〜１Ｅ16cm-2でイオン注入
する。次に、縦型ＰＮＰのＮ型ベース拡散層17内にＮ+
型外部ベース拡散層24を形成するために、ヒ素を加速電
圧100 〜180 Ｋev，ドーズ量１Ｅ15cm-2〜１Ｅ16cm-2で
イオン注入する。次に、縦型ＰＮＰのＮ型ベース拡散層
17内にＰ+ 型エミッタ拡散層25を形成するために、ＢＦ
2 を加速電圧40〜80Ｋev，ドーズ量１Ｅ15cm-2〜５Ｅ15
cm-2でイオン注入する。
18以外の10nm〜40nmの酸化膜をゲート電極19をマスクに
除去し、再度、第２のＮ- 型エピタキシャル層６を酸化
し10nm〜40nmの酸化膜（図示せず）を形成する。その後
は、完成図である図１に示すように、縦型ＮＰＮのＮ型
コレクタ拡散層12内にＰ型ベース拡散層20を形成するた
めに、ボロンを加速電圧20〜50Ｋev，ドーズ量１Ｅ13cm
-2〜１Ｅ14cm-2でイオン注入する。その後、900 ℃〜10
00℃，10分〜60分の拡散を行い、Ｐ型ベース拡散層20を
形成する。次に、ＰｉＮ型ＰＤ領域に拡散深さの浅いＰ
+ 型アノード拡散層21を形成するために、ＢＦ2 を加速
電圧40〜80Ｋev，ドーズ量１Ｅ15cm-2〜５Ｅ15cm-2でイ
オン注入する。次に、同様に図１に示すように、縦型Ｎ
ＰＮのＰ型ベース拡散層20内にＰ+ 型外部ベース拡散層
22を形成するために、ＢＦ2 を加速電圧40〜80Ｋev，ド
ーズ量１Ｅ15cm-2〜５Ｅ15cm-2でイオン注入する。次
に、縦型ＮＰＮのＰ型ベース拡散層20内にＮ+ 型エミッ
タ拡散層23を形成するために、ヒ素を加速電圧100 〜18
0 Ｋev，ドーズ量１Ｅ15cm-2〜１Ｅ16cm-2でイオン注入
する。次に、縦型ＰＮＰのＮ型ベース拡散層17内にＮ+
型外部ベース拡散層24を形成するために、ヒ素を加速電
圧100 〜180 Ｋev，ドーズ量１Ｅ15cm-2〜１Ｅ16cm-2で
イオン注入する。次に、縦型ＰＮＰのＮ型ベース拡散層
17内にＰ+ 型エミッタ拡散層25を形成するために、ＢＦ
2 を加速電圧40〜80Ｋev，ドーズ量１Ｅ15cm-2〜５Ｅ15
cm-2でイオン注入する。
【００３３】次に、ＰＭＯＳのＮ型ウエル拡散層14内に
Ｐ+ 型ソース・ドレイン拡散層26を形成するために、Ｂ
Ｆ2 を加速電圧40〜80Ｋev，ドーズ量１Ｅ15cm-2〜５Ｅ
15cm-2でイオン注入する。次に、ＮＭＯＳのＰ型ウエル
拡散層15内にＮ+ 型ソース・ドレイン拡散層27を形成す
るために、ヒ素を加速電圧100 〜180 Ｋev，ドーズ量１
Ｅ15cm-2〜１Ｅ16cm-2でイオン注入する。ここで、Ｐ+
型アノード拡散層21，Ｐ+ 型外部ベース拡散層22，Ｐ+
型エミッタ拡散層25，Ｐ+ 型ソース・ドレイン拡散層26
を形成するためのイオン注入は同一の工程で行ってもよ
く、またＮ+ 型エミッタ拡散層23，Ｎ+ 型外部ベース拡
散層24，Ｎ+ 型ソース・ドレイン拡散層27を形成するた
めのイオン注入も同一の工程で行ってもよい。その後、
900 ℃〜1000℃，10分〜60分の拡散を行うことにより、
Ｐ+ 型アノード拡散層21，Ｐ+ 型外部ベース拡散層22，
Ｐ+ 型エミッタ拡散層25，Ｐ+ 型ソース・ドレイン拡散
層26，Ｎ+ 型エミッタ拡散層23，Ｎ+ 外部ベース拡散層
24，Ｎ+ 型ソース・ドレイン拡散層27が形成される。こ
のとき、Ｐ+ 型アノード拡散層21は、表面濃度１Ｅ19cm
-3〜１Ｅ20cm-3，拡散深さ0.2 μｍ〜0.4 μｍと浅く形
成される。
Ｐ+ 型ソース・ドレイン拡散層26を形成するために、Ｂ
Ｆ2 を加速電圧40〜80Ｋev，ドーズ量１Ｅ15cm-2〜５Ｅ
15cm-2でイオン注入する。次に、ＮＭＯＳのＰ型ウエル
拡散層15内にＮ+ 型ソース・ドレイン拡散層27を形成す
るために、ヒ素を加速電圧100 〜180 Ｋev，ドーズ量１
Ｅ15cm-2〜１Ｅ16cm-2でイオン注入する。ここで、Ｐ+
型アノード拡散層21，Ｐ+ 型外部ベース拡散層22，Ｐ+
型エミッタ拡散層25，Ｐ+ 型ソース・ドレイン拡散層26
を形成するためのイオン注入は同一の工程で行ってもよ
く、またＮ+ 型エミッタ拡散層23，Ｎ+ 型外部ベース拡
散層24，Ｎ+ 型ソース・ドレイン拡散層27を形成するた
めのイオン注入も同一の工程で行ってもよい。その後、
900 ℃〜1000℃，10分〜60分の拡散を行うことにより、
Ｐ+ 型アノード拡散層21，Ｐ+ 型外部ベース拡散層22，
Ｐ+ 型エミッタ拡散層25，Ｐ+ 型ソース・ドレイン拡散
層26，Ｎ+ 型エミッタ拡散層23，Ｎ+ 外部ベース拡散層
24，Ｎ+ 型ソース・ドレイン拡散層27が形成される。こ
のとき、Ｐ+ 型アノード拡散層21は、表面濃度１Ｅ19cm
-3〜１Ｅ20cm-3，拡散深さ0.2 μｍ〜0.4 μｍと浅く形
成される。
【００３４】以上の各工程により、図１に示したよう
に、周波数応答が良好で短波長〜長波長の光に対して良
好な光電変換特性を持ったＰｉＮ型ＰＤと、高周波数特
性を有し最適な特性を持った縦型ＮＰＮ及び縦型ＰＮＰ
と、最適な特性を持ったＮＭＯＳ及びＰＭＯＳを同一基
板上に形成した半導体装置が得られる。
に、周波数応答が良好で短波長〜長波長の光に対して良
好な光電変換特性を持ったＰｉＮ型ＰＤと、高周波数特
性を有し最適な特性を持った縦型ＮＰＮ及び縦型ＰＮＰ
と、最適な特性を持ったＮＭＯＳ及びＰＭＯＳを同一基
板上に形成した半導体装置が得られる。
【００３５】
【発明の効果】以上実施の形態に基づいて説明したよう
に、請求項１及び２記載の発明によれば、高濃度のＮ型
基板にｉ層となる低濃度の第１のＮ型エピタキシャル層
と低濃度の第２のＮ型エピタキシャル層を形成し、第２
のＮ型エピタキシャル層に浅い拡散深さで形成されたＰ
型アノード拡散層を設けることによりＰｉＮ型ＰＤを構
成しているため、周波数応答が良好で短波長から長波長
の光に対して良好な光電変換特性を持つＰｉＮ型ＰＤが
得られる。また縦型ＮＰＮにおいては、Ｐ型素子分離領
域により第１のＮ型エピタキシャル層及び第２のＮ型エ
ピタキシャル層と分離された、Ｎ+ 型埋込み層とこのＮ
+ 型埋込み層に接続するＮ型コレクタ拡散層とでコレク
タ領域を形成しているため、ＰｉＮ型ＰＤのｉ層となる
第２のＮ型エピタキシャル層とは独立にコレクタ濃度が
設定でき、高い周波数特性を有し、最適な特性を持った
縦型ＮＰＮを得ることができる。また縦型ＰＮＰにおい
ては、Ｐ型埋込み層とこのＰ型埋込み層に接続するＰ型
コレクタ拡散層でコレクタ領域を形成しており、第１の
Ｎ型エピタキシャル層及び第２のＮ型エピタキシャル層
とはＰＮ接合で分離されているため、自由にコレクタ濃
度が設定でき、高い周波数特性を有し、最適な特性を持
った縦型ＰＮＰを得ることができる。またＰＭＯＳにお
いては、Ｐ型素子分離領域により第１のＮ型エピタキシ
ャル層及び第２のＮ型エピタキシャル層と分離された、
Ｎ+ 型埋込み層とこのＮ+ 型埋込み層に接続するＮ型ウ
エル拡散層とでウエル領域を形成しているため、ＰｉＮ
型ＰＤのｉ層となる第２のＮ型エピタキシャル層とは独
立にウエル濃度が設定でき、最適な特性を持ったＰＭＯ
Ｓを得ることができる。またＮＭＯＳにおいては、Ｐ型
埋込み層とこのＰ型埋込み層に接続するＰ型ウエル拡散
層とでウエル領域を形成しており、第１のＮ- 型エピタ
キシャル層及び第２のＮ- 型エピタキシャル層とはＰＮ
接合で分離されているため、自由にウエル濃度が設定で
き、最適な特性を持ったＮＭＯＳを得ることができる。
またＮ- 型埋込み層とこのＮ- 型埋込み層に接続する素
子分離用Ｎ型拡散層によりＮ型素子分離領域を形成して
おり、大きな工程数の増加なしに安定して、それぞれの
素子を分離することができる。
に、請求項１及び２記載の発明によれば、高濃度のＮ型
基板にｉ層となる低濃度の第１のＮ型エピタキシャル層
と低濃度の第２のＮ型エピタキシャル層を形成し、第２
のＮ型エピタキシャル層に浅い拡散深さで形成されたＰ
型アノード拡散層を設けることによりＰｉＮ型ＰＤを構
成しているため、周波数応答が良好で短波長から長波長
の光に対して良好な光電変換特性を持つＰｉＮ型ＰＤが
得られる。また縦型ＮＰＮにおいては、Ｐ型素子分離領
域により第１のＮ型エピタキシャル層及び第２のＮ型エ
ピタキシャル層と分離された、Ｎ+ 型埋込み層とこのＮ
+ 型埋込み層に接続するＮ型コレクタ拡散層とでコレク
タ領域を形成しているため、ＰｉＮ型ＰＤのｉ層となる
第２のＮ型エピタキシャル層とは独立にコレクタ濃度が
設定でき、高い周波数特性を有し、最適な特性を持った
縦型ＮＰＮを得ることができる。また縦型ＰＮＰにおい
ては、Ｐ型埋込み層とこのＰ型埋込み層に接続するＰ型
コレクタ拡散層でコレクタ領域を形成しており、第１の
Ｎ型エピタキシャル層及び第２のＮ型エピタキシャル層
とはＰＮ接合で分離されているため、自由にコレクタ濃
度が設定でき、高い周波数特性を有し、最適な特性を持
った縦型ＰＮＰを得ることができる。またＰＭＯＳにお
いては、Ｐ型素子分離領域により第１のＮ型エピタキシ
ャル層及び第２のＮ型エピタキシャル層と分離された、
Ｎ+ 型埋込み層とこのＮ+ 型埋込み層に接続するＮ型ウ
エル拡散層とでウエル領域を形成しているため、ＰｉＮ
型ＰＤのｉ層となる第２のＮ型エピタキシャル層とは独
立にウエル濃度が設定でき、最適な特性を持ったＰＭＯ
Ｓを得ることができる。またＮＭＯＳにおいては、Ｐ型
埋込み層とこのＰ型埋込み層に接続するＰ型ウエル拡散
層とでウエル領域を形成しており、第１のＮ- 型エピタ
キシャル層及び第２のＮ- 型エピタキシャル層とはＰＮ
接合で分離されているため、自由にウエル濃度が設定で
き、最適な特性を持ったＮＭＯＳを得ることができる。
またＮ- 型埋込み層とこのＮ- 型埋込み層に接続する素
子分離用Ｎ型拡散層によりＮ型素子分離領域を形成して
おり、大きな工程数の増加なしに安定して、それぞれの
素子を分離することができる。
【００３６】請求項３記載の発明によれば、請求項２記
載の半導体装置の製造方法において、縦型ＮＰＮのコレ
クタを形成するＮ型コレクタ拡散層と縦型ＰＮＰのコレ
クタを形成するＰ型コレクタ拡散層の不純物濃度を１Ｅ
16cm-3以下にしているので、縦型ＮＰＮと縦型ＰＮＰの
耐圧を向上させることができる。また、請求項４記載の
発明によれば、請求項２記載の半導体装置の製造方法に
おいて、Ｎ型素子分離領域を形成するための素子分離用
Ｎ型拡散層とＰｉＮ型ＰＤのカソード引き出し領域を形
成するためのＮ型カソード引き出し拡散層と縦型ＮＰＮ
のコレクタ引き出し領域を形成するためのＮ型コレクタ
引き出し拡散層を同一工程で形成するようにしており、
また請求項５記載の発明によれば、請求項２記載の半導
体装置の製造方法において、Ｎ型素子分離領域を形成す
るための素子分離用Ｎ型拡散層と縦型ＮＰＮのコレクタ
を形成するためのＮ型コレクタ拡散層を同一工程で形成
し、ＰｉＮ型ＰＤのカソード引き出し領域を形成するた
めのＮ型カソード引き出し拡散層と縦型ＮＰＮのコレク
タ引き出し領域を形成するためのＮ型コレクタ引き出し
拡散層を同一工程で形成するようにしており、また請求
項６記載の発明によれば、請求項２記載の半導体装置の
製造方法において、Ｐ型素子分離領域を形成するための
素子分離用Ｐ型拡散層と縦型ＰＮＰのコレクタ引き出し
領域を形成するためのＰ型コレクタ引き出し拡散層を同
一工程で形成するようにしており、以上のように、いく
つかの工程を同時に行うことにより、工程数を少なくし
て効率よく半導体装置を製造することができる。
載の半導体装置の製造方法において、縦型ＮＰＮのコレ
クタを形成するＮ型コレクタ拡散層と縦型ＰＮＰのコレ
クタを形成するＰ型コレクタ拡散層の不純物濃度を１Ｅ
16cm-3以下にしているので、縦型ＮＰＮと縦型ＰＮＰの
耐圧を向上させることができる。また、請求項４記載の
発明によれば、請求項２記載の半導体装置の製造方法に
おいて、Ｎ型素子分離領域を形成するための素子分離用
Ｎ型拡散層とＰｉＮ型ＰＤのカソード引き出し領域を形
成するためのＮ型カソード引き出し拡散層と縦型ＮＰＮ
のコレクタ引き出し領域を形成するためのＮ型コレクタ
引き出し拡散層を同一工程で形成するようにしており、
また請求項５記載の発明によれば、請求項２記載の半導
体装置の製造方法において、Ｎ型素子分離領域を形成す
るための素子分離用Ｎ型拡散層と縦型ＮＰＮのコレクタ
を形成するためのＮ型コレクタ拡散層を同一工程で形成
し、ＰｉＮ型ＰＤのカソード引き出し領域を形成するた
めのＮ型カソード引き出し拡散層と縦型ＮＰＮのコレク
タ引き出し領域を形成するためのＮ型コレクタ引き出し
拡散層を同一工程で形成するようにしており、また請求
項６記載の発明によれば、請求項２記載の半導体装置の
製造方法において、Ｐ型素子分離領域を形成するための
素子分離用Ｐ型拡散層と縦型ＰＮＰのコレクタ引き出し
領域を形成するためのＰ型コレクタ引き出し拡散層を同
一工程で形成するようにしており、以上のように、いく
つかの工程を同時に行うことにより、工程数を少なくし
て効率よく半導体装置を製造することができる。
【図１】本発明に係る半導体装置の実施の形態を示す断
面図である。
面図である。
【図２】本発明に係る半導体装置の製造方法の実施の形
態を説明するための製造工程を示す図である。
態を説明するための製造工程を示す図である。
【図３】図２に示した製造工程に続く製造工程を示す図
である。
である。
【図４】図３に示した製造工程に続く製造工程を示す図
である。
である。
【図５】図４に示した製造工程に続く製造工程を示す図
である。
である。
【図６】図５に示した製造工程に続く製造工程を示す図
である。
である。
【図７】従来の半導体装置の構成例を示す断面図であ
る。
る。
【図８】従来の半導体装置の他の構成例を示す断面図で
ある。
ある。
【図９】従来の半導体装置の更に他の構成例を示す断面
図である。
図である。
【図10】従来の半導体装置の更に他の構成例を示す断面
図である。
図である。
１ Ｎ+ 型基板 ２ 第１のＮ- 型エピタキシャル層 ３ Ｎ- 型埋込み層 ４ Ｐ型埋込み層 ５ Ｎ+ 型埋込み層 ６ 第２のＮ- 型エピタキシャル層 ７ 素子分離用Ｎ型拡散層 ８ 素子分離用Ｐ型拡散層 ９ Ｎ型カソード引き出し拡散層 10 Ｎ型コレクタ引き出し拡散層 11 Ｐ型コレクタ引き出し拡散層 12 Ｎ型コレクタ拡散層 13 Ｐ型コレクタ拡散層 14 Ｎ型ウエル拡散層 15 Ｐ型ウエル拡散層 16 フィールド酸化膜 17 Ｎ型ベース拡散層 18 ゲート酸化膜 19 ゲート電極 20 Ｐ型ベース拡散層 21 Ｐ+ 型アノード拡散層 22 Ｐ+ 型外部ベース拡散層 23 Ｎ+ 型エミッタ拡散層 24 Ｎ+ 型外部ベース拡散層 25 Ｐ+ 型エミッタ拡散層 26 Ｐ+ 型ソース・ドレイン拡散層 27 Ｎ+ 型ソース・ドレイン拡散層
Claims (6)
- 【請求項１】 ＰｉＮ型フォトダイオードとバイポーラ
トランジスタと電界効果型トランジスタを同一基板上に
備えた半導体装置において、高濃度のＮ型基板上に第１
及び第２の低濃度のＮ型エピタキシャル層を形成し、前
記第２の低濃度のＮ型エピタキシャル層の表面に拡散深
さの浅いＰ型アノード拡散層を形成してＰｉＮ型フォト
ダイオードを構成し、前記第１の低濃度のＮ型エピタキ
シャル層に形成したＰ型埋込み層と前記第２の低濃度の
Ｎ型エピタキシャル層より拡散形成した前記Ｐ型埋込み
層に達する第１のＰ型拡散層とによりＰ型素子分離領域
を形成して、前記第１及び第２の低濃度のＮ型エピタキ
シャル層と分離された、前記Ｐ型埋込み層に形成した高
濃度のＮ型埋込み層と前記第２の低濃度のＮ型エピタキ
シャル層より拡散形成した前記高濃度のＮ型埋込み層に
達する第１のＮ型拡散層とでコレクタを形成すると共
に、Ｐ型ベース拡散層及びＮ型エミッタ拡散層を設けて
ＮＰＮ型縦型バイポーラトランジスタを構成し、前記第
１の低濃度のＮ型エピタキシャル層に形成したＰ型埋込
み層と前記第２の低濃度のＮ型エピタキシャル層より拡
散形成した前記Ｐ型埋込み層に達する第１のＰ型拡散層
とによりＰ型素子分離領域を形成して、前記第１及び第
２の低濃度のＮ型エピタキシャル層と分離された、前記
Ｐ型埋込み層に形成した高濃度のＮ型埋込み層と前記第
２の低濃度のＮ型エピタキシャル層より拡散形成した前
記高濃度のＮ型埋込み層に達する第２のＮ型拡散層とで
ウエルを形成すると共に、ゲート絶縁膜，ゲート電極及
びＰ型ソース・ドレイン拡散層を設けてＰ型電界効果型
トランジスタを構成し、前記第１の低濃度のＮ型エピタ
キシャル層に形成したＰ型埋込み層と前記第２の低濃度
のＮ型エピタキシャル層より拡散形成した前記Ｐ型埋込
み層に達する第２のＰ型拡散層とでコレクタを形成する
と共に、Ｎ型ベース拡散層及びＰ型エミッタ拡散層を設
けてＰＮＰ型縦型バイポーラトランジスタを構成し、前
記第１の低濃度のＮ型エピタキシャル層に形成したＰ型
埋込み層と前記第２の低濃度のＮ型エピタキシャル層よ
り拡散形成した前記Ｐ型埋込み層に達する第３のＰ型拡
散層でウエルを形成すると共に、ゲート絶縁膜，ゲート
電極及びＰ型ソース・ドレイン拡散層を設けてＮ型電界
効果型トランジスタを構成し、前記第１の低濃度のＮ型
エピタキシャル層に形成した低濃度のＮ型埋込み層と前
記第２の低濃度のＮ型エピタキシャル層より拡散形成し
た前記低濃度のＮ型埋込み層に達する第３のＮ型拡散層
とにより、各素子を分離するＮ型素子分離領域を構成し
ていることを特徴とする半導体装置。 - 【請求項２】 ＰｉＮ型フォトダイオードとバイポーラ
トランジスタと電界効果型トランジスタを同一基板上に
形成する半導体装置の製造方法において、高濃度のＮ型
半導体基板に低濃度の第１のＮ型半導体層を形成する工
程と、前記第１のＮ型半導体層の第１の素子分離領域と
前記第１のＮ型半導体層のＰｉＮ型フォトダイオードの
カソード引き出し領域とに第１のＮ型埋込み層を形成す
る工程と、前記第１のＮ型半導体層の第２の素子分離領
域と、ＮＰＮ型縦型バイポーラトランジスタを形成する
領域と、ＰＮＰ型縦型バイポーラトランジスタを形成す
る領域と、Ｎ型電界効果型トランジスタを形成する領域
と、Ｐ型電界効果型トランジスタを形成する領域とにＰ
型埋込み層を形成する工程と、前記第１のＮ型埋込み層
のＰｉＮ型フォトダイオードのカソード引き出し領域
と、前記Ｐ型埋込み層のＮＰＮ型縦型バイポーラトラン
ジスタを形成する領域及びＰ型電界効果型トランジスタ
を形成する領域とに第２のＮ型埋込み層を形成する工程
と、前記第１のＮ型半導体層に低濃度の第２のＮ型半導
体層を形成する工程と、前記第２のＮ型半導体層の第１
の素子分離領域と、ＰｉＮ型フォトダイオードのカソー
ド引き出し領域に前記第１のＮ型埋込み層と接続する第
１のＮ型拡散層を形成する工程と、前記第２のＮ型半導
体層の第２の素子分離領域に前記Ｐ型埋込み層と接続す
る第１のＰ型拡散層を形成する工程と、前記第２のＮ型
半導体層のＰｉＮ型フォトダイオードのカソード引き出
し領域に前記第２のＮ型埋込み層と接続する第２のＮ型
拡散層を形成する工程と、前記第２のＮ型半導体層のＮ
ＰＮ型縦型バイポーラトランジスタのコレクタ引き出し
領域に前記第２のＮ型埋込み層と接続する第３のＮ型拡
散層を形成する工程と、前記第２のＮ型半導体層のＰＮ
Ｐ型縦型バイポーラトランジスタのコレクタ引き出し領
域に前記Ｐ型埋込み層と接続する第２のＰ型拡散層を形
成する工程と、前記第２のＮ型半導体層のＮＰＮ型縦型
バイポーラトランジスタを形成する領域に前記第２のＮ
型埋込み層と接続するＮ型コレクタ拡散層を形成する工
程と、前記第２のＮ型半導体層のＰＮＰ型縦型バイポー
ラトランジスタを形成する領域に前記Ｐ型埋込み層と接
続するＰ型コレクタ拡散層を形成する工程と、前記第２
のＮ型半導体層のＰ型電界効果型トランジスタを形成す
る領域に前記第２のＮ型埋込み層と接続するＮ型ウエル
拡散層を形成する工程と、前記第２のＮ型半導体層のＮ
型電界効果型トランジスタを形成する領域に前記Ｐ型埋
込み層と接続するＰ型ウエル拡散層を形成する工程と、
前記第２のＮ型半導体層に選択的に第１の絶縁膜を形成
する工程と、前記Ｐ型コレクタ拡散層にＮ型ベース拡散
層を形成する工程と、前記第２のＮ型半導体層に第２の
絶縁膜を形成する工程と、Ｎ型電界効果型トランジスタ
とＰ型電界効果型トランジスタを形成する領域に選択的
にＮ型ポリシリコンを形成しゲート電極を形成する工程
と、前記Ｎ型コレクタ拡散層にＰ型ベース拡散層を形成
する工程と、前記第２のＮ型半導体層のＰｉＮ型フォト
ダイオードを形成する領域に拡散深さの浅いＰ型アノー
ド拡散層を形成する工程と、前記Ｐ型ベース拡散層にＰ
型外部ベース拡散層とＮ型エミッタ拡散層を形成する工
程と、前記Ｎ型ベース拡散層にＮ型外部ベース拡散層と
Ｐ型エミッタ拡散層を形成する工程と、前記Ｎ型ウエル
拡散層にＰ型ソース・ドレイン拡散層を形成する工程
と、前記Ｐ型ウエル拡散層にＮ型ソース・ドレイン拡散
層を形成する工程とを備えていることを特徴とする半導
体装置の製造方法。 - 【請求項３】 前記Ｎ型コレクタ拡散層と前記Ｐ型コレ
クタ拡散層の不純物濃度は、１Ｅ16cm-3以下であること
を特徴とする請求項２記載の半導体装置の製造方法。 - 【請求項４】 前記第１のＮ型拡散層と前記第２のＮ型
拡散層と前記第３のＮ型拡散層を同一工程で形成するこ
とを特徴とする請求項２記載の半導体装置の製造方法。 - 【請求項５】 前記第１のＮ型拡散層と前記Ｎ型コレク
タ拡散層を同一工程で形成し、前記第２のＮ型拡散層と
前記第３のＮ型拡散層を同一工程で形成することを特徴
とする請求項２記載の半導体装置の製造方法。 - 【請求項６】 前記第１のＰ型拡散層と前記第２のＰ型
拡散層を同一工程で形成することを特徴とする請求項２
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8108627A JPH09275199A (ja) | 1996-04-05 | 1996-04-05 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8108627A JPH09275199A (ja) | 1996-04-05 | 1996-04-05 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09275199A true JPH09275199A (ja) | 1997-10-21 |
Family
ID=14489597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8108627A Withdrawn JPH09275199A (ja) | 1996-04-05 | 1996-04-05 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09275199A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999039391A1 (fr) * | 1998-01-30 | 1999-08-05 | Hamamatsu Photonics K.K. | DISPOSITIF A SEMI-CONDUCTEUR RECEPTEUR DE LUMIERE COMPORTANT UN BiCMOS INTEGRE ET UNE PHOTODIODE A AVALANCHE |
| US6917095B1 (en) | 2000-05-30 | 2005-07-12 | Altera Corporation | Integrated radio frequency circuits |
| JP2007329179A (ja) * | 2006-06-06 | 2007-12-20 | Matsushita Electric Ind Co Ltd | Ｍｏｓ型固体撮像装置及びｍｏｓ型固体撮像装置の製造方法 |
| JP2008235510A (ja) * | 2007-03-20 | 2008-10-02 | Matsushita Electric Ind Co Ltd | 光半導体装置 |
| CN100442526C (zh) * | 2003-02-25 | 2008-12-10 | 三星电子株式会社 | 光接收装置及其制造方法和包括该装置的光电集成电路 |
-
1996
- 1996-04-05 JP JP8108627A patent/JPH09275199A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999039391A1 (fr) * | 1998-01-30 | 1999-08-05 | Hamamatsu Photonics K.K. | DISPOSITIF A SEMI-CONDUCTEUR RECEPTEUR DE LUMIERE COMPORTANT UN BiCMOS INTEGRE ET UNE PHOTODIODE A AVALANCHE |
| US6392282B1 (en) | 1998-01-30 | 2002-05-21 | Hamamatsu Photonics K.K. | BiCMOS-integrated photodetecting semiconductor device having an avalanche photodiode |
| US6917095B1 (en) | 2000-05-30 | 2005-07-12 | Altera Corporation | Integrated radio frequency circuits |
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| JP2007329179A (ja) * | 2006-06-06 | 2007-12-20 | Matsushita Electric Ind Co Ltd | Ｍｏｓ型固体撮像装置及びｍｏｓ型固体撮像装置の製造方法 |
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| JP4671981B2 (ja) * | 2007-03-20 | 2011-04-20 | パナソニック株式会社 | 光半導体装置 |
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