JPH02283032A - 縦型バイポーラトランジスタ - Google Patents
縦型バイポーラトランジスタInfo
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- JPH02283032A JPH02283032A JP10534389A JP10534389A JPH02283032A JP H02283032 A JPH02283032 A JP H02283032A JP 10534389 A JP10534389 A JP 10534389A JP 10534389 A JP10534389 A JP 10534389A JP H02283032 A JPH02283032 A JP H02283032A
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- 239000012535 impurity Substances 0.000 claims abstract description 12
- 239000010410 layer Substances 0.000 abstract description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 14
- 238000009792 diffusion process Methods 0.000 abstract description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 8
- 230000005684 electric field Effects 0.000 abstract description 8
- 229910052710 silicon Inorganic materials 0.000 abstract description 8
- 239000010703 silicon Substances 0.000 abstract description 8
- 239000000758 substrate Substances 0.000 abstract description 8
- 230000015556 catabolic process Effects 0.000 abstract description 7
- 239000011229 interlayer Substances 0.000 abstract description 3
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000000605 extraction Methods 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 230000003321 amplification Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 102000004207 Neuropilin-1 Human genes 0.000 description 2
- 108090000772 Neuropilin-1 Proteins 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- -1 phosphorus ions Chemical class 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 102000004213 Neuropilin-2 Human genes 0.000 description 1
- 108090000770 Neuropilin-2 Proteins 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 210000004709 eyebrow Anatomy 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は縦型バイポーラトランジスタのエミッタ領域の
構造に関する。
構造に関する。
従来の縦型ＮＰＮバイポーラトランジスタは、第５図に
縦断面図を示すように、ｐ型シリコン基板１と、ｎ型コ
レクタ領域２と、ｎ＋型嵩高濃度埋込層３、フィールド
酸化膜４と、ｎ＋＋コレクタ電極引き出し領ｉ４６と、
ｐ型ベース領域７と、ｐ＋＋ベース電極引き出し領域８
と、酸化膜９と、エミッタ形成の為の不純物拡散源とな
るｎ＋型多結晶シリコン層１３と、ｎ＋＋エミッタ領域
１４と、絶縁層間膜１５と、から構成されている。
縦断面図を示すように、ｐ型シリコン基板１と、ｎ型コ
レクタ領域２と、ｎ＋型嵩高濃度埋込層３、フィールド
酸化膜４と、ｎ＋＋コレクタ電極引き出し領ｉ４６と、
ｐ型ベース領域７と、ｐ＋＋ベース電極引き出し領域８
と、酸化膜９と、エミッタ形成の為の不純物拡散源とな
るｎ＋型多結晶シリコン層１３と、ｎ＋＋エミッタ領域
１４と、絶縁層間膜１５と、から構成されている。
上述した従来の縦型バイポーラトランジスタにおいて、
微細化、浅接合化にともなって、エミッタ、コレクタ間
の耐圧（以降ＢＶｇｅｏと記す）が低くなってきている
。
微細化、浅接合化にともなって、エミッタ、コレクタ間
の耐圧（以降ＢＶｇｅｏと記す）が低くなってきている
。
高速化のため、ベース領域を浅くして高い遮断周波数ｆ
Ｔを得ようとすると、ベース寄生抵抗が増大するため、
ベース濃度を高くしなければならない、また、ベース領
域が浅い場合、コレクタ。
Ｔを得ようとすると、ベース寄生抵抗が増大するため、
ベース濃度を高くしなければならない、また、ベース領
域が浅い場合、コレクタ。
エミッタ間のパンチスルーを抑えるためにもベース濃度
を高くする必要がある。
を高くする必要がある。
ベース領域を浅接合化するにともなってエミッタ領域も
浅くなり、また適度な電流増幅率を得るためにはベース
の高濃度化に従ってエミッタも高濃度にしなければなら
ない。
浅くなり、また適度な電流増幅率を得るためにはベース
の高濃度化に従ってエミッタも高濃度にしなければなら
ない。
例えばエミッタの深さ約０，１５μＩ、エミッタ濃度的
５ Ｘ １０”ｃ＋ｓ−’、ベース濃度約２ Ｘ １０
”ｃｍ−３といった高濃度なエミッタ及びベース濃度で
かつ浅いエミッタ構造の場合、第５図の従来例に示すエ
ミッタ・ベース接合端部１７に電界が集中してプレクダ
ウンを起しやすくなりＢＶＥＢＯは３．５〜４．５■と
なる。さらに微細化、浅接合化が進みエミッタ濃度及び
ベース濃度が高くなると、それに従ってＢＶεａｏは更
に低下していく。
５ Ｘ １０”ｃ＋ｓ−’、ベース濃度約２ Ｘ １０
”ｃｍ−３といった高濃度なエミッタ及びベース濃度で
かつ浅いエミッタ構造の場合、第５図の従来例に示すエ
ミッタ・ベース接合端部１７に電界が集中してプレクダ
ウンを起しやすくなりＢＶＥＢＯは３．５〜４．５■と
なる。さらに微細化、浅接合化が進みエミッタ濃度及び
ベース濃度が高くなると、それに従ってＢＶεａｏは更
に低下していく。
ＢＶεａｏの低下はＢ１−ＣＭＯＳのスイッチングにお
いて顕著な影響をおよぼす。第６図にＢｉ・ＣＭＯＳイ
ンバータ回路を示す。入力ＶＩｎが”Ｌ”からＨ“にな
るとＰチャンネルＭＯＳトランジスタＰＭＯＳＩがオフ
し、ＮチャンネルＭＯＳトランジスタＮＭＯＳ２がオン
して、ＮＰＮバイポーラトランジスタＮＰＮＩのベース
電位をグランドレベルに引き下げる。一方Ｎチャンネル
ＭＯＳトランジスタＮＭＯ３ＩがオンしてＮＰＮパイボ
ーラトランジンスタＮＰＮ２にベース電流を流しＮＰＮ
２をオンさせ、出力Ｖ ｏ ｕ ｔをＨ°′から°゛Ｌ
°°に引き下げる。このときＮＰＮ １のベス電位が出
力■。ｕｃ （＝Ｎ Ｐ Ｎ １のエミッタ電位）よ
りも速く下ってしまうとベース・エミッタ間は過渡的に
逆バイアスとなる。
いて顕著な影響をおよぼす。第６図にＢｉ・ＣＭＯＳイ
ンバータ回路を示す。入力ＶＩｎが”Ｌ”からＨ“にな
るとＰチャンネルＭＯＳトランジスタＰＭＯＳＩがオフ
し、ＮチャンネルＭＯＳトランジスタＮＭＯＳ２がオン
して、ＮＰＮバイポーラトランジスタＮＰＮＩのベース
電位をグランドレベルに引き下げる。一方Ｎチャンネル
ＭＯＳトランジスタＮＭＯ３ＩがオンしてＮＰＮパイボ
ーラトランジンスタＮＰＮ２にベース電流を流しＮＰＮ
２をオンさせ、出力Ｖ ｏ ｕ ｔをＨ°′から°゛Ｌ
°°に引き下げる。このときＮＰＮ １のベス電位が出
力■。ｕｃ （＝Ｎ Ｐ Ｎ １のエミッタ電位）よ
りも速く下ってしまうとベース・エミッタ間は過渡的に
逆バイアスとなる。
第７図は回路シミコレータでＮＰＮ １のベース・エミ
ッタ間の電位■Ｂ８をシミュレーションした結果であり
、■１．．が“Ｌ ”から“Ｈ”になる瞬間にベース・
エミッタ間に一４Ｖ程度の逆バイアスがかかっているこ
とを示している。ベース・エミッタ間を、ＢＶＥＢＯ程
度の逆バイアスストレス状態にしておくと、第８図の様
に低電流領域での直流電流増幅率ｈＦＥが低下するとい
う現象が観測される。このようなｈＦＥの低下を防ぐた
めにはＢ Ｖ ＥＢＯの高いデバイス横道が必要となる
。
ッタ間の電位■Ｂ８をシミュレーションした結果であり
、■１．．が“Ｌ ”から“Ｈ”になる瞬間にベース・
エミッタ間に一４Ｖ程度の逆バイアスがかかっているこ
とを示している。ベース・エミッタ間を、ＢＶＥＢＯ程
度の逆バイアスストレス状態にしておくと、第８図の様
に低電流領域での直流電流増幅率ｈＦＥが低下するとい
う現象が観測される。このようなｈＦＥの低下を防ぐた
めにはＢ Ｖ ＥＢＯの高いデバイス横道が必要となる
。
本発明の縦型バイポーラトランジスタは、第１導電型の
エミッタ領域と第２導電型のベース領域の接合部の端部
に、エミッタ領域よりも濃度の低い第１導電型の不純物
領域を有している。
エミッタ領域と第２導電型のベース領域の接合部の端部
に、エミッタ領域よりも濃度の低い第１導電型の不純物
領域を有している。
次に本発明について図面を参照して説明する。
本発明の実施例１の縦型バイポーラトランジスタは、第
１図の縦断面図に示すように、ｐ型シリコン基板１と、
ｎ型コレクタ領域２と、ｎ＋＋高濃度埋込層３と、フィ
ールド酸化膜４と、ｎ１型コレクタ電極引き出し領域６
と、ｐ型ベース領域７と、ｐ＋＋ベース電極引き出し領
域８と、酸化１１１９及び１０と、本発明の特徴である
ｎ−型領域１１と、サイドウオール多結晶シリコン膜１
２と、エミッタ形成の為の不純物拡散源であるｎ＋型型
詰結晶９９３２層１３、ｎ＋＋エミッタ領域１４と、眉
間絶縁膜１５と、から構成される構造をしている。
１図の縦断面図に示すように、ｐ型シリコン基板１と、
ｎ型コレクタ領域２と、ｎ＋＋高濃度埋込層３と、フィ
ールド酸化膜４と、ｎ１型コレクタ電極引き出し領域６
と、ｐ型ベース領域７と、ｐ＋＋ベース電極引き出し領
域８と、酸化１１１９及び１０と、本発明の特徴である
ｎ−型領域１１と、サイドウオール多結晶シリコン膜１
２と、エミッタ形成の為の不純物拡散源であるｎ＋型型
詰結晶９９３２層１３、ｎ＋＋エミッタ領域１４と、眉
間絶縁膜１５と、から構成される構造をしている。
本実施例１は、高濃度のｎ ４′型エミツタ１４とｐ型
ベース領域７の接合部の最も電界の集中する端部に、ｎ
１エミツタ領域１４よりも低濃度のｎ−型領域１１が存
在する構造で、ｎ−型領域１１の濃度は１１＋エミツタ
領域１４の！１５〜Ｉ／ ２００程度の濃度となってい
る。
ベース領域７の接合部の最も電界の集中する端部に、ｎ
１エミツタ領域１４よりも低濃度のｎ−型領域１１が存
在する構造で、ｎ−型領域１１の濃度は１１＋エミツタ
領域１４の！１５〜Ｉ／ ２００程度の濃度となってい
る。
このｎ−型領域１１によってエミッタ・ベース接合端に
集中する電界が弱められ、この結果、エミッタ・ベース
間の耐圧ＢＶＥＢＯが上昇する。
集中する電界が弱められ、この結果、エミッタ・ベース
間の耐圧ＢＶＥＢＯが上昇する。
次に本実施例１の製造方法を簡単に述べる。第２図（ａ
）の様に、ｐ型シリコン基板１上にｎ＋＋埋込層３と、
ｎ型コレクタ領域２と、フィールド酸化膜４と、ｎ“型
コレクタ電極引き出し領域６と、ｐ型ベース領域７及び
ｐ＋＋ベース電極引き出し領域８を形成した上に酸化膜
９を形成する。次に第２図（ｂ）の様に、ホトリソグラ
フィ工程を経てエミッタコンタクト１６を形成する。そ
の後第２図（ｃ）の様に熱酸化膜１０を１０〜２０ｎｍ
形成した後、酸化膜９をマスクとして、エミッタ形成部
分にのみｎ型不純物であるリンイオンをエネルギー３Ｏ
−５０ｋｅＶ 、 ドース鼠Ｉ Ｘ １０” 〜Ｉ
Ｘ １０１５ｃＩ１１−２で注入してｎ−型領域を形成
する。このとき熱酸化膜ＩＯはイオン注入の際のダメー
ジを防ぐ役目をはたす。次に第２図（ｄ）の様に多結晶
シリコン膜１２を１００〜３００ｎ■成長する。この多
結晶シリコン膜を異方性のドライエツチングによってエ
ッチバックし、サイドウオール多結晶シリコン膜１２を
、第２図（ｅ）の様に形成する。エッチバッりの際に酸
化膜９及び熱酸化膜ＩＯはドライエツチングのストッパ
ーの役目をはたし、特に熱酸化膜１０はエミッタ部分の
エッチバックによるダメージを防ぐ。次に熱酸化膜１０
をフッ酸で除去しな後第２図（ｆ）の様に多結晶シリコ
ン層を成長し、パターンニングしてエミッタ形成部分に
のみ多結晶シリコン層１３を残し、ｎ型不純物のヒ素イ
オンをエネルギー４０〜１００ ｋｅＶ、ドース量５Ｘ
１０”〜３Ｘ １０１６ｃｍ−２で注入する。その後、
熱処理を行って第２図（ｇ）の様にｎ“型エミッタ領域
１４． ｎ型領域１１を形成する。
）の様に、ｐ型シリコン基板１上にｎ＋＋埋込層３と、
ｎ型コレクタ領域２と、フィールド酸化膜４と、ｎ“型
コレクタ電極引き出し領域６と、ｐ型ベース領域７及び
ｐ＋＋ベース電極引き出し領域８を形成した上に酸化膜
９を形成する。次に第２図（ｂ）の様に、ホトリソグラ
フィ工程を経てエミッタコンタクト１６を形成する。そ
の後第２図（ｃ）の様に熱酸化膜１０を１０〜２０ｎｍ
形成した後、酸化膜９をマスクとして、エミッタ形成部
分にのみｎ型不純物であるリンイオンをエネルギー３Ｏ
−５０ｋｅＶ 、 ドース鼠Ｉ Ｘ １０” 〜Ｉ
Ｘ １０１５ｃＩ１１−２で注入してｎ−型領域を形成
する。このとき熱酸化膜ＩＯはイオン注入の際のダメー
ジを防ぐ役目をはたす。次に第２図（ｄ）の様に多結晶
シリコン膜１２を１００〜３００ｎ■成長する。この多
結晶シリコン膜を異方性のドライエツチングによってエ
ッチバックし、サイドウオール多結晶シリコン膜１２を
、第２図（ｅ）の様に形成する。エッチバッりの際に酸
化膜９及び熱酸化膜ＩＯはドライエツチングのストッパ
ーの役目をはたし、特に熱酸化膜１０はエミッタ部分の
エッチバックによるダメージを防ぐ。次に熱酸化膜１０
をフッ酸で除去しな後第２図（ｆ）の様に多結晶シリコ
ン層を成長し、パターンニングしてエミッタ形成部分に
のみ多結晶シリコン層１３を残し、ｎ型不純物のヒ素イ
オンをエネルギー４０〜１００ ｋｅＶ、ドース量５Ｘ
１０”〜３Ｘ １０１６ｃｍ−２で注入する。その後、
熱処理を行って第２図（ｇ）の様にｎ“型エミッタ領域
１４． ｎ型領域１１を形成する。
以上の様に本実施例１のエミッタ・ベース接合端部のｎ
−型領域ｌ″ｌはホトリソグラフィ工程が増えず、エミ
ッタ領域に対しセルファラインに極めて簡囃に形成する
ことができる。
−型領域ｌ″ｌはホトリソグラフィ工程が増えず、エミ
ッタ領域に対しセルファラインに極めて簡囃に形成する
ことができる。
また、エミッタ・ベース接合の端部を除く領域の不純物
１０フア・イルは変らないため、従来と同様のｈＦＥ及
びｆＴを得ることができる。
１０フア・イルは変らないため、従来と同様のｈＦＥ及
びｆＴを得ることができる。
従来構造でベース形成時のボロンをエネルギー２０ｋｅ
Ｖ 、 ドースｊｔ Ｉ Ｘ １０１３〜５ Ｘ １
０１３ｃｍ＋−２、エミッタ形成時のヒ素をドース量Ｉ
Ｘ １０１６〜２ Ｘ １０１６ｃｎ＋−２注入した
場合、エミッタ・ベース間耐圧ＢＶＥＢＯは３〜４Ｖと
なるのに対し、本発明の実施例による構造でベース及び
エミッタの不純物量は同じでｎ−領域を形成するリンの
注入をエネルギー４０〜５０ｋｅＶ 、 ドース量Ｉ
Ｘ ＩＯ’４〜Ｉ Ｘ １０１５ｃｍ−２で行った場
合、ＢＶｉａｏは５〜５．５ ＶとＩＶ以上の向上が見
られた。
Ｖ 、 ドースｊｔ Ｉ Ｘ １０１３〜５ Ｘ １
０１３ｃｍ＋−２、エミッタ形成時のヒ素をドース量Ｉ
Ｘ １０１６〜２ Ｘ １０１６ｃｎ＋−２注入した
場合、エミッタ・ベース間耐圧ＢＶＥＢＯは３〜４Ｖと
なるのに対し、本発明の実施例による構造でベース及び
エミッタの不純物量は同じでｎ−領域を形成するリンの
注入をエネルギー４０〜５０ｋｅＶ 、 ドース量Ｉ
Ｘ ＩＯ’４〜Ｉ Ｘ １０１５ｃｍ−２で行った場
合、ＢＶｉａｏは５〜５．５ ＶとＩＶ以上の向上が見
られた。
第３図は本発明の実施例２の拡大縦断面図である。実施
例２の縦型バイポーラトランジスタの構造では、実施例
１で説明したエミッタ・ベース接合端部のｎ−型領域１
１と高濃度ｎ＋型エミッタ領域１４との間に、ロー型領
域１１よりもやや高濃度のｎ型領域１１ａが存在する。
例２の縦型バイポーラトランジスタの構造では、実施例
１で説明したエミッタ・ベース接合端部のｎ−型領域１
１と高濃度ｎ＋型エミッタ領域１４との間に、ロー型領
域１１よりもやや高濃度のｎ型領域１１ａが存在する。
実施例２では、電界の集中するエミッタ・ベース接合の
端部にｎ−型領域１１とｎ型領域１１ａが存在するため
、実施例１の場合よりもさらに電界集中が緩和され、エ
ミッタ・ベース間の耐圧は向上する。例えば、ベースの
形成時のボロンを、エネルギー２０ｋｅＶ 、 ドー
ス量Ｉ Ｘ １０”〜５ Ｘ １０Ｉ３ｃ１０ｌ３ ”
型エミッタ形成時のヒ素を、ドース量Ｉ Ｘ １０”〜
５ Ｘ １０”ｃｍ−２で注入し、ｎ−型領域１１を形
成するリンイオン注入を、エネルギー３（１〜４０ｋｅ
Ｖ 、 ドース量ｌＸ１０”３〜２Ｘ １０”ｃｍ−２
、ｎ型領域１１ａを形成するリンイオン注入をエネルギ
ー４０〜５０ｋｅＶ 、 ドース量２×１０目〜Ｉ Ｘ
１０１５ｃｍ−２で行った場合、ＢＶＥＩＩＯは５．
５〜６．５ｖと従来例に比べ耐圧の向上がみられた。
端部にｎ−型領域１１とｎ型領域１１ａが存在するため
、実施例１の場合よりもさらに電界集中が緩和され、エ
ミッタ・ベース間の耐圧は向上する。例えば、ベースの
形成時のボロンを、エネルギー２０ｋｅＶ 、 ドー
ス量Ｉ Ｘ １０”〜５ Ｘ １０Ｉ３ｃ１０ｌ３ ”
型エミッタ形成時のヒ素を、ドース量Ｉ Ｘ １０”〜
５ Ｘ １０”ｃｍ−２で注入し、ｎ−型領域１１を形
成するリンイオン注入を、エネルギー３（１〜４０ｋｅ
Ｖ 、 ドース量ｌＸ１０”３〜２Ｘ １０”ｃｍ−２
、ｎ型領域１１ａを形成するリンイオン注入をエネルギ
ー４０〜５０ｋｅＶ 、 ドース量２×１０目〜Ｉ Ｘ
１０１５ｃｍ−２で行った場合、ＢＶＥＩＩＯは５．
５〜６．５ｖと従来例に比べ耐圧の向上がみられた。
ｎ型領域１１ａを形成する方法は、実施例１の第２図（
ｅ）の後、第４図（ａ）の様にリンイオンを注入し、再
び多結晶シリコン膜を形成した後、第４図（ｂ）の様に
エッチバックしてサイドウオール多結晶シリコン膜１２
ａを形成する。この後第２図（ｆ）〜（ｇ）の様にして
ｎ＋型エミッタ領域を形成することにより簡単に形成す
ることができる。
ｅ）の後、第４図（ａ）の様にリンイオンを注入し、再
び多結晶シリコン膜を形成した後、第４図（ｂ）の様に
エッチバックしてサイドウオール多結晶シリコン膜１２
ａを形成する。この後第２図（ｆ）〜（ｇ）の様にして
ｎ＋型エミッタ領域を形成することにより簡単に形成す
ることができる。
なお、本発明の構造と近いものとしてＭＯＳのＬＤＤ構
造がある。ＬＤＤ構造を有するＮチャンネルＭＯ３の縦
断面図である第９図を参照して本実施例とＬＤＤ構造と
の相異点に関して記す。ｐ型シリコン基板１８．ゲート
絶縁膜１９．ゲート電極としてのｎ＋型多結晶シリコン
層１３ａ、サイドウオル絶縁膜２１．ｎ＋型ソース・ド
レイン拡散層２０、ロー型ＬＤＤ拡散層２２を主要構成
要素としたＮチャンネルＭＯ８において、まず第１にサ
イドウオールは縦型バイポーラトランジスタと異なり多
結晶シリコン膜ではなく絶縁膜であり、第２にｎ−型Ｌ
ＤＤ拡散層２２の機能はｎ−型領域１１の機能と異なる
。すなわち、ｎ−型領域ｌ！は前述の如くエミッタ・ベ
ース接合端部１７での電界集中の緩和による耐圧ＢＶＥ
ＢＣの向上をはかるのに対し、ｐ型シリコン基板１８の
不純物濃度がρ型ベース領域７に比べ充分低くｎ＋型ン
ース・ドレイン拡散層２０とｐ型シリコン基板！８の間
のｐ−ｎ接合耐圧がＢ Ｖ ｌ！８０に比べ充分高くな
ることがら、ｎ−型ＬＤＤ拡散層２２は耐圧の向上に機
能するのではなく、ホ・ソト・キャリアーに対する耐性
向上に機能する。
造がある。ＬＤＤ構造を有するＮチャンネルＭＯ３の縦
断面図である第９図を参照して本実施例とＬＤＤ構造と
の相異点に関して記す。ｐ型シリコン基板１８．ゲート
絶縁膜１９．ゲート電極としてのｎ＋型多結晶シリコン
層１３ａ、サイドウオル絶縁膜２１．ｎ＋型ソース・ド
レイン拡散層２０、ロー型ＬＤＤ拡散層２２を主要構成
要素としたＮチャンネルＭＯ８において、まず第１にサ
イドウオールは縦型バイポーラトランジスタと異なり多
結晶シリコン膜ではなく絶縁膜であり、第２にｎ−型Ｌ
ＤＤ拡散層２２の機能はｎ−型領域１１の機能と異なる
。すなわち、ｎ−型領域ｌ！は前述の如くエミッタ・ベ
ース接合端部１７での電界集中の緩和による耐圧ＢＶＥ
ＢＣの向上をはかるのに対し、ｐ型シリコン基板１８の
不純物濃度がρ型ベース領域７に比べ充分低くｎ＋型ン
ース・ドレイン拡散層２０とｐ型シリコン基板！８の間
のｐ−ｎ接合耐圧がＢ Ｖ ｌ！８０に比べ充分高くな
ることがら、ｎ−型ＬＤＤ拡散層２２は耐圧の向上に機
能するのではなく、ホ・ソト・キャリアーに対する耐性
向上に機能する。
以上説明したように本発明は、第１導電型エミツタ領域
と第２導電型ベース領域の接合部の端部にエミッタ領域
よりも低濃度の第１導電領域を形成することにより、接
合端部の電界集中を緩和しエミッタ・ベース間の耐圧を
向上できる効果があり、特にＢ ｉ −ＣＭＯ８におい
てスイッチング特性を著しく向上させる。またエミッタ
・ベース接合の端部以外の領域の不純物プロファイルは
変らないので、直流電流増幅率ｈＦＥ及び遮断周波数ｆ
丁とも従来同様の値となる。
と第２導電型ベース領域の接合部の端部にエミッタ領域
よりも低濃度の第１導電領域を形成することにより、接
合端部の電界集中を緩和しエミッタ・ベース間の耐圧を
向上できる効果があり、特にＢ ｉ −ＣＭＯ８におい
てスイッチング特性を著しく向上させる。またエミッタ
・ベース接合の端部以外の領域の不純物プロファイルは
変らないので、直流電流増幅率ｈＦＥ及び遮断周波数ｆ
丁とも従来同様の値となる。
第１図は本発明の実施例１の縦断面図、第２図（ａ）〜
（ｇ）は実施例１の製造方法の縦断面図、第３図は本発
明の実施例２の拡大縦断面図、第４図（ａ）、’（ｂ）
は実施例２の製造方法の縦断面図、第５図は従来技術の
縦断面図、第６図はＢ１−ＣＭＯＳインバータ回路図、
第７図は第６図の入力波形Ｖ ｉ ｎとパイボートラン
ジスタＮＰＮＩのベース・コレクタ間電圧ＶＩＩＥの波
形のシミュレーション結果を示す図、第８図はベース・
エミッタ間に逆バイアスストレスを加える前後でのｈＦ
Ｅの変化を示す図、第９図は本発明と近い構造を持つ従
来技術の縦断面図である。 １・・・ｐ型シリコン基板、２・・・ｎ型コレクタ領域
、３・・・ｎ＋型高濃度埋込層、４・・・フィールド酸
化膜、６・・・ｎ＋型コレクタ電極引き出し領域、７・
・・ｐ型ベース領域、８・・・ｐ＋型ベース電極引き出
し領域、９．ＩＯ・・・酸化膜、１！・・・ｎ−型領域
、Ｉｌａ・・・ｎ型領域、１２，１２ａ・・・サイドウ
オール多結晶シリコン膜、１３，１３ａ・・・ｎ＋型多
結晶シリコン層、１４・・・ｎ゛型エミッタ領域、１５
・・・層間絶縁膜、１６・・・エミッタコンタクト、１
７・・・エミッタ・ベース接合端部、Ｉ８・・・ｐ型シ
リコン基板、１９・・・デー１〜絶縁膜、２０・・・ｎ
＋型ソース・ドレイン拡散層、２１・・・サイドウオー
ル絶縁膜、２２・・・ｎ−型ＬＤＤ拡散層である。
（ｇ）は実施例１の製造方法の縦断面図、第３図は本発
明の実施例２の拡大縦断面図、第４図（ａ）、’（ｂ）
は実施例２の製造方法の縦断面図、第５図は従来技術の
縦断面図、第６図はＢ１−ＣＭＯＳインバータ回路図、
第７図は第６図の入力波形Ｖ ｉ ｎとパイボートラン
ジスタＮＰＮＩのベース・コレクタ間電圧ＶＩＩＥの波
形のシミュレーション結果を示す図、第８図はベース・
エミッタ間に逆バイアスストレスを加える前後でのｈＦ
Ｅの変化を示す図、第９図は本発明と近い構造を持つ従
来技術の縦断面図である。 １・・・ｐ型シリコン基板、２・・・ｎ型コレクタ領域
、３・・・ｎ＋型高濃度埋込層、４・・・フィールド酸
化膜、６・・・ｎ＋型コレクタ電極引き出し領域、７・
・・ｐ型ベース領域、８・・・ｐ＋型ベース電極引き出
し領域、９．ＩＯ・・・酸化膜、１！・・・ｎ−型領域
、Ｉｌａ・・・ｎ型領域、１２，１２ａ・・・サイドウ
オール多結晶シリコン膜、１３，１３ａ・・・ｎ＋型多
結晶シリコン層、１４・・・ｎ゛型エミッタ領域、１５
・・・層間絶縁膜、１６・・・エミッタコンタクト、１
７・・・エミッタ・ベース接合端部、Ｉ８・・・ｐ型シ
リコン基板、１９・・・デー１〜絶縁膜、２０・・・ｎ
＋型ソース・ドレイン拡散層、２１・・・サイドウオー
ル絶縁膜、２２・・・ｎ−型ＬＤＤ拡散層である。
Claims (1)
- 第１導電型のエミッタ領域と第２導電型のベース領域と
の接合部の端部に、エミッタ領域よりも濃度の低い第１
導電型の不純物領域を有することを特徴とする縦型バイ
ポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10534389A JPH02283032A (ja) | 1989-04-24 | 1989-04-24 | 縦型バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10534389A JPH02283032A (ja) | 1989-04-24 | 1989-04-24 | 縦型バイポーラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02283032A true JPH02283032A (ja) | 1990-11-20 |
Family
ID=14405093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10534389A Pending JPH02283032A (ja) | 1989-04-24 | 1989-04-24 | 縦型バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02283032A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05152519A (ja) * | 1991-05-30 | 1993-06-18 | Samsung Electron Co Ltd | ＬＧＥ構造を有するＢｉＣＭＯＳ素子の製造方法 |
| JPH05308077A (ja) * | 1991-02-21 | 1993-11-19 | Samsung Electron Co Ltd | バイポーラ型半導体装置およびその製造方法 |
| WO1994015357A1 (en) * | 1992-12-18 | 1994-07-07 | Vlsi Technology, Inc. | BiCMOS-COMPATIBLE METHOD FOR CREATING A BIPOLAR TRANSISTOR WITH LATERALLY GRADED EMITTER STRUCTURE |
| JPH06232354A (ja) * | 1992-12-22 | 1994-08-19 | Internatl Business Mach Corp <Ibm> | 静電気保護デバイス |
| US5342794A (en) * | 1992-09-10 | 1994-08-30 | Vlsi Technology, Inc. | Method for forming laterally graded deposit-type emitter for bipolar transistor |
| KR100371077B1 (ko) * | 1995-02-23 | 2003-06-19 | 텍사스 인스트루먼츠 인코포레이티드 | 패터닝된베이스링크를갖는더블폴리실리콘bjt를위한적층형장벽-확산소스및에칭정지층 |
-
1989
- 1989-04-24 JP JP10534389A patent/JPH02283032A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05308077A (ja) * | 1991-02-21 | 1993-11-19 | Samsung Electron Co Ltd | バイポーラ型半導体装置およびその製造方法 |
| JPH05152519A (ja) * | 1991-05-30 | 1993-06-18 | Samsung Electron Co Ltd | ＬＧＥ構造を有するＢｉＣＭＯＳ素子の製造方法 |
| US5342794A (en) * | 1992-09-10 | 1994-08-30 | Vlsi Technology, Inc. | Method for forming laterally graded deposit-type emitter for bipolar transistor |
| WO1994015357A1 (en) * | 1992-12-18 | 1994-07-07 | Vlsi Technology, Inc. | BiCMOS-COMPATIBLE METHOD FOR CREATING A BIPOLAR TRANSISTOR WITH LATERALLY GRADED EMITTER STRUCTURE |
| JPH06232354A (ja) * | 1992-12-22 | 1994-08-19 | Internatl Business Mach Corp <Ibm> | 静電気保護デバイス |
| KR100371077B1 (ko) * | 1995-02-23 | 2003-06-19 | 텍사스 인스트루먼츠 인코포레이티드 | 패터닝된베이스링크를갖는더블폴리실리콘bjt를위한적층형장벽-확산소스및에칭정지층 |
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