JP2000195965A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 バイポーラトランジスタを有する半導体装置
およびその製造方法において、寄生抵抗を削減すると共
にイオン注入等に起因する残留欠陥をなくしさらにコン
タミネーションを防止する。 【解決手段】 シリコン基板（体）（Ｐ−ｓｕｂ）５０
にコレクタ埋め込み領域５２と第１のＮ型不純物領域５
３、５４を形成し、その後Ｎ型エピタキシャル層５６を
堆積し、熱処理して第１のＮ型不純物領域５３，５４か
ら不純物をＮ型エピタキシャル層５６へ上方拡散させ
る。その後、第１のＮ型不純物領域５４の上部にベー
ス、エミッタとコレクタを形成する。 【効果】 バイポーラトランジスタのエピタキシャル層
の抵抗を小さくすると共にイオン注入による残留欠陥を
なくしコンタミネーション等による電気的特性の劣化を
防止できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はバイポーラトランジ
スタの半導体装置およびその製造方法に関し、特にＳＩ
Ｃ（ Selectively Implanted Collector ）構造を有す
る縦型ＮＰＮバイポーラトランジスタと横型ＰＮＰバイ
ポーラトランジスタの半導体装置とその製造方法に関す
るものである。

【０００２】

【従来の技術】バイポーラトランジスタの交流特性例え
ば、ベース−コレクタ間の寄生容量を小さくし帰還量を
減らすことや周波数特性を向上させることが必要であ
る。このため、コレクタ（領域）を形成する半導体層の
不純物濃度は低く設定されている。

【０００３】ただし、この場合、特にエピタキシャル技
術によりコレクタ（領域）を形成する半導体装置の場合
等、エピタキシャル層下に形成した埋め込み領域（層）
から基板（基体とも記載する）表面の電極部と接続する
と接続抵抗が増加したり、コンタミネーション（重金属
汚染等）の影響により、エピタキシャル層をベース（領
域）とする横型トランジスタの電気的特性の変動を生じ
やすい等の問題がある。

【０００４】図１０に縦型ＮＰＮバイポーラトランジス
タの半導体装置、図１１に横型ＰＮＰバイポーラトラン
ジスタの半導体装置の代表的な構造を示す。図１０に示
した縦型ＮＰＮバイポーラトランジスタはベース領域
（２０７）直下にＳＩＣ領域（２１１）が構造されてい
る。この縦型ＮＰＮバイポーラトランジスタの半導体装
置において、Ｐ型半導体基体（Ｐ−ｓｕｂ）２０１内に
Ｎ型の高濃度のコレクタ埋め込み領域（Ｎ−ＢＬ；N-Bu
ried Layer ）２０２が構成され、その外周に高濃度の
Ｐ型不純物が拡散されてチャンネルストッパーと呼ばれ
るＩＳＯ２０４が縦方向に構成されていて、各素子が物
理的また電気的に分離されている。

【０００５】この高濃度のＰ型不純物領域のチャンネル
ストッパー、ＩＳＯ２０４の上部にさらに酸化シリコン
ＳｉＯ₂膜で構成された絶縁層の素子分離領域（ＬＯＣ
ＯＳ；Local Oxidation of Silicon ）２０５が構成さ
れている。このＬＯＣＯＳ２０５で囲まれた領域にトラ
ンジスタ等の素子が形成されている。Ｎ型の高濃度のコ
レクタ埋め込み領域２０２の上部にエピタキシャル成長
して形成されたＮ型のエピ層（Ｎ型エピタキシャル層、
またはＮ−ｅｐｉ層）２０３が構成されている。

【０００６】また、このＮ型エピタキシャル層２０３内
部に、Ｎ型不純物をイオン注入し熱処理してこの層より
不純物濃度を高く設定したいわゆるＳＩＣ領域２１１が
構成されていると共に、この上部にＰ型のイントリンシ
ックベース領域２０７が構成されている。また、このイ
ントリンシックベース領域（または真性ベース領域とも
記載する）２０７の内部には、Ｎ型の不純物が拡散され
たＮ型の高濃度のエミッタ領域２０８が構成されてい
る。

【０００７】次に、イントリンシックベース領域２０７
の周辺部にＰ型の高濃度の不純物領域であるグラフトベ
ース領域２１３が形成されイントリンシックベース領域
２０７とオーバーラップされて構成されて、これらの領
域が接続されその結果ベース抵抗を小さくしている。ま
たＮ型エピタキシャル層２０３内には高濃度のＮ型の不
純物層（領域）でコレクタ埋め込み領域２０２とコレク
タ電極２２０間にＮ⁺シンカー２０６が構成され、コレ
クタ抵抗を小さくしている。

【０００８】更に、上述したＬＯＣＯＳ２０５の上部で
かつグラフトベース領域２１３の外周部とエミッタ−コ
レクタ間に酸化シリコンＳｉＯ₂等の絶縁膜２０９が堆
積されていて、エミッタ領域、ベース領域とコレクタ領
域がそれぞれ開口されている。この開口部でグラフトベ
ース領域２１３にポリシリコン膜２１５が堆積されベー
ス電極（２１５，２１７）の一部を構成し、エミッタ領
域２０８にもポリシリコン膜２１６が形成されエミッタ
電極（２１６，２１８）の一部を構成している。ベース
電極２１７とエミッタ電極（２１８）間は酸化シリコン
ＳｉＯ₂等の絶縁膜で構成されたサイドウォール２１９
が構成されベース−エミッタ間が絶縁されている。

【０００９】コレクタ電極取り出しのＮ⁺シンカー２０
６の上部にはＡｌ等の金属電極膜がベース（金属）電極
２１７やエミッタ（金属）電極２１８が一緒に堆積され
てコレクタ（金属）電極２２０が構成されている。これ
らの金属電極の上部に層間絶縁膜や上層配線層等を形成
して集積回路が構成される。

【００１０】上述した縦型ＮＰＮバイポーラトランジス
タは、高電流領域において、Ｋｉｒｋ効果を抑制し、ｆ
_T、ｆ_max等の電気的交流特性を向上させるため、選択的
に真性ベース領域（２０７）直下のコレクタ領域の不純
物濃度を増加させる（ＳＩＣ）方法も行われている。し
かしながらこの場合、ＳＩＣ領域２１１はＮ型エピタキ
シャル層２０３を形成した後高エネルギーでイオン注入
して形成されているため、高エネルギーイオン注入装置
が必要であり、さらにイオン注入後の基板内の残留欠陥
による歩留まりの低下、イオン注入時のコンタミネーシ
ョン混入による電気的特性の変動等の問題がある。

【００１１】一方図１１に示す横型ＰＮＰバイポーラト
ランジスタは一般に上述した縦型ＮＰＮバイポーラトラ
ンジスタと同時に形成され、Ｎ型エピタキシャル層２０
３をベース領域としている。この場合、低濃度のＮ型エ
ピタキシャル層２０３をベース領域としているため比較
的高いｈ_FEが得られるが、製造工程に起因する表面状態
のバラツキ、コンタミネーションによるバラツキ等の影
響により、トランジスタの電気的特性が変動し易かった
り、ベース電荷蓄積量（Ｑ_b）が不足しやすく素子耐圧
の低下、電流容量の低下やアーリ電圧の低下が生じる等
の問題があった。

【００１２】そこで、この横型ＰＮＰトランジスタの電
気的特性改善をするため、エピタキシャル層に不純物を
注入してベース電荷蓄積量を増加させる方法も行われて
いる。この場合も、イオン注入による不純物のドーピン
グが一般に行われ、イオン注入後の基板内の残留欠陥に
よる歩留まり低下、イオン注入時のコンタミネーション
混入による電気的特性の変動などの問題がある。

【００１３】

【発明が解決しようとする課題】本発明は上記問題に鑑
みてなされたものであり、バイポーラトランジスタの半
導体装置およびその製造方法に関し、特に縦型ＮＰＮバ
イポーラトランジスタのコレクタ領域と横型ＰＮＰバイ
ポーラトランジスタのベース領域であるＮ型エピタキシ
ャル層内に高濃度の不純物領域をエピタキシャル層形成
前に選択的に形成することにより欠陥及び重金属汚染の
少ない半導体装置およびその製造方法を提供することで
ある。

【００１４】

【課題を解決するための手段】第１の発明は、第１と第
２のバイポーラトランジスタを有する半導体装置におい
て、半導体基体に構成された第１の導電型の埋め込み領
域と、第１のバイポーラトランジスタの第１の導電型の
埋め込み領域内に第１の導電型の第１と第２の不純物領
域が構成されると共に第２のバイポーラトランジスタの
第１の導電型の埋め込み領域に構成された第１の導電型
の第３の不純物領域と、第１の導電型の第１，第２と第
３の不純物領域と第１の導電型の埋め込み領域上に構成
された第１の導電型の半導体層と、第１の導電型の半導
体層に構成された第２の導電型の第４の不純物領域と、
第２の導電型の第４の不純物領域内に構成された第１の
導電型の第５の不純物領域と、第１の導電型の半導体層
を介して第１の導電型の第２と第３の不純物領域に接続
するよう構成された第１の導電型の第６の不純物領域
と、第１の導電型の第２、第３、第５と第２の導電型の
第４の不純物領域上に構成された電極とを具備してなる
ことを特徴とする半導体装置である。

【００１５】第２の発明は、半導体基体に構成された第
１の導電型の埋め込み領域と、この第１の導電型の埋め
込み領域に構成された第１の導電型の複数の第１の不純
物領域と、第１の導電型の埋め込み領域と第１の導電型
の複数の第１の不純物領域上に構成された半導体層と、
この半導体層に構成された第２の導電型の第２の不純物
領域と、第２の導電型の第２の不純物領域内に構成され
た第１の導電型の第３の不純物領域と、半導体層を介し
て第１の導電型の複数の第１の不純物領域の少なくとも
一つの不純物領域に接続するよう構成された第１の導電
型の第４の不純物領域と、第２、第３と第４の不純物領
域上に構成された電極とを具備してなることを特徴とす
る半導体装置である。

【００１６】第３の発明は、半導体基体に構成された第
１の導電型の埋め込み領域と、第１の導電型の埋め込み
領域に構成された第１の導電型の複数の第１の不純物領
域と、第１の導電型の埋め込み領域と第１の導電型の第
１の不純物領域上に構成された半導体層と、半導体層に
構成された第２の導電型の複数の第２の不純物領域と、
半導体層を介して第１の導電型の複数の第１の不純物領
域のなかの少なくとも一つの不純物領域に接続するよう
構成された第１の導電型の第２の不純物領域と、第２の
導電型の第２の不純物領域上と第１の導電型の第３の不
純物領域上に構成された電極とを具備してなることを特
徴とする半導体装置である。

【００１７】第４の発明は、第１の導電型の半導体基体
上に選択的に第２の導電型の埋め込み領域を形成して第
２の導電型の半導体層を堆積する半導体装置の製造方法
において、第１の不純物を第２の導電型の半導体層に導
入して第２の導電型の埋め込み領域を形成し、第１の不
純物よりも第１の導電型の半導体基体中の拡散係数が大
きい第２の不純物を第２の導電型の埋め込み領域へ選択
的に導入した後、第２の導電型の半導体層を堆積したこ
とを特徴とする半導体装置の製造方法である。

【００１８】第５の発明は、バイポーラトランジスタを
有する半導体装置の製造方法において、半導体基体内に
第１の導電型の第１の不純物領域を形成する工程と、第
１の導電型の第１の不純物領域に選択的に第１の導電型
の複数の第２の不純物領域を形成する工程と、第１の導
電型の第２の不純物領域上に第１の導電型の半導体層を
形成する工程と、第１の導電型の第２の不純物領域から
第１の導電型の半導体層へ拡散する熱処理工程と、第１
の導電型の半導体層内に第１の導電型の第３の不純物領
域を第１の導電型の複数の第２の不純物領域の少なくと
も一つと接続する工程と、第１の導電型の半導体層に第
２の導電型の第４の不純物領域を形成する工程と、第２
の導電型の第４の不純物領域内に第１の導電型の第５の
不純物領域を形成する工程と、第１の導電型の第３、第
５の不純物領域と第２の導電型の第４の不純物領域上に
電極を形成する工程とを具備したことを特徴とする半導
体装置の製造方法である。

【００１９】第６の発明は、バイポーラトランジスタを
有する半導体装置の製造方法において、半導体基体内に
第１の導電型の第１の不純物領域を形成する工程と、第
１の導電型の第１の不純物領域に選択的に第１の導電型
の複数の第２の不純物領域を形成する工程と、第１の導
電型の第２の不純物領域上に第１の導電型の半導体層を
形成する工程と、第１の導電型の第２の不純物領域から
第１の導電型の半導体層へ拡散する熱処理工程と、第１
の導電型の半導体層内に第１の導電型の第３の不純物領
域を第１の導電型の複数の第２の不純物領域の一つと接
続する工程と、第１の導電型の半導体層に第２の導電型
の複数の第４の不純物領域を形成する工程と、第１の導
電型の第３の不純物領域と第２の導電型の第４の不純物
領域上に電極を形成する工程とを具備したことを特徴と
する半導体装置の製造方法である。

【００２０】したがって、本発明の縦型ＮＰＮバイポー
ラトランジスタと横型ＰＮＰバイポーラトランジスタに
おいて、コレクタ抵抗またはベース抵抗が小さくなると
共にイオン注入による欠陥及び重金属汚染の少ない半導
体装置が得られる。

【００２１】

【発明の実施の形態】実施の形態例１ 以下、本発明の実施の形態につき図面を参照して説明す
る。図１に縦型ＮＰＮバイポーラトランジスタの半導体
装置を示す。具体的に、図１の左側にはＳＩＣ構造を有
する縦型ＮＰＮバイポーラトランジスタを、右側にはＳ
ＩＣ構造を有しない縦型ＮＰＮバイポーラトランジスタ
を示すと共にこれらを同一半導体基板に構成した半導体
装置の構造を示している。

【００２２】Ｐ型半導体基板（Ｐ−ｓｕｂ）１０内にＮ
型の高濃度のコレクタ埋め込み領域（Ｎ−ＢＬ；N-Buri
ed Layer ）１２が構成され、その外周にチャンネルス
トッパーと呼ばれるＩＳＯ１９が縦方向にＰ型不純物が
高濃度拡散されて構成されていて、各素子が電気的に分
離されている。ここでＰ型半導体基板（またはＰ型半導
体基体とも称する）１０は平面状のものである必要は必
ずしもなく例えば球面状のものであっても勿論良い。

【００２３】このＰ型不純物が高濃度の不純物領域のチ
ャンネルストッパーのＩＳＯ１９の上部にさらに酸化シ
リコンＳｉＯ₂膜で構成された絶縁層の素子分離領域
（ＬＯＣＯＳ；Local Oxidation of Silicon ）１７が
構成されている。このＬＯＣＯＳ１７で囲まれた領域に
トランジスタ等の素子が形成されている。Ｎ型の高濃度
のコレクタ埋め込み領域１２の上部にエピタキシャル成
長して形成されたＮ型のエピ層（Ｎ型エピタキシャル
層、またはＮ−ｅｐｉ層）１６が構成されている。

【００２４】ここで左側に構成されたＳＩＣ構造を有す
る縦型ＮＰＮバイポーラトランジスタは、Ｎ型エピタキ
シャル層（１６）内部に、Ｎ型不純物をイオン注入し熱
処理してこの層より不純物濃度を高く設定したいわゆる
ＳＩＣ領域１３が、真性ベース領域（２０）直下からコ
レクタ埋め込み領域（１２）間にさらにＮ型不純物領域
１４が後述のＮ⁺シンカー１８とコレクタ埋め込み領域
（１２）間にそれぞれ構成されている。

【００２５】一方右側に構成されたＳＩＣ構造を有しな
い縦型ＮＰＮバイポーラトランジスタは、Ｎ型不純物領
域１４ａがコレクタ埋め込み領域（１２）内部から後述
のＮ⁺シンカー１８間のＮ型エピタキシャル層（１６）
内に構成されている。

【００２６】両トランジスタのイントリンシックベース
領域（または真性ベース領域とも記載する）２０の内部
には、Ｎ型の不純物が拡散されたＮ型の高濃度のエミッ
タ領域２２が構成されている。次に、イントリンシック
ベース領域２０の周辺部にＰ型の高濃度の不純物領域で
あるグラフトベース領域２１が形成されイントリンシッ
クベース領域２０とオーバーラップされて構成されて、
これらの領域が接続されその結果ベース抵抗を小さくし
ている。またＮ型エピタキシャル層（１６）内には高濃
度のＮ型の不純物層でコレクタ埋め込み領域１２とコレ
クタ電極（３４）間にＮ⁺シンカー１８が構成され、コ
レクタ抵抗を小さくしている。

【００２７】更に、上述したＬＯＣＯＳ１７の上部でか
つグラフトベース領域２１の外周部とエミッタ−コレク
タ間に酸化シリコンＳｉＯ₂等の絶縁膜３０が堆積され
ていて、エミッタ領域、ベース領域とコレクタ領域がそ
れぞれ開口されている。この開口部でグラフトベース領
域２１にポリシリコン膜２４が堆積されベース電極を構
成し、エミッタ領域にもポリシリコン膜２５が形成され
エミッタ電極を構成している。ベース電極とエミッタ電
極間は酸化シリコンＳｉＯ₂等の絶縁膜で構成されたサ
イドウォール２８が構成されベース−エミッタ間が電気
的に絶縁されている。

【００２８】コレクタ電極取り出しのＮ⁺シンカー１８
の上部にはＡｌ等の金属電極膜がベース（金属）電極３
３やエミッタ（金属）電極３２と一緒に堆積されコレク
タ（金属）電極３４が構成されている。この後層間絶縁
膜や上層配線層等を形成して集積回路が構成される。

【００２９】このように、特性の異なる２種類の縦型Ｎ
ＰＮバイポーラトランジスタを同時に（同一）基板に作
成することにより、特性に応じて使い分けて高機能な回
路を構成することができる。

【００３０】実施の形態例２ 図２にＳＩＣ構造を有する縦型ＮＰＮバイポーラトラン
ジスタの半導体装置を示す。Ｐ型半導体基板（Ｐ−ｓｕ
ｂ）５０内にＮ型の高濃度のコレクタ埋め込み領域（Ｎ
−ＢＬ；N-Buried Layer ）５２が構成され、その外周
にチャンネルストッパーと呼ばれるＩＳＯ５９が縦方向
に高濃度のＰ型不純物が拡散されて構成されていて、各
素子が電気的に分離されている。ここで半導体基板（半
導体基体）５０は平面状のものでも良いし、それ以外の
例えば球面状のものでも勿論良い。

【００３１】このＰ型高濃度不純物領域のチャンネルス
トッパーのＩＳＯ５９の上部にさらに酸化シリコンＳｉ
Ｏ₂膜で構成された絶縁層の素子分離領域（ＬＯＣＯ
Ｓ；Local Oxidation of Silicon ）５７が構成されて
いる。このＬＯＣＯＳ５７で囲まれた領域に縦型ＮＰＮ
バイポーラトランジスタが形成されている。Ｎ型の高濃
度のコレクタ埋め込み領域５２の上部にエピタキシャル
成長して形成されたＮ型のエピ層（Ｎ型エピタキシャル
層、またはＮ−ｅｐｉ層）５６が構成されている。

【００３２】また、このＮ型エピタキシャル層（５６）
内部に、Ｎ型不純物をイオン注入し熱処理してこの層よ
り不純物濃度を高く設定したＮ型不純物領域が、ベース
電極側のＬＯＣＯＳ（５７）下部とコレクタ埋め込み領
域（５２）間、真性ベース領域（６１）直下からコレク
タ埋め込み領域（５２）間さらに後述のＮ⁺シンカー５
８とコレクタ埋め込み領域（５２）間にそれぞれ構成さ
れている。また、イントリンシックベース領域（または
真性ベース領域とも記載する）６１の内部には、Ｎ型の
不純物が拡散されたＮ型の高濃度のエミッタ領域６３が
構成されている。

【００３３】次に、イントリンシックベース領域６１の
周辺部にＰ型の高濃度の不純物領域であるグラフトベー
ス領域６２が形成されイントリンシックベース領域６１
とオーバーラップされて構成されて、これらの領域が接
続されその結果ベース抵抗を小さくしている。またＮ型
エピタキシャル層（５６）内には高濃度のＮ型の不純物
層でコレクタ埋め込み領域５２とコレクタ電極（７２）
間にＮ⁺シンカー５８が構成され、コレクタ抵抗を小さ
くしている。

【００３４】更に、上述したＬＯＣＯＳ５７の上部でか
つグラフトベース領域６２の外周部とエミッタ−コレク
タ間に酸化シリコンＳｉＯ₂等の絶縁膜６０が堆積され
ていて、エミッタ領域（６３，６８）、ベース領域（７
０）とコレクタ領域（７２）がそれぞれ開口されてい
る。この開口部でグラフトベース領域６２にポリシリコ
ン膜６７が堆積されベース電極の一部を構成し、エミッ
タ領域６３にもポリシリコン膜６８が形成されエミッタ
電極の一部を構成している。ベース電極７０とエミッタ
電極（７１）間は酸化シリコンＳｉＯ₂等の絶縁膜で構
成されたサイドウォール６９が構成されベース−エミッ
タ間が電気的に絶縁されている。

【００３５】コレクタ電極取り出しのＮ⁺シンカー５８
の上部にはＡｌ等の金属電極膜がベース（金属）電極
（７０）やエミッタ（金属）電極（７１）と一緒に堆積
されコレクタ（金属）電極（７２）が構成されている。
この後層間絶縁膜や上層配線層等を形成して集積回路が
構成される。

【００３６】上述した縦型ＮＰＮバイポーラトランジス
タは、コレクタ埋め込み領域５２から上方に３ヶ所のＮ
型エピタキシャル層５６より不純物濃度を高く設定した
Ｎ型不純物領域（５３，５４，５４ａ）が構成されコレ
クタ抵抗を小さくすると共に、ベース領域下の不純物領
域を高く設定した領域のため寄生ＰＮＰトランジスタの
能力が抑制され漏れ電流が少なくなり、エミッタ電流の
電流効率が向上する。

【００３７】実施の形態例３ 図３にＳＩＣ構造を有する横型ＰＮＰバイポーラトラン
ジスタの半導体装置を示す。Ｐ型半導体基板（Ｐ型半導
体基体、Ｐ−ｓｕｂ）１００内にＮ型の高濃度のベース
埋め込み領域（ＮＰＮバイポーラトランジスタのＮ−Ｂ
Ｌ；N-Buried Layer 即ちコレクタ埋め込み領域に相当
する）１０１が構成され、その外周にチャンネルストッ
パーと呼ばれるＩＳＯ１０９が縦方向に高濃度のＰ型不
純物が拡散されて構成されていて、各素子が電気的に分
離されている。ここでＰ型半導体基板（半導体基体）１
００は平面状のものでも良いし、それ以外の例えば球面
状のものでも勿論良い。

【００３８】このＰ型高濃度不純物領域のチャンネルス
トッパーのＩＳＯ１０９にさらに酸化シリコンＳｉＯ₂
膜で構成された絶縁層の素子分離領域（ＬＯＣＯＳ；Lo
cal Oxidation of Silicon ）１０７が構成されてい
る。このＬＯＣＯＳ１０７で囲まれた領域に横型ＰＮＰ
バイポーラトランジスタが形成されている。Ｎ型の高濃
度のベース埋め込み領域１０１の上部にエピタキシャル
成長して形成されたＮ型のエピ層（Ｎ型エピタキシャル
層、またはＮ−ｅｐｉ層）１０６が構成されている。

【００３９】また、このＮ型エピタキシャル層１０６の
内部の３ヶ所に、Ｎ型不純物をイオン注入し熱処理して
この層より不純物濃度を高く設定したＮ型不純物領域
（１０３，１０４）が形成されていて、それぞれの領域
は、エミッタ領域とコレクタ領域の間の２ヶ所と、さら
に後述のベース電極取り出し領域１０８とベース埋め込
み領域（１０１）間にそれぞれ構成されている。

【００４０】次に、縦型ＮＰＮバイポーラトランジスタ
のイントリンシックベース領域に対応するＰ型不純物領
域であるエミッタ領域１１５とその両端に同じＰ型の不
純物領域のコレクタ領域１１６が構成されている。また
Ｎ型エピタキシャル層１０６内には高濃度のＮ型の不純
物層からなる縦型ＮＰＮバイポーラトランジスタのＮ⁺
シンカーに相当するベース電極取り出し領域１０８が構
成され、このベース電極取り出し領域１０８とベース埋
め込み領域１０１間にさらにＮ型エピタキシャル層１０
６より不純物濃度を高くしたＮ型不純物領域１０３と同
時に形成されたＮ型不純物濃度を高くしたＮ型不純物領
域１０４が構成されている。このためベース抵抗がさら
に小さくなっている。

【００４１】更に、上述したＬＯＣＯＳ１０７やＮ型エ
ピタキシャル層１０６上のエミッタ領域１１５やコレク
タ領域１１６間に酸化シリコンＳｉＯ₂等の絶縁膜１１
０が堆積されていて、エミッタ領域（１１７）、ベース
領域（１１９）とコレクタ領域（１１６）がそれぞれ開
口されている。この開口部のエミッタ領域１１５にポリ
シリコン膜１１２が堆積されエミッタ電極（１１２，１
２０）を構成し、コレクタ領域にもポリシリコン膜１１
３が形成されコレクタ電極（１１３，１２２）を構成し
ている。ベース電極１１９とエミッタ電極（１１２）間
は酸化シリコンＳｉＯ₂等の絶縁膜１１０で構成されベ
ース−エミッタ間が電気的に絶縁されている。

【００４２】Ｎ⁺シンカーに相当するベース電極取り出
し領域１０８の上部にはＡｌ等の金属電極膜がエミッタ
（金属）電極１２０やコレクタ（金属）電極１２２と一
緒に堆積されベース（金属）電極１２１が構成されてい
る。この後層間絶縁膜や上層配線層等を形成して集積回
路が構成される。

【００４３】上述した横型ＰＮＰバイポーラトランジス
タは、ベース埋め込み領域１０１から上方に３ヶ所のＮ
型不純物濃度を高くしたＮ型不純物領域１０３，１０４
が構成されベース抵抗を小さくすると共に、ベース高濃
度領域のＮ型不純物領域１０３をエミッタ領域（１１
５）及びコレクタ領域（１１６）のＰ⁺拡散層領域から
の距離を確保しているため素子耐圧の劣化を防ぐことが
できる。

【００４４】実施の形態例４ 次に、図４（ａ）から図４（ｃ）、図５（ｄ）から図５
（ｆ）と図６（ｇ）と図６（ｈ）に、ＳＩＣ構造を有す
る縦型ＮＰＮバイポーラトランジスタの半導体装置の製
造方法を示す。図４（ａ）に示すように、Ｐ型半導体基
板（Ｐ−ｓｕｂ）１３０上に、熱酸化法等により膜厚３
３０ｎｍの酸化シリコンＳｉＯ₂膜１３１を成膜する。
リソグラフィー法によって形成したレジストパターン
（図示せず）をマスクに用いて酸化シリコンＳｉＯ₂膜
１３１をエッチングして除去し、トランジスタ等の素子
領域を開口する。その後レジストを除去する。ここでＰ
型半導体基板（半導体基体）１３０は平面状のものでも
良いし、それ以外の例えば球面状のものでも勿論良い。

【００４５】次に、素子領域の開口部のＰ型半導体基板
１３０の主面上にここでは図示しない酸化アンチモン
（Ｓｂ₂Ｏ₃）を固体拡散源とした気相拡散（１２００
℃、１時間）によってアンチモンＳｂを不純物とする高
濃度のコレクタ埋め込み領域（Ｎ−ＢＬ）１３２を形成
する。この高濃度のコレクタ埋め込み領域１３２のシー
ト抵抗は２０〜５０Ω／□、深さ約１〜２μｍである。

【００４６】酸化シリコンＳｉＯ₂膜１３１をフッ酸な
どを用いたウエットエッチングで除去した後、図４
（ｂ）に示すように、フォトレジスト１３５を全面に形
成し、エミッタ領域を含むベース領域とコレクタ領域を
含むアクテイブ素子領域をパターニングして開口する。
このパターニングされたフォトレジスト１３５をマスク
としてリンイオンＰ⁺をイオン注入等により高濃度のコ
レクタ埋め込み領域１３２に不純物を導入する。

【００４７】例えばリンイオンＰ⁺の不純物を導入する
際のイオン注入条件は、イオン注入エネルギー２０〜８
０ｋｅｖ、ドーズ量５×１０¹²〜１×１０¹⁴個／ｃｍ²
である。

【００４８】フォトレジスト１３５を除去した後、図４
（ｃ）に示すように、既存のエピタキシャル技術によ
り、抵抗率０．３〜５．０Ωｃｍ程度のＮ型エピタキシ
ャル層（Ｎ−ｅｐｉ層）１３６を例えば０．７〜２．０
μｍの膜厚でＰ−ｓｕｂ（１３０）上に堆積する。

【００４９】続いて図５（ｄ）に示すように、Ｐ−ｓｕ
ｂ１３０の表面に５０ｎｍ程度の膜厚の酸化シリコンＳ
ｉＯ₂膜１４０を堆積した後、ＣＶＤ法等により酸化シ
リコンＳｉＯ₂膜（１４０）上に窒化シリコン膜（図示
せず）を１００ｎｍの膜厚で形成する。上述した酸化シ
リコンＳｉＯ₂膜（１４０）はＬＯＣＯＳ法を行う際の
緩衝膜とし、また窒化シリコン膜はＬＯＣＯＳ法を行う
際にマスクに使用するものである。また酸化シリコンＳ
ｉＯ₂膜（１４０）及び窒化シリコン膜の膜厚は、ＬＯ
ＣＯＳ法により形成される素子分離のバーズビークの長
さ、ＬＯＣＯＳ法に伴う応力や結晶欠陥の発生を防止で
きる範囲等で決められる。

【００５０】窒化シリコン膜上にフォトレジスト膜を堆
積し、パターン加工して素子分離領域の部分を開口す
る。そしてこのフォトレジストパターンを用いて窒化シ
リコン膜、酸化シリコンＳｉＯ₂膜１４０やＰ−ｓｕｂ
１３０の表面を順次エッチングする。Ｐ−ｓｕｂ１３０
のエッチング量は、ＬＯＣＯＳ法により素子分離膜１３
７を形成した後のＰ型半導体基板（Ｐ−ｓｕｂ）１３０
の表面が平坦になるように、素子分離膜の膜厚の約１／
２にする。

【００５１】その後フォトレジスト（パターン）を除去
し、素子分離膜（ＬＯＣＯＳ）１３７を形成する。この
素子分離膜１３７は、例えば１０００〜１０５０℃のス
チーム酸化を用い、Ｐ−ｓｕｂ１３０の素子形成面であ
る表面側に酸化シリコンで形成される。この素子分離膜
１３７の膜厚は、例えば０．８〜１．５μｍである。次
に、ホットリン酸を用いたウエットエッチングにより窒
化シリコン膜を除去する。

【００５２】図示せぬフォトレジスト膜を塗布しＮ⁺シ
ンカー１３８を形成するための窓を開口し、これをマス
クとして、イオン注入エネルギー４０〜４００ｋｅｖ、
ドーズ量１×１０¹⁵個／ｃｍ²の条件でＮ型の不純物を
イオン注入して、Ｎ⁺シンカー１３８を形成する。

【００５３】次にフォトレジストを除去し、ＣＶＤ法等
により酸化シリコンＳｉＯ₂膜を１００〜６００ｎｍ程
度の膜厚で堆積し、この上面にフォトレジスト膜を塗布
する。そして、ＲＩＥ法によりこのフォトレジスト膜の
上面側からＰ−ｓｕｂ１３０の表面が平坦になるまでエ
ッチングする。平坦化後、熱酸化法により１０〜３０ｎ
ｍ程度の膜厚の酸化シリコンＳｉＯ₂膜を成膜し、フォ
トレジストを塗布しＰ−ｓｕｂ（１３０）上の素子分離
膜１３７の略中央部上にチャンネルストッパー（１３
９）を形成するためフォトレジストを開口する。

【００５４】このフォトレジストをマスクとしてＰ型の
不純物をイオン注入し素子分離膜１３７に下部にチャン
ネルストッパー１３９を形成する。イオン注入の条件
を、例えばホウ素イオンＢ⁺を用いた場合、イオン注入
エネルギー２００〜５００ｋｅｖ、ドーズ量１×１０¹³
〜１×１０¹⁴個／ｃｍ²とする。続いて、ＣＶＤ法等を
用いて酸化シリコンＳｉＯ₂膜１４０を５０〜２００ｎ
ｍ堆積する。

【００５５】図５（ｅ）に示すように、素子のアクティ
ブ領域の一部を選択的に開口し、ｐｏｌｙＳｉ（ポリシ
リコン）１４２を８０〜５０ｎｍ程度堆積する。ここで
ホウ素イオンＢ⁺、またはＢＦ₂ ⁺イオンをイオン注入エ
ネルギー３０〜７０ｋｅｖ、ドーズ量１×１０¹⁵〜１×
１０¹⁶個／ｃｍ²の条件で注入し、フォトリソグラフィ
ーとドライエッチングにより加工して、縦型ＮＰＮバイ
ポーラトランジスタのベースの取り出し領域と外部ベー
ス（領域）（グラフトベース領域）のＰ⁺領域の拡散源
となるＰ⁺ｐｏｌｙＳｉ（１４２）を形成する。なお、
このＰ⁺ｐｏｌｙＳｉ（１４２）はホウ素（Ｐ型不純
物）を含有するポリシリコン膜を形成しても良い。

【００５６】さらに図５（ｆ）に示すように、ＣＶＤ等
により酸化シリコンＳｉＯ₂膜等の絶縁膜１４３を２０
０〜５００ｎｍ程度堆積し、フォトレジストをマスクと
してアクティブ領域内を開口し、Ｎ型エピタキシャル層
１３６が露出するまでエッチングして開口部１４４を形
成する。この開口部１４４にＰ型不純物をイオン注入し
てベース領域１４５を形成する。例えばイオン注入条件
は、不純物イオンをホウ素イオンＢ⁺とした場合、イオ
ン注入エネルギー５〜１００ｋｅｖ、ドーズ量を５．０
×１０¹¹〜５．０×１０¹⁴個／ｃｍ²程度度であり、ま
たＢＦ₂ ⁺イオンの場合、イオン注入エネルギー５〜２０
０ｋｅｖ、ドーズ量を５．０×１０¹¹〜５．０×１０¹⁴
個／ｃｍ²程度である。また、Ｐ型拡散領域のベース領
域１４５は、Ｐ⁺ｐｏｌｙＳｉ１４２から拡散して形成
されたグラフトベース領域１４６と接続される。

【００５７】図６（ｇ）に示すように、ＣＶＤ法等で、
酸化シリコンＳｉＯ₂を４００ｎｍ〜１μｍ堆積し、Ｒ
ＩＥ法を用いて全面エッチバックすることにより（図示
せず）、開口部１４４の段差側壁に絶縁膜（サイドウォ
ール）１４７を形成する。続いて、全面にＮ型不純物を
含むｐｏｌｙＳｉ層１４８を堆積するが、これはＮ型不
純物を含むｐｏｌｙＳｉ層を被着形成するか、或いは不
純物を含まないｐｏｌｙＳｉ層を被着形成した後Ｎ型不
純物例えば砒素Ａｓ、リンＰ等をイオン注入することに
よっても形成することができる。砒素Ａｓイオンの場
合、イオン注入エネルギー３０〜１００ｋｅｖ、ドーズ
量１×１０¹⁵〜１×１０¹⁶個／ｃｍ²とする。

【００５８】次に、ＣＶＤ法により、酸化シリコンＳｉ
Ｏ₂を１００〜５００ｎｍ堆積し、７００〜１２００℃
程度の熱処理を５秒〜２時間行うことにより、Ｎ⁺ｐｏ
ｌｙＳｉ層１４８からＮ型の不純物をベース領域１４５
へ拡散してエミッタ領域１４９を形成する。続いて、Ｎ
⁺ｐｏｌｙＳｉ層１４８をフォトリソグラフィーとＲＩ
Ｅ法を用いて加工し、縦型ＮＰＮバイポーラトランジス
タのエミッタ電極（１４８）以外を除去する。

【００５９】そして図６（ｈ）に示すように、縦型ＮＰ
Ｎバイポーラトランジスタのコレクタ電極窓１５０およ
びベース電極窓１５１の開口を行い、バリアメタルおよ
びＡｌ合金をスパッタ法等により堆積し、フォトレジス
ト技術およびＲＩＥ法により加工してエミッタ電極１５
２、ベース電極１５３やコレクタ電極１５４を形成す
る。

【００６０】以上述べたように、コレクタ埋め込み領域
１３２にリンＰを注入した領域については、Ｓｉ中リン
Ｐの拡散が速いため、エピタキシャル層（１３６）中に
拡散し、真性ベース領域（１４５）直下においてはＳＩ
Ｃ領域１３３を形成し、コレクタ電極１５４側にはコレ
クタ電極取り出し用高濃度のＮ型不純物領域１３４を形
成する。これらにより、ｋｉｒｋ効果の抑制やコレクタ
抵抗の低減を実現している。また、ＳＩＣ領域１３３、
コレクタ電極取り出し用高濃度のＮ型不純物領域１３４
の形成は、高エネルギーのイオン注入工程を用いていな
いため、イオン注入に起因する残留欠陥による歩留まり
の低下や、コンタミネーション（重金属汚染等）の影響
による電気的特性の変動を生じない。

【００６１】実施の形態例５ 続いて、図７（ａ）から図７（ｃ）、図８（ｄ）から図
８（ｆ）と図９（ｇ）を参照して、横型ＰＮＰトランジ
スタ（Ｌ−ＰＮＰＴｒ）の半導体装置の製造方法につい
て説明する。

【００６２】図７（ａ）に示すように、Ｐ型半導体基板
（Ｐ−ｓｕｂ）１７０上に、高濃度のベース埋め込み領
域（縦型ＮＰＮバイポーラトランジスタのコレクタ埋め
込み領域に相当する）１７２をアンチモンＳｂを固相拡
散によって形成する。この時、アンチモンＳｂの代わり
に砒素Ａｓを用いてイオン注入することによっても形成
することもできる。ここでＰ型半導体基板（半導体基
体）１７０は平面状のものでも良いし、それ以外の例え
ば球面状のものでも勿論良い。

【００６３】次に、図７（ｂ）に示すように、Ｌ−ＰＮ
ＰＴｒのベース領域に相当する領域１７３，１７３ａ及
び、ベース電極取り出しに相当する領域１７４に、フォ
トレジスト１７５を全面に堆積し加工してこれをマスク
としてリンＰ⁺イオンをイオン注入等により不純物を導
入する。一例として、この時のイオン注入条件は、リン
Ｐ⁺イオンの場合、イオン注入エネルギー２０〜８０ｋ
ｅｖ、ドーズ量５．０×１０¹²〜１×１０¹⁴個／ｃｍ²
である。

【００６４】図７（ｃ）に示すように、０．３〜５．０
Ωｃｍ 程度のＮ型エピタキシャル層１７６を膜厚０．
５〜２．０μｍ堆積する。

【００６５】次に図８（ｄ）に示すように、素子分離領
域として酸化シリコンＳｉＯ₂膜のＬＯＣＯＳ１７７を
形成し、基板表面からＮ型不純物領域１７４に接続する
Ｎ⁺シンカーに相当するベース電極取り出し領域（Ｎ型
拡散層）１７８を形成し、その後基板表面を平坦化す
る。さらにＬＯＣＯＳ（１７７）下のチャンネルストッ
パー１７９を形成した後、ＣＶＤ法等により酸化シリコ
ンＳｉＯ₂膜１８０を５０〜２００ｎｍ程度堆積する。

【００６６】続いて図８（ｅ）に示すように、素子のア
クティブ領域の一部（１８１）を選択的に開口し、ｐｏ
ｌｙＳｉ（１８２，１８３）を８０〜２５０ｎｍ程度堆
積する。ここで、ホウ素イオンＢ⁺またはＢＦ₂ ⁺をイオ
ン注入し、フォトリソグラフィーとドライエッチング法
を用いてｐｏｌｙＳｉ（１８２，１８３）を加工し、Ｌ
−ＰＮＰＴｒのエミッタ拡散源および取り出し電極とな
る（Ｐ⁺）ｐｏｌｙＳｉ１８２およびコレクタ拡散源お
よび取り出し電極となる（Ｐ⁺）ｐｏｌｙＳｉ１８３を
形成する。

【００６７】さらに、図８（ｆ）に示すように、ＣＶＤ
法等により酸化シリコンＳｉＯ₂膜等の絶縁膜１８４を
２００〜５００ｎｍ程度堆積し、７００〜１２００℃程
度の熱処理を５秒〜２時間行うことにより、エミッタ
（Ｐ⁺）領域１８５およびコレクタ（Ｐ⁺）領域１８６を
それぞれ形成する。

【００６８】そして、図９（ｇ）に示すように、Ｌ−Ｐ
ＮＰＴｒのエミッタ電極部１８７、コレクタ電極部１８
８およびベース電極部１８９の開口を行い、バリアメタ
ルおよびＡｌ合金をスパッタ等により堆積し、フォトレ
ジスト技術およびＲＩＥ法を用いて加工し、エミッタ電
極１９０、ベース電極１９１，コレクタ電極１９２を形
成する。

【００６９】以上述べたように、ベース埋め込み領域１
７２にリンＰ⁺イオンを注入した領域については、Ｓｉ
中のリンＰ⁺イオンの拡散が速いためエピタキシャル層
（１７６）中に拡散し、またベース領域においては、選
択的に高濃度のＮ型不純物領域１７３，１７３ａを形成
し、ベース電極取り出し用高濃度のＮ型不純物領域１７
４を形成する。これらにより、ベース（領域）濃度を増
加したことにより電気的特性の向上、特性の安定化が実
現でき、さらにベース抵抗を小さくすることができる。
高濃度のベース領域をエミッタ領域１８５及びコレクタ
領域１８６からの距離を確保して形成することにより、
素子耐圧の劣化も防ぐことができる。また、ベース領域
の高濃度のＮ型不純物領域１７３、ベース電極取り出し
用高濃度のＮ型不純物領域１７４の形成には、高エネル
ギーのイオン注入工程を用いていないため、高エネルギ
ーイオン注入に起因する残留欠陥による歩留まりの低下
や、コンタミネーション（重金属汚染等）の影響による
電気的特性の変動を生じ無い。

【００７０】

【発明の効果】従って、本発明によると、縦型バイポー
ラトランジスタと横型バイポーラトランジスタは、コレ
クタ抵抗あるいはベース抵抗を小さくすることができる
と共にベース領域直下のＳＩＣ領域またはエミッタ−コ
レクタ不純物領域間のエピタキシャル層内に高濃度のベ
ース（不純物）領域を高エネルギーイオン注入を用いな
いで形成したためイオン注入に起因する残留欠陥の発生
を防止できさらにコンタミネーションの影響を削減でき
る。この結果、半導体装置の多機能化、高信頼性化、特
性の安定化、歩留まりの向上を実現できる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る縦型ＮＰＮバイポー
ラトランジスタの半導体装置の概略断面構造図である。

【図２】本発明の実施の形態に係る縦型ＮＰＮバイポー
ラトランジスタの半導体装置を示す概略断面構造図であ
る。

【図３】本発明の実施の形態に係る横型ＰＮＰバイポー
ラトランジスタの半導体装置を示す概略断面構造図であ
る。

【図４】本発明の実施の形態に係る縦型ＮＰＮバイポー
ラトランジスタの半導体装置の製造方法を示す概略断面
構造図である。

【図５】本発明の実施の形態に係る縦型ＮＰＮバイポー
ラトランジスタの半導体装置の製造方法を示す概略断面
構造図である。

【図６】本発明の実施の形態に係る縦型ＮＰＮバイポー
ラトランジスタの半導体装置の製造方法を示す概略断面
構造図である。

【図７】本発明の実施の形態に係る横型ＰＮＰバイポー
ラトランジスタの半導体装置の製造方法を示す概略断面
構造図である。

【図８】本発明の実施の形態に係る横型ＰＮＰバイポー
ラトランジスタの半導体装置の製造方法を示す概略断面
構造図である。

【図９】本発明の実施の形態に係る横型ＰＮＰバイポー
ラトランジスタの半導体装置の製造方法を示す概略断面
構造図である。

【図１０】従来例の縦型ＮＰＮバイポーラトランジスタ
の半導体装置の概略断面構造図である。

【図１１】従来例の横型ＰＮＰバイポーラトランジスタ
の半導体装置の概略断面構造図である。

【符号の説明】

１０，５０，１００，１３０，１７０，２０１…Ｐ−ｓ
ｕｂ（Ｐ型半導体基板（体））、１２，５２，１３２，
２０２…コレクタ埋め込み領域（Ｎ−ＢＬ）、１３，１
４，１４ａ，５４，１０３，１０４，１３３，１７３、
２１１…ＳＩＣ領域（Ｎ型不純物領域）、１６，５６，
１０６，１３６，２０３…Ｎ型エピタキシャル層（Ｎ−
ｅｐｉ層）、１７，５７，１０７，１３７，１７７，２
０５…ＬＯＣＯＳ（素子分離膜）、１８，５８，１３
８，２０６…Ｎ⁺シンカー、１９，５９，１０９，１３
９，１７９，２０４…ＩＳＯ（チャンネルストッパ
ー）、２０，６１，１４５，２０７…イントリンシック
ベース領域（真性ベース領域）、２１，６２，２１３…
グラフトベース領域、２８，６９，１４７，２１９…サ
イドウォール、１０１，１７２…ベース埋め込み領域、
１０８，１７８…ベース電極取り出し領域（Ｎ型拡散
層）

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F003 AP05 BA93 BA97 BB01 BB02 BB06 BB07 BC01 BC02 BC05 BC08 BE07 BG03 BH08 BM01 BN01 BP04 BP23 BP94 5F032 AA13 AA44 BB01 CA01 CA18 DA12 DA24 DA30 DA33 DA43 DA47 5F082 AA06 AA14 AA26 BA04 BA07 BA13 BA22 BA28 BA47 BC03 DA07 EA04 EA07 EA09 EA14

Claims (39)

【特許請求の範囲】
1. 【請求項１】 第１と第２のバイポーラトランジスタを
   有する半導体装置において、 半導体基体に構成された第１の導電型の埋め込み領域
   と、 前記第１のバイポーラトランジスタの前記第１の導電型
   の埋め込み領域内に前記第１の導電型の第１と第２の不
   純物領域が構成されると共に前記第２のバイポーラトラ
   ンジスタの前記第１の導電型の埋め込み領域に構成され
   た前記第１の導電型の第３の不純物領域と、 前記第１の導電型の第１，第２と第３の不純物領域と前
   記第１の導電型の埋め込み領域層上に構成された前記第
   １の導電型の半導体層と、 前記第１の導電型の半導体層に構成された第２の導電型
   の第４の不純物領域と、 前記第２の導電型の第４の不純物領域内に構成された前
   記第１の導電型の第５の不純物領域と、 前記第１の導電型の半導体層を介して前記第１の導電型
   の第２と第３の不純物領域に接続するよう構成された前
   記第１の導電型の第６の不純物領域と、 前記第１の導電型の第２、第３、第５と前記第２の導電
   型の第４の不純物領域上に構成された電極とを具備して
   なることを特徴とする半導体装置。
2. 【請求項２】 前記第１の導電型の第１の不純物領域が
   前記第２の導電型の第４の不純物領域の直下に構成され
   たことを特徴とする請求項１記載の半導体装置。
3. 【請求項３】 前記第１の導電型の第１、第２と第３の
   不純物領域の不純物濃度が前記第１の導電型の半導体層
   の濃度より大きいことを特徴とする請求項１記載の半導
   体装置。
4. 【請求項４】 前記第１の導電型の第１、第２と第３の
   不純物領域の不純物の拡散係数が前記第１の導電型の埋
   め込み領域の不純物の拡散係数より大きいことを特徴と
   する請求項１記載の半導体装置。
5. 【請求項５】 前記第１の導電型の第１、第２と第３の
   不純物領域の不純物をリン（Ｐ）、前記第１の導電型の
   埋め込み領域の不純物を砒素（Ａｓ）及びアンチモン
   （Ｓｂ）の何れか一方としたことを特徴とする請求項１
   記載の半導体装置。
6. 【請求項６】 半導体基体に構成された第１の導電型の
   埋め込み領域と、 前記第１の導電型の埋め込み領域に構成された前記第１
   の導電型の複数の第１の不純物領域と、 前記第１の導電型の埋め込み領域と前記第１の導電型の
   複数の第１の不純物領域上に構成された半導体層と、 前記半導体層に構成された第２の導電型の第２の不純物
   領域と、 前記第２の導電型の第２の不純物領域内に構成された前
   記第１の導電型の第３の不純物領域と、 前記半導体層を介して前記第１の導電型の複数の第１の
   不純物領域の少なくとも一つの不純物領域に接続するよ
   う構成された第１の導電型の第４の不純物領域と、 前記第２、第３と第４の不純物領域上に構成された電極
   とを具備してなることを特徴とする半導体装置。
7. 【請求項７】 前記第１の導電型の複数の第１の不純物
   領域のうち少なくとも一つが前記第２の導電型の第２の
   不純物領域の直下に構成されたことを特徴とする請求項
   ６記載の半導体装置。
8. 【請求項８】 前記第１の導電型の複数の第１の不純物
   領域の不純物濃度が前記半導体層の濃度より大きいこと
   を特徴とする請求項６記載の半導体装置。
9. 【請求項９】 前記第１の導電型の複数の第１の不純物
   領域の不純物の拡散係数が前記第１の導電型の埋め込み
   領域の不純物の拡散係数より大きいことを特徴とする請
   求項６記載の半導体装置。
10. 【請求項１０】 前記第１の導電型の複数の第１の不純
    物領域の不純物をリン(Ｐ)、前記第１の導電型の埋め込
    み領域の不純物を砒素（Ａｓ）及びアンチモン（Ｓｂ）
    の何れか一方としたことを特徴とする請求項６記載の半
    導体装置。
11. 【請求項１１】 前記第１の導電型の複数の第１の不純
    物領域のうち少なくとも一つが素子分離層と前記第１の
    導電型の埋め込み領域間に構成されたことを特徴とする
    請求項６記載の半導体装置。
12. 【請求項１２】 前記半導体層をＮ型エピタキシャル層
    とし、前記第２の導電型の第２の不純物領域をベースと
    して縦型バイポーラトランジスタを構成したことを特徴
    とする請求項６記載の半導体装置。
13. 【請求項１３】 半導体基体に構成された第１の導電型
    の埋め込み領域と、 前記第１の導電型の埋め込み領域に構成された前記第１
    の導電型の複数の第１の不純物領域と、 前記第１の導電型の埋め込み領域と前記第１の導電型の
    第１の不純物領域上に構成された半導体層と、 前記半導体層に構成された第２の導電型の複数の第２の
    不純物領域と、 前記半導体層を介して前記第１の導電型の複数の第１の
    不純物領域のなかの少なくとも一つの不純物領域に接続
    するよう構成された前記第１の導電型の第２の不純物領
    域と、 前記第２の導電型の第２の不純物領域上と前記第１の導
    電型の第３の不純物領域上に構成された電極とを具備し
    てなることを特徴とする半導体装置。
14. 【請求項１４】 前記第１の導電型の複数の第１の不純
    物領域が前記第２の導電型の複数の第２の不純物領域の
    間に構成されたことを特徴とする請求項１３記載の半導
    体装置。
15. 【請求項１５】 前記第１の導電型の複数の第１の不純
    物領域の不純物濃度が前記半導体層の濃度より大きいこ
    とを特徴とする請求項１３記載の半導体装置。
16. 【請求項１６】 前記第１の導電型の複数の第１の不純
    物領域の不純物の拡散係数が前記第１の導電型の埋め込
    み領域の不純物の拡散係数より大きいことを特徴とする
    請求項１３記載の半導体装置。
17. 【請求項１７】 前記第１の導電型の複数の第１の不純
    物領域の不純物をリン（Ｐ）、前記第１の導電型の埋め
    込み領域の不純物を砒素（Ａｓ）及びアンチモン（Ｓ
    ｂ）の何れか一方としたことを特徴とする請求項１３記
    載の半導体装置。
18. 【請求項１８】 前記半導体層をＮ型エピタキシャル層
    とし、前記第１の導電型の複数の第１の不純物領域をＮ
    型とし、前記第２の導電型の複数の第２の不純物領域を
    Ｐ型として横型ＰＮＰバイポーラトランジスタを構成し
    たことを特徴とする請求項１３記載の半導体装置。
19. 【請求項１９】 第１の導電型の半導体基体上に選択的
    に第２の導電型の埋め込み領域を形成して前記第２の導
    電型の半導体層を堆積する半導体装置の製造方法におい
    て、 第１の不純物を前記第２の導電型の半導体層に導入して
    前記第２の導電型の埋め込み領域を形成し、前記第１の
    不純物よりも前記第１の導電型の半導体基体中の拡散係
    数が大きい第２の不純物を前記第２の導電型の埋め込み
    領域へ選択的に導入した後、前記第２の導電型の半導体
    層を堆積したことを特徴とする半導体装置の製造方法。
20. 【請求項２０】 熱処理して前記第２の不純物を前記第
    １の不純物より速く拡散させ、前記第２の導電型の半導
    体層から前記第１の導電型の半導体基体表面へ電極取り
    出し領域を選択的に高濃度化して低抵抗化することによ
    り、前記第２の導電型の埋め込み領域への接続抵抗を小
    さくしたことを特徴とする請求項１９記載の半導体装置
    の製造方法。
21. 【請求項２１】 前記第２の導電型の半導体層をコレク
    タ領域とする縦型バイポーラトランジスタの真性ベース
    領域直下の前記コレクタ領域を選択的に高濃度化したこ
    とを特徴とする請求項１９記載の半導体装置の製造方
    法。
22. 【請求項２２】 前記第２の導電型の半導体層をベース
    領域とする横型バイポーラトランジスタの真性ベース領
    域を選択的に高濃度化したことを特徴とする請求項１９
    記載の半導体装置の製造方法。
23. 【請求項２３】 前記第１の不純物より前記第２の不純
    物が熱処理工程での拡散速度が速いことを用いて、前記
    第２の導電型の半導体層をコレクタ領域とし、ベース領
    域直下の前記コレクタ領域を選択的に高濃度化する第１
    の縦型バイポーラトランジスタと、前記コレクタ領域を
    選択的に高濃度化しない第２の縦型バイポーラトランジ
    スタを同時に形成したことを特徴とする請求項１９記載
    の半導体装置の製造方法。
24. 【請求項２４】 前記第２の導電型の埋め込み領域の周
    辺領域の前記第２の導電型の半導体層を高濃度化し、寄
    生素子の電流駆動能力を抑制したことを特徴とする請求
    項１９記載の半導体装置の製造方法。
25. 【請求項２５】 前記第２の導電型の埋め込み領域をＮ
    型とし、前記第１の不純物をアンチモン（Ｓｂ）、前記
    第２の不純物をリン（Ｐ）としたことを特徴とする請求
    項１９記載の半導体装置の製造方法。
26. 【請求項２６】 前記第２の導電型の埋め込み領域をＮ
    型とし、前記第１の不純物を砒素（Ａｓ）、前記第２の
    不純物をリン（Ｐ）としたことを特徴とする請求項１９
    記載の半導体装置の製造方法。
27. 【請求項２７】 バイポーラトランジスタを有する半導
    体装置の製造方法において、 半導体基体内に第１の導電型の第１の不純物領域を形成
    する工程と、 前記第１の導電型の第１の不純物領域に選択的に前記第
    １の導電型の複数の第２の不純物領域を形成する工程
    と、 前記第１の導電型の第２の不純物領域上に前記第１の導
    電型の半導体層を形成する工程と、 前記第１の導電型の第２の不純物領域から前記第１の導
    電型の半導体層へ拡散する熱処理工程と、 前記第１の導電型の半導体層内に前記第１の導電型の第
    ３の不純物領域を前記第１の導電型の複数の第２の不純
    物領域の少なくとも一つと接続する工程と、 前記第１の導電型の半導体層に第２の導電型の第４の不
    純物領域を形成する工程と、 前記第２の導電型の第４の不純物領域内に前記第１の導
    電型の第５の不純物領域を形成する工程と、 前記第１の導電型の第３、第５の不純物領域と前記第２
    の導電型の第４の不純物領域上に電極を形成する工程と
    を具備したことを特徴とする半導体装置の製造方法。
28. 【請求項２８】 前記第１の導電型の複数の第２の不純
    物領域のうち少なくとも一つが前記第２の導電型の第４
    の不純物領域の直下に形成されたことを特徴とする請求
    項２７記載の半導体装置の製造方法。
29. 【請求項２９】 前記第１の導電型の複数の第２の不純
    物領域の不純物濃度が前記第１の導電型の半導体層の濃
    度より大きいことを特徴とする請求項２７記載の半導体
    装置の製造方法。
30. 【請求項３０】 前記第１の導電型の複数の第２の不純
    物領域の不純物の拡散係数が前記第１の導電型の第１の
    不純物領域の不純物の拡散係数より大きいことを特徴と
    する請求項２７記載の半導体装置の製造方法。
31. 【請求項３１】 前記第１の導電型の複数の第２の不純
    物領域の不純物をリン（Ｐ）、前記第１の導電型の第１
    の不純物領域の不純物を砒素（Ａｓ）及びアンチモン
    （Ｓｂ）の何れか一方としたことを特徴とする請求項２
    ７記載の半導体装置の製造方法。
32. 【請求項３２】 前記第１の導電型の複数の第２の不純
    物領域のうち少なくとも一つが素子分離層と前記第１の
    導電型の第２の不純物領域間に構成されたことを特徴と
    する請求項２７記載の半導体装置の製造方法。
33. 【請求項３３】 前記第１の導電型の半導体層をＮ型エ
    ピタキシャル層とし、前記第２の導電型の第４の不純物
    領域をＰ型として縦型ＮＰＮバイポーラトランジスタを
    形成したことを特徴とする請求項２７記載の半導体装置
    の製造方法。
34. 【請求項３４】 バイポーラトランジスタを有する半導
    体装置の製造方法において、 半導体基体内に第１の導電型の第１の不純物領域を形成
    する工程と、 前記第１の導電型の第１の不純物領域に選択的に第１の
    導電型の複数の第２の不純物領域を形成する工程と、 前記第１の導電型の第２の不純物領域上に前記第１の導
    電型の半導体層を形成する工程と、 前記第１の導電型の第２の不純物領域から前記第１の導
    電型の半導体層へ拡散する熱処理工程と、 前記第１の導電型の半導体層内に第１の導電型の第３の
    不純物領域を前記第１の導電型の複数の第２の不純物領
    域の一つと接続する工程と、 前記第１の導電型の半導体層に第２の導電型の複数の第
    ４の不純物領域を形成する工程と、 前記第１の導電型の第３の不純物領域と前記第２の導電
    型の第４の不純物領域上に電極を形成する工程とを具備
    したことを特徴とする半導体装置の製造方法。
35. 【請求項３５】 前記第１の導電型の複数の第２の不純
    物領域が前記第２の導電型の複数の第４の不純物領域の
    間に形成されたことを特徴とする請求項３４記載の半導
    体装置の製造方法。
36. 【請求項３６】 前記第１の導電型の複数の第２の不純
    物領域の不純物濃度が前記第１の導電型の半導体層の濃
    度より大きいことを特徴とする請求項３４記載の半導体
    装置の製造方法。
37. 【請求項３７】 前記第１の導電型の複数の第２の不純
    物領域の不純物の拡散係数が前記第１の導電型の第１の
    不純物領域の不純物の拡散係数より大きいことを特徴と
    する請求項３４記載の半導体装置の製造方法。
38. 【請求項３８】 前記第１の導電型の複数の第２の不純
    物領域の不純物をリン（Ｐ）、前記第１の導電型の第１
    の不純物領域の不純物を砒素（Ａｓ）及びアンチモン
    （Ｓｂ）の何れか一方としたことを特徴とする請求項３
    ４記載の半導体装置の製造方法。
39. 【請求項３９】 前記第１の導電型の半導体層をＮ型エ
    ピタキシャル層とし、前記第２の導電型の第４の不純物
    領域をＰ型として横型ＰＮＰバイポーラトランジスタを
    形成したことを特徴とする請求項３４記載の半導体装置
    の製造方法。