KR0163913B1 - 상보형 바이폴라 트랜지스터의 구조 및 그 제조방법 - Google Patents

상보형 바이폴라 트랜지스터의 구조 및 그 제조방법 Download PDF

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Abstract

이 발명은 바이폴라 트랜지스터의 구조 및 그 제조방법에 관한 것으로서, 이중 에피택셜층을 설치하여 P+ 버텀(Bottom)저항 (RC)과 N+매입(Buried layer)저항 (RBL)을 동시에 낮추고, 고농도의 싱크 영역을 설치하여 기생 트랜지스터의 동작을 방지하기 위하여 상기 제1에피택셜층의 상부 내측에 각각 형성되어 있는 고농도 P형 제1영역 및 저농도 P형 제1영역을 포함하는 NPN 트랜지스터와, 상기 고농도 N형 제1매몰층(4-2)의 상부의 좌우에 각각 형성되어 있는 고농도 N형 제1싱크(36-1, 6-2)를 포함하는 VPNP 트랜지스터와, 상기 N형 제1 에피택셜층(14)의 상부에 형성되어 있는 고농도 N형 NTUB(38-3)를 포함하는 IIL 트랜지스터로 이루어진 것을 특징으로 하는 바이폴라 트랜지스터 및 그 제조 방법에 관한 것이다.

Description

상보형(Complementary) 바이폴라 트랜지스터의 구조 및 그 제조방법
제1도는 종래의 VPNP 트랜지스터의 구조를 나타낸 제1래치업 (latch-up)모델의 단면도이고,
제2도는 종래의 VPNP 트랜지스터의 구조를 나타낸 제2래치업 모델의 단면도이고,
제3도는 이 발명의 실시예에 따른 NPN 트랜지스터의 구조를 나타낸 단면도이고,
제4도는 이 발명의 실시예에 따른 VPNP 트랜지스터의 구조를 나타낸 단면도이고,
제5도는 이 발명의 실시예에 따른 ILL(integrated injection logic)의 구조를 나타낸 단면도이고,
제6도의 (a)∼(j)는 이 발명의 실시예에 따른 상보형 바이폴라 트랜지스터를 제조 순서에 따라 도시한 단면도이다.
이 발명은 상보형(complementary) 바이폴라 트랜지스터의 구조 및 그 제조 방법에 관한 것이다.
먼저, 첨부된 도면을 참고로 하여 종래의 바이폴라 트랜지스터의 구조 및 그 제조방법을 설명한다.
제1도는 종래의 수직형 PNP(VPNP: vertical PNP) 트랜지스터(이하 VPNP라 한다)의 구조를 나타낸 제1래치업(latch-up) 모델의 단면도이고, 제2도는 종래의 VPNP 트랜지스터의 구조를 나타낸 제2래치업 모델의 단면도이다.
일반적으로 수직형 바이폴라 트랜지스터에서는 제1도 및 제2도에 도시한 바와 같이 VPNP 트랜지스터 외에도 기생 트랜지스터가 부수적으로 생기는 단점이 있다.
먼저, 제1도에 도시한 바와 같이, VPNP 트랜지스터의 제1래치업 모델은 P+ 버텀(VPNP의 컬렉터)의 저항(RC)과 NTUB(VPNP의 베이스)의 저항(Rb)이 높을 때 발생하는 래치업 모델이다.
이 경우에는 주 트랜지스터인 VPNP 트랜지스터가 동작하면서 컬렉터의 저항(RC)으로 인한 전압 상승이 일어난다. 이때, 기생 NPN 트랜지스터의 에피택셜층(C)과 P+ 버텀(A)은 등전위이므로 이미터(에피택셜층)와 베이스(P+버텀) 사이에 0.7V의 전위차가 발생하면서 기생 NPN 트랜지스터가 동작한다.
따라서, 기생 트랜지스터의 컬렉터(NTUB)로 흐르는 전류는 Rb에 의해 전압 강하를 유도한다. 그 결과 주 트랜지스터인 VPNP 트랜지스터에는 더욱 큰 순방향 전압이 걸려서 전류가 계속적으로 증폭되는 현상이 발생되는 단점이 있다.
따라서 상기 증폭현상을 방지하기 위해 VPNP 트랜지스터의 이미터와 에피택셜층인 베이스를 동일한 전위(Vcc: 컬렉터보다는 높은 전위)로 유지시키도록 하였다. 그러나 위 방지책으로 설계하였을 때에는 상기 제2도에 도시된 바와 같이 또 다른 래치업 모델이 발생한다.
특히, 이 모델의 경우는 파워 트랜지스터의 이미터가 NTUB 영역이 되는 경우에 발생된다.
한편, 이 경우에는 VPNP 트랜지스터의 동작 모드가 포화 상태일 때는 이미터와 베이스가 순방향이고 베이스(B)와 컬렉터(A) 사이에 순방향 상태로 동작하게 된다.
또한, 제2도에 도시한 바와 같이 VPNP 트랜지스터의 이미터와 에피택셜층은 Vcc(높은 전위)로 연결되어 있다.
이때, 기생 NPN 트랜지스터가 순방향 액티브(Forward Active) 상태가 되어 동작하게 된다.
이때 기생 NPN 트랜지스터에 전류가 흐르면서 RBL로 인한 전압강하가 0.7볼트만 일어나면 기생 PNP 트랜지스터가 액티브 동작을 하게 된다.
이 과정을 반복하면서 전류는 기판 쪽으로 빠져나가게 된다.
따라서, VPNP 트랜지스터를 내장한 상보형(Complementary) 공정에서는 강하를 유도하다. 그 결과 주 트랜지스터인 VPNP 트랜지스터에는 더욱 큰 순방향 전압이 걸려서 전류가 계속적으로 증폭되는 현상이 발생되는 단점이 있다.
따라서 상기 증폭현상을 방지하기 위해 VPNP 트랜지스터의 이미터와 에피택셜층인 베이스를 동일한 전위(Vcc: 컬렉터보다는 높은 전위)로 유지시키도록 하였다. 그러나 위 방지책으로 설계하였을 때에는 상기 제2도에 도시된 바와 같이 또 다른 래치업 모델이 발생한다.
특히, 이 모델의 경우는 파워 트랜지스터의 이미터가 NTUB 영역이 되는 경우에 발생된다.
한편, 이 경우에는 VPNP 트랜지스터의 동작 모드가 포화 상태일 때는 이미터와 베이스가 순방향이고 베이스(B)와 컬렉터(A) 사이에 순방향 상태로 동작하게 된다.
또한, 제2도에 도시한 바와 같이 VPNP 트랜지스터의 이미터와 에피택셜층은 Vcc(높은 전위)로 연결되어 있다.
이때, 기생 NPN 트랜지스터가 순방향 액티브(Forward Active) 상태가 되어 동작하게 된다.
이때 기생 NPN 트랜지스터에 전류가 흐르면서 RBL로 인한 전압강하가 0.7볼트만 일어나면 기생 PNP 트랜지스터가 액티브 동작을 하게 된다.
이 과정을 반복하면서 전류는 기판 쪽으로 빠져나가게 된다.
따라서, VPNP 트랜지스터를 내장한 상보형(Complementary) 공정에서는 위에서 제시한 두 가지의 래치업 모델을 항상 안고 있으므로 이 문제점을 최소화하는 방안이 요구된다.
그러나 상기한 문제점을 최소화하는 방법은 몇 가지가 있으나 실제 공정에서는 서로 상반 관계에 있기 때문에 어렵다.
특히, P+버텀저항(RC), NTUB(Rb)와 싱크저항(RCPI)은 최소로 하여야 하고, 기생 NPN과 PNP 트랜지스터의 전류증폭율(β)은 최대로 낮게 해야 한다.
그러나 기생 NPN 트랜지스터와 기생 PNP 트랜지스터는 특성값이 서로 상반되기 때문에 상술한 조건을 만족하기가 어려운 단점이 있다.
그러므로 이 발명의 목적은 상기한 종래의 문제점을 해결하기 위한 것으로서, 상술한 두 가지 조건을 만족시키기 위해서 더블 에피택셜(double epitaxial) 공정을 선택하여 P+ 버텀의 농도를 높이고 폭을 크게 함으로써 저항을 낮추고, 또한 하부의 N+ 매몰층의 저항을 낮춘 상보형 바이폴라 트랜지스터의 구조 및 그 제조 방법을 제공하기 위한 것이다.
이러한 목적을 달성하기 위한 이 발명의 NPN 트랜지스터는 P형 기판, 상기 기판 위에 형성되어 있는 N형의 제1에피택셜층, 상기 제1에피택셜층 위에 형성되어 있는 N형의 제2에피택셜층, 상기 기판 및 상기 제1 에피택셜층 사이에 형성되어 있는 고농도 N형 제1매몰층, 상기 제1매몰층의 상부의 상기 제1에피택셜층과 제2 에피택셜층의 사이에 형성되어 있는 고농도 N형 제2매몰층, 상기 제2매몰층의 상부에 상기 제2에피택셜층에 형성되어 있는 고농도 N형 싱크 영역, 상기 싱크 영역의 상부에 형성되어 있는 고농도 N형 영역, 상기 제2에피택셜층의 상부 내측에 각각 형성되어 있는 고농도 P형 외부 베이스 영역 및 저농도 P형 내부 베이스 영역, 상기 내부 베이스 영역 위에 형성되어 있는 고농도 N형의 이미터 영역을 포함한다.
이러한 목적을 달성하기 위한 이 발명의 VPNP 트랜지스터는 P형 기판,
상기 기판 위에 형성되어 있는 N형의 제1에피택셜층, 상기 제1에피택셜층 위에 형성되어 있는 N형의 제2에피택셜층, 상기 기판 및 상기 제1에피택셜층 사이에 형성되어 있는 고농도 N형 제1매몰층, 상기 제1매몰층의 상부 양쪽에 형성되어 있는 고농도 N형 제1싱크 영역, 상기 제1싱크 영역의 상부에 형성되어 있는 고농도 N형 제2싱크 영역, 상기 제2싱크 영역의 상부 내측에 형성되어 있는 고농도 N형 영역, 상기 제1매몰층 상부의 상기 제1에피택셜층과 제2에피택셜층의 사이에 형성되어 있는 P+ 버텀, 상기 P+ 버텀의 상부의 양쪽에 상기 제2에피택셜층 내에 각각 형성되어 있는 고농도 P형 제3싱크 영역, 상기 제3싱크 영역의 상부 내측에 형성되어 있는 고농도 P형 영역, 상기 제2에피택셜층의 상부 내측에 형성되어 있는 고농도 N형 NTUB, 상기 NTUB의 상부 내측에 형성되어 있는 고농도 P형 이미터 영역, 상기 N형 NTUB의 상부 내측에 형성되어 있으며 상기 이미터 영역과 분리되어 있는 고농도 N형 베이스 영역을 포함한다.
이러한 목적을 달성하기 위한 이 발명의 ILL은, P형 기판, 상기 기판 위에 형성되어 있는 N형 제1에피택셜층, 상기 제1에피택셜층 위에 형성되어 있는 N형 제2에피택셜층, 상기 기판과 상기 제1에피택셜층 사이에 형성되어 있는 고농도 N형 제1매몰층, 상기 제1에피택셜층 및 제2에피택셜층 사이의 상기 제1매몰층의 상부에 형성되어 있는 고농도 N형 제2매몰층, 상기 제2 매몰층의 상부의 양쪽 각각에 형성되어 있는 고농도 N형 싱크 영역, 상기 고농도 N형 싱크의 상부 내측에 형성되어 있는 고농도 N형 제1영역, 상기 제2에피택셜층(14)의 상부에 형성되어 있는 고농도 N형 NTUB, 상기 NTUB의 상부 내측에 형성되어 있는 저농도 P형 영역 및 고농도 P형 영역, 상기 저농도 P형 영역의 상부 내측에 형성되어 있는 고농도 N형 제2 영역을 포함한다.
이 발명의 실시예에 따라 이러한 구조의 상보형 트랜지스터를 제조하는 방법은, P형 기판에 고농도의 N형 불순물을 확산시켜 고농도 N형 제1매몰층을 형성하는 단계, 상기 기판의 상부에 N형 1차 에피택셜층을 형성하는 단계, 상기 1차 에피택셜층에 불순물을 주입하고 확산하여 NPN 트랜지스터의 고농도 N형 제2매몰층과 VPNP 트랜지스터의 고농도 N형 싱크 영역과 ILL의 N형 제2매몰층을 형성하는 단계, 상기 1차 에피택셜층에 다수의 고농도 P형 싱크 영역을 형성하는 단계, 상기 1차 에피택셜층 위에 N형의 2차 에피택셜층을 성장시키는 단계, 상기 고농도 P형 싱크 영역에 P형 불순물을 고농도로 주입하여 고농도 P형 제1영역을 형성하는 단계, 상기 2차 에피택셜층에 N형 이온을 주입하여 고농도 N형 NTUB와 고농도 N형 싱크 영역을 형성하는 단계, 상기 2차 에피택셜층 위에 제1질화막을 침적하고, 확산공정을 진행하는 단계, 상기 제1질화막을 이용한 로코스 공정으로 필드 산화막(24)을 형성하는 단계, 상기 제2에피택셜층 및 상기 NTUB에 저농도와 고농도의 P형 이온을 주입하여 고농도 P형 제2영역과 저농도 P형 영역을 형성하는 단계, 제2질화막을 증착한 후 이온을 확산시키는 단계, 상기 제2질화막을 사진식각하여 접촉창을 형성하는 단계, 상기 접촉창이 형성되어 있는 상기 제2질화막의 상부에 폴리실리콘을 증착하는 단계, 상기 폴리실리콘 및 질화막의 상부의 전면에 N형 이온을 주입하고 어닐링하여 NPN 트랜지스터의 이미터와 VPNP 트랜지스터의 베이스 콘택을 형성하는 단계, 전면에 산화막을 침적시킨 후 금속 전극을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참고로 하여 이 발명의 실시예에 따른 상보형 바이폴라 트랜지스터의 구조 및 그 제조 방법에 대하여 상세히 설명한다.
먼저, 제3도를 참고로 하여 이 발명의 실시예에 따른 수직형 NPN 트랜지스터의 구조에 대하여 설명한다.
P형 기판(2) 위에 고농도 N형 제1매몰층(4-1)이 형성되어 있고, 그 상부에는 고농도 N형 제2매몰층(6-1)이 형성되어 있다.
고농도 N형 제2매몰층(6-1)의 상부에는 고농도 N형 싱크 영역(20-1)이 형성되어 있으며, 그 상부에는 고농도 N형 영역(22-2)이 형성되어 있다.
P형 기판(2) 위에는 또한 제1매몰층(4-1) 및 제2매몰층(6-1)이 형성되어 있지 않은 부분에 N형 에피택셜층(8)이 형성되어 있고, 에피택셜층(8)과 제2매몰층(6-1)의 상부에 또다른 N형 에피택셜층(14)이 형성되어 있다.
에피택셜층(14)의 상부 내측에는 각각 고농도의 P형 외부 베이스 영역(17) 및 저농도의 P형 내부 베이스 영역(16-1)이 형성되어 있고, 내부 베이스 영역(16-1)에는 이미터 영역(22-1)이 형성되어 있다.
에피택셜층(14)의 상부에 외부 베이스 영역(17)과 싱크 영역(20-1)의 사이에는 필드 산화막(24)이 형성되어 있고, 그 위에는 질화막(26)이 형성되어 있다. 고농도 N형 영역(22-1) 및 이미터 영역(22-1)의 상부에는 폴리실리콘(28-1, 28)이 형성되어 있으며, 그 위에는 산화막(30)이 형성되어 있다. 폴리실리콘(28, 28-1)의 상부 및 외부 베이스 영역(17)의 상부에는 전극(C, E, B)이 각각 형성되어 있다.
다음, 제4도를 참고로 하여 VPNP 트랜지스터의 구조에 대하여 설명한다.
P형 기판(2) 위에 고농도 N형 제1매몰층(4-2)이 형성되어 있고, 제1매몰층(4-2)의 상부의 좌우에는 각각 고농도 N형 제1싱크 영역(36-1, 36-2)이 형성되어 있다. 제1싱크 영역(36-1, 36-2)의 상부에는 각각 고농도 N형 제2싱크 영역(20-2, 20-3)이 형성되어 있으며, 제2싱크 영역(20-2, 20-3) 중 어느 하나의 상부 내측에는 고농도 N형 영역(22-3, 22-4)이 형성되어 있다.
제1 매몰층(4-2)의 상부에는 P+ 버텀(34)이 형성되어 있고, P+ 버텀(34)의 상부의 좌우에는 각각 고농도 P형의 제3싱크 영역(12-3, 12-4)이 형성되어 있으며, 제3싱크 영역(12-3, 12-4)의 어느 하나의 상부 내측에는 고농도 P형 영역(17-3)이 형성되어 있다.
제1매몰층(4-2)의 상부에는 P+ 버텀(34)과 제1싱크 영역(36-1, 36-2)이 형성되어 있지 않은 부분에 에피택셜층(8)이 형성되어 있고, 그 위에는 또다른 에피택셜층(14)이 형성되어 있다.
에피택셜층(14)의 상부 내측에는 형성되어 있는 고농도 N형 NTUB(38-2)가 형성되어 있으며, NTUB(38-2)의 상부 내측에는 고농도 P형 이미터 영역(17-2)과 고농도 N형 베이스 영역(22-3)이 서로 분리되어 형성되어 있다.
이미터 영역(17-2)과 고농도 P형 영역(17-3) 사이, 고농도 P형 영역(17-3)과 고농도 N형 영역(22-4) 사이, 그리고 고농도 P형 영역(17-3) 및 고농도 N형 영역(22-4)이 없는 쪽의 제2 및 제3싱크 영역(20-2, 12-3)의 위에는 필드 산화막(24)이 형성되어 있다.
그 위에는 질화막(26)이 형성되어 있으며, 질화막(26) 위에는 이미터 영역(22-3) 및 고농도 N형 영역(22-4)과 각각 연결되는 폴리실리콘(28)이 형성되어 있고, 폴리실리콘(28)의 상부 및 질화막(26)의 상부에는 산화막(30)이 형성되어 있다. 산화막(30) 위에는 폴리실리콘(28), 이미터 영역(17-2) 고농도 P형 영역(17-3)과 연결되어 있는 금속 전극(B, E, C)이 형성되어 있다.
다음, 제5도를 참고로 하여 ILL(integrated injection logic)의 구조에 대하여 설명한다.
P형 기판(2) 위에는 고농도 N형 제1매몰층(4-3)이 형성되어 있고, 그 위에는 고농도 N형 제2매몰층(6-3)이 형성되어 있다. 고농도 N형 제2매몰층(6-3)의 상부의 좌우 각각에는 고농도 N형 싱크 영역(20-4, 20-5)이 형성되어 있으며, 고농도 N형싱크(20-4, 20-5) 중 어느 하나의 상부 내측에 고농도 N형 제1영역(22-8)이 형성되어 있다.
또한, 기판(2) 위에 제1매몰층(4-3) 및 제2 매몰층(6-3)이 형성되어 있지 않은 부분에 N형 에피택셜층(8)이 형성되어 있고, 에피택셜층(8)의 상부의 고농도 N형 싱크 영역(20-4, 20-5)이 형성되어 있지 않은 부분에는 또다른 N형 에피택셜층(14)이 형성되어 있다.
에피택셜층(14)의 상부에는 고농도 N형 NTUB(38-3)가 형성되어 있으며, NTUB(38-3)의 상부 내측에는 저농도 P형 영역(16-2, 16-3)과 고농도 P형 영역(17-4, 17-5, 17-6)이 형성되어 있다. 저농도 P형 영역(16-2, 16-3)의 상부 내측에는 각각 고농도 N형 제2영역(22-5, 22-6, 22-7)이 형성되어 있다.
고농도 P형 영역(17-6)과 고농도 N형 제1영역(22-8)의 사이와 고농도 N형 제1영역(22-8)이 없는 쪽 싱크 영역(20-4)의 상부에는 필드 산화막(24)이 형성되어 있고, 고농도 N형 제1 및 제2영역(22-8, 22-5, 22-6, 22-7)의 위에는 폴리실리콘(28)이 형성되어 있다. 그 위에는 질화막(26)이 형성되어 있고 그 위에는 금속 전극들이 형성되어 폴리실리콘(28) 및 고농도 P형 영역(17-4, 17-5, 17-6)과 각각 연결된다.
그러면, 이러한 상보형 트랜지스터의 제조 방법에 대하여 제6도 (a) 내지 (j)를 참고로 하여 상세히 설명한다.
먼저, 제6도 (a)에 도시한 바와 같이, P형 기판(2)에 초기 산화막을 형성하고 사진식각한 후 고농도의 N형 불순물을 확산시켜 고농도 N형 제1매몰층(4-1, 4-2, 4-3)을 형성한다. 이때, 주입되는 불순물은 비소(As)이고 그 도즈는 1.0 × 1015ion/㎠로 하며, 확산 온도는 1,200℃가 적당하다.
여기서, 제1매몰층(4-1, 4-2)은 NPN 트랜지스터에서는 하부 컬렉터의 역할을 하며, VPNP 트랜지스터에서는 격리층(isolation)의 역할을 한다.
이어, 제6도 (b)에 도시한 바와 같이, 고농도 N형 제1매몰층(4-1, 4-2, 4-3)이 형성된 기판(2)의 상부에 N형 1차 에피택셜층(8)을 형성하고, 1차 에피택셜층(8) 위에 패드 산화막을 성장시킨다. 이때, 패드 산화막의 두께는 250Å가 적당하다.
제6도 (c)에 도시한 것처럼, 감광막(PR)을 마스크로 이온주입하고 확산하여 NPN 트랜지스터의 고농도 N형 제2매몰층(6-1)과 VPNP 트랜지스터의 고농도 N형 싱크 영역(36-1, 36-2)과 ILL의 N형 제2매몰층(6-3)을 형성하고, 고농도 P형싱크 영역(10-1, 10-2, 10-3, 10-4)을 격리층으로 형성한다. 이때, N형 싱크 영역(36-1, 36-2)에는 도즈가 5.0 × 1015ion/㎠의 비소(As)를 주입하고, P형싱크 영역(10-1, 10-2, 10-3, 10-4)에는 6.0 × 1014ion/㎠의 붕소(B)를 주입하며, 확산 온도는 1,150℃가 적당하다.
제6도 (d)에 나타낸 것처럼, 패드 산화막을 제거하고 N형 2차 에피택셜층(14)을 성장시킨다. 이때, 2차 에피택셜층(14)은 두께 5.5㎛, 비저항 0.7 Ω㎝가 바람직하다.
다음, 제4도의 (e)에 도시한 바와 같이, 2차 에피택셜층(14) 위에 산화막을 성장시킨 후 감광막을 마스크로 사용하여 고농도 P형 싱크 영역(10-1∼10-4)에 P형 불순물을 고농도로 주입하여 VPNP 트랜지스터의 컬렉터 영역인 고농도 P형 영역(12-1∼12-6)을 형성하고, 다시 마스킹하여 N형 이온을 주입하여 고농도 N형 NTUB(38-2, 38-3)와 고농도 N형 싱크 영역(20-2∼20-5)을 형성한 다음, 질화막을 침적시킨 후 확산공정을 진행한다. 이때, 사용되는 P형 이온은 도즈 6.0 × 1014ion/㎠의 붕소(B)이며, N형 이온은 6.0 × 1014ion/㎠의 인(P)이다.
다음, 제6도의 (f)에 도시한 바와 같이, 질화막을 사진식각하여 액티브 영역 이외의 질화막을 제거하고, 이후 로코스(LOCOS: local oxidation of silicon) 공정을 거쳐 필드 산화막(24)을 형성한다.
다음, 제6도의 (g)에 도시한 바와 같이, 감광막(PR)을 마스크로 저농도와 고농도의 P형 이온을 주입하여 고농도 P형 영역(16-1∼16-3)과 저농도 P형 영역(17-1∼17-6)을 형성하고 질화막을 증착한 후 이온을 확산시킨다. 이때, 주입되는 P형 이온은 붕소(B)이다.
다음, 제6도의 (h)에 도시한 바와 같이, 질화막(26)을 사진식각하여 접촉창(25-1∼25-9)을 형성한다.
제6도의 (i)에 도시한 바와 같이, 접촉창(25-1∼25-9)이 형성되어 있는 질화막(26)의 상부에 폴리실리콘(28)을 증착하고, 폴리실리콘(28) 및 질화막(26)의 상부의 전면에 N형 이온을 주입하고 어닐링하여 NPN 트랜지스터의 이미터와 VPNP 트랜지스터의 베이스 콘택을 형성한다. 이때, 주입되는 N형 이온은 도즈 1.0 × 1015ion/㎠의 비소(As)이다.
다음, 제6도의 (j)에 도시한 바와 같이, 전면에 산화막(30)을 침적시킨 후 금속 전극(32)을 형성한다. 이때, 산화막(30)의 두께는 5,000Å의 두께가 바람직하다.
상기와 같이 이루어진 이 발명의 효과는, 더블 에피택셜(Double Epi.) 공정을 선택함으로써 P+ 버텀 농도를 높이고 폭을 크게 하여 저항을 낮추고, 하부의 N+ 매몰층 저항을 낮추는 장점과 기생 트랜지스터의 동작을 방지하는 장점이 있다.

Claims (4)

  1. P형 기판, 상기 기판 위에 형성되어 있는 N형의 제1에피택셜층, 상기 제1에피택셜층 위에 형성되어 있는 N형의 제2에피택셜층, 상기 기판 및 상기 제1에피택셜층 사이에 형성되어 있는 고농도 N형 제1매몰층, 상기 제1매몰층의 상부의 상기 제1에피택셜층과 제2에피택셜층의 사이에 형성되어 있는 고농도 N형 제2매몰층, 상기 제2매몰층의 상부에 상기 제2에피택셜층에 형성되어 있는 고농도 N형 싱크 영역, 상기 싱크 영역의 상부에 형성되어 있는 고농도 N형 영역, 상기 제2에피택셜층의 상부 내측에 각각 형성되어 있는 고농도 P형 외부 베이스 영역 및 저농도 P형 내부 베이스 영역, 상기 내부 베이스 영역 위에 형성되어 있는 고농도 N형의 이미터 영역을 포함하는 NPN 바이폴라 트랜지스터.
  2. P형 기판, 상기 기판 위에 형성되어 있는 N형의 제1에피택셜층, 상기 제1에피택셜층 위에 형성되어 있는 N형의 제2에피택셜층, 상기 기판 및 상기 제1에피택셜층 사이에 형성되어 있는 고농도 N형 제1매몰층, 상기 제1매몰층의 상부 양쪽에 형성되어 있는 고농도 N형 제1싱크 영역, 상기 제1싱크 영역의 상부에 형성되어 있는 고농도 N형 제2싱크 영역, 상기 제2싱크 영역의 상부 내측에 형성되어 있는 고농도 N형 영역, 상기 제1매몰층 상부의 상기 제1에피택셜층과 제2에피택셜층의 사이에 형성되어 있는 P+ 버텀, 상기 P+ 버텀의 상부의 양쪽에 상기 제2에피택셜층 내에 각각 형성되어 있는 고농도 P형 제3싱크 영역, 상기 제3싱크 영역의 상부 내측에 형성되어 있는 고농도 P형 영역, 상기 제2에피택셜층의 상부 내측에 형성되어 있는 고농도 N형 NTUB, 상기 NTUB의 상부 내측에 형성되어 있는 고농도 P형 이미터 영역, 상기 N형 NTUB의 상부 내측에 형성되어 있으며 상기 이미터 영역과 분리되어 있는 고농도 N형 베이스 영역을 포함하는 수직형 PNP 바이폴라 트랜지스터.
  3. P형 기판, 상기 기판 위에 형성되어 있는 N형 제1에피택셜층, 상기 제1에피택셜층 위에 형성되어 있는 N형 제2에피택셜층, 상기 기판과 상기 제1에피택셜층 사이에 형성되어 있는 고농도 N형 제1매몰층, 상기 제1에피택셜층 및 제2에피택셜층 사이의 상기 제1매몰층의 상부에 형성되어 있는 고농도 N형 제2매몰층, 상기 제2매몰층의 상부의 양쪽 각각에 형성되어 있는 고농도 N형 싱크 영역, 상기 고농도 N형 싱크의 상부 내측에 형성되어 있는 고농도 N형 제1영역, 상기 제2에피택셜층(14)의 상부에 형성되어 있는 고농도 N형 NTUB, 상기 NTUB의 상부 내측에 형성되어 있는 저농도 P형 영역 및 고농도 P형 영역, 상기 저농도 P형 영역의 상부 내측에 형성되어 있는 고농도 N형 제2영역을 포함하는 IIL.
  4. P형 기판에 고농도의 N의 불순물을 확산시켜 고농도 N형 제1매몰층을 형성하는 단계, 상기 기판의 상부에 N형 1차 에피택셜층을 형성하는 단계, 상기 1차 에피택셜층에 불순물을 주입하고 확산하여 NPN 트랜지스터의 고농도 N형 제2매몰층과 VPNP 트랜지스터의 고농도 N형 싱크 영역과 IIL의 N형 제2매몰층을 형성하는 단계, 상기 1차 에피택셜층에 다수의 고농도 P형 싱크 영역을 형성하는 단계, 상기 1차 에피택셜층 위에 N형의 2차 에피택셜층을 성장시키는 단계, 상기 고농도 P형 싱크 영역에 P형 불순물을 고농도로 주입하여 고농도 P형 제1영역을 형성하는 단계, 상기 2차 에피택셜층에 N형 이온을 주입하여 고농도 N형 NTUB와 고농도 N형 싱크 영역을 형성하는 단계, 상기 2차 에피택셜층 위에 제1질화막을 침적하고, 확산공정을 진행하는 단계, 상기 제1질화막을 이용한 로코스 공정으로 필드 산화막(24)을 형성하는 단계, 상기 제2에피택셜층 및 상기 NTUB에 저농도와 고농도의 P형 이온을 주입하여 고농도 P형 제2영역과 저농도 P형 영역을 형성하는 단계, 제2질화막을 증착한 후 이온을 확산시키는 단계, 상기 제2질화막을 사진식각하여 접촉창을 형성하는 단계, 상기 접촉창이 형성되어 있는 상기 제2질화막의 상부에 폴리실리콘을 증착하는 단계, 상기 폴리실리콘 및 질화막의 상부의 전면에 N형 이온을 주입하고 어닐링하여 NPN 트랜지스터의 이미터와 VPNP 트랜지스터의 베이스 콘택을 형성하는 단계, 전면에 산화막을 침적시킨 후 금속 전극을 형성하는 단계를 포함하는 상보형 바이폴라 트랜지스터의 제조방법.
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