JPH0613544A - 半導体集積装置 - Google Patents
半導体集積装置Info
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- JPH0613544A JPH0613544A JP16766992A JP16766992A JPH0613544A JP H0613544 A JPH0613544 A JP H0613544A JP 16766992 A JP16766992 A JP 16766992A JP 16766992 A JP16766992 A JP 16766992A JP H0613544 A JPH0613544 A JP H0613544A
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Abstract
(57)【要約】
【目的】複数の電子回路を混載する半導体集積回路にお
いて、半導体製造時の素子バラツキと組立工程時の応力
による部品精度のバラツキの影響を少なくすることを目
的とする。 【構成】電子回路を構成する各要素を共通の半導体チッ
プ上に形成する半導体集積装置において、前記要素中の
抵抗素子または容量素子を複数個に分割し、それぞれの
分割素子を前記半導体チップ上の異なる位置に形成する
と共に、各分割素子の間を分割前の素子ごとに配線で結
ぶことを特徴とする。
いて、半導体製造時の素子バラツキと組立工程時の応力
による部品精度のバラツキの影響を少なくすることを目
的とする。 【構成】電子回路を構成する各要素を共通の半導体チッ
プ上に形成する半導体集積装置において、前記要素中の
抵抗素子または容量素子を複数個に分割し、それぞれの
分割素子を前記半導体チップ上の異なる位置に形成する
と共に、各分割素子の間を分割前の素子ごとに配線で結
ぶことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積装置、特
に、１枚の半導体基板の表面に多数の電子部品を形成す
るモノリシック（monolithic）構造の半導体集積装置に
関する。
に、１枚の半導体基板の表面に多数の電子部品を形成す
るモノリシック（monolithic）構造の半導体集積装置に
関する。
【０００２】
【従来の技術】一般に、半導体集積装置のバラツキは、
半導体製造時の素子バラツキと組立工程時の応力による
部品精度のバラツキに代表される。モノリシック構造の
半導体集積装置は、半導体基板（チップ）の表面に拡散
抵抗やトランジスタあるいは容量等の電子部品を形成し
た後、ダイス付けや樹脂封着等を伴うパッケージング工
程を経て作られるため、ダイス付け材料や樹脂材料の伸
縮による応力がチップに作用し、部品精度に影響を与え
やすい。
半導体製造時の素子バラツキと組立工程時の応力による
部品精度のバラツキに代表される。モノリシック構造の
半導体集積装置は、半導体基板（チップ）の表面に拡散
抵抗やトランジスタあるいは容量等の電子部品を形成し
た後、ダイス付けや樹脂封着等を伴うパッケージング工
程を経て作られるため、ダイス付け材料や樹脂材料の伸
縮による応力がチップに作用し、部品精度に影響を与え
やすい。
【０００３】これは、チップの表面に応力が働くとチッ
プ全体が不均一にたわみ、チップ表面の単位面積が変化
するためと考えられている。すなわち、拡散抵抗を例に
すると、抵抗の値は拡散領域の２辺の比（Ｗ／Ｌ）で与
えられるため、単位面積の変化によりＷまたはＬが微妙
に変わってしまうからである。このことは、所定サイズ
に設計された金属配線を電極とする容量素子の場合でも
同様である。
プ全体が不均一にたわみ、チップ表面の単位面積が変化
するためと考えられている。すなわち、拡散抵抗を例に
すると、抵抗の値は拡散領域の２辺の比（Ｗ／Ｌ）で与
えられるため、単位面積の変化によりＷまたはＬが微妙
に変わってしまうからである。このことは、所定サイズ
に設計された金属配線を電極とする容量素子の場合でも
同様である。
【０００４】ここで、図４に基づいて電子部品の精度に
バラツキが発生する一例を説明する。チップの長手方向
に応力が作用した場合のたわみ方は、強度的に脆弱な周
辺部ほど大きい。図４中段のグラフは、チップの長手方
向に配列した多数の拡散抵抗のバラツキ分布の例であ
る。これによれば、中央部を境とした両側の分布曲線に
「類似性」が認められる。すなわち、バラツキの分布曲
線は、両肩下がり（図４の例）または両肩上がりの何れ
かになる。
バラツキが発生する一例を説明する。チップの長手方向
に応力が作用した場合のたわみ方は、強度的に脆弱な周
辺部ほど大きい。図４中段のグラフは、チップの長手方
向に配列した多数の拡散抵抗のバラツキ分布の例であ
る。これによれば、中央部を境とした両側の分布曲線に
「類似性」が認められる。すなわち、バラツキの分布曲
線は、両肩下がり（図４の例）または両肩上がりの何れ
かになる。
【０００５】したがって、このようなバラツキ分布の
「くせ」を考慮することにより、電子回路への影響を少
なくすることが可能になる。例えば、入力と出力の間に
図４の下段に示す関数、すなわち入力に対して出力が比
例的に変化する関数特性をもつ電子回路を考えると、こ
の場合の理想的な入出力特性線は直線ＬN で表される。
「くせ」を考慮することにより、電子回路への影響を少
なくすることが可能になる。例えば、入力と出力の間に
図４の下段に示す関数、すなわち入力に対して出力が比
例的に変化する関数特性をもつ電子回路を考えると、こ
の場合の理想的な入出力特性線は直線ＬN で表される。
【０００６】今、入・出力の範囲を半分ずつに分けて、
それぞれを下位側領域ＥL と上位側領域ＥU とするとと
もに、各領域の入・出力特性を左右する回路要素（例え
ば拡散抵抗）をチップの左半分と右半分に振り分ける。
このようにすると、上記バラツキ分布の「くせ」によ
り、回路要素のバラツキが下位側領域ＥL と上位側領域
ＥU の間で同一傾向を示すことになる。例えば、図中の
曲線ＬX で示すように、下位側領域ＥL の入出力特性が
その領域のバラツキ分布曲線に応じて指数関数的に変化
する場合には、上位側領域ＥU にも同様な指数関数変化
が現れる。したがって、これら２つの関数曲線は、理想
的な入出力特性線ＬN を中心にほぼ相似形で対向するか
ら、電子回路への影響を直線ＬN と曲線ＬX に囲まれた
ハッチング面積程度に抑えることができる。
それぞれを下位側領域ＥL と上位側領域ＥU とするとと
もに、各領域の入・出力特性を左右する回路要素（例え
ば拡散抵抗）をチップの左半分と右半分に振り分ける。
このようにすると、上記バラツキ分布の「くせ」によ
り、回路要素のバラツキが下位側領域ＥL と上位側領域
ＥU の間で同一傾向を示すことになる。例えば、図中の
曲線ＬX で示すように、下位側領域ＥL の入出力特性が
その領域のバラツキ分布曲線に応じて指数関数的に変化
する場合には、上位側領域ＥU にも同様な指数関数変化
が現れる。したがって、これら２つの関数曲線は、理想
的な入出力特性線ＬN を中心にほぼ相似形で対向するか
ら、電子回路への影響を直線ＬN と曲線ＬX に囲まれた
ハッチング面積程度に抑えることができる。
【０００７】
【発明が解決しようとする課題】しかしながら、かかる
従来の半導体集積装置にあっては、チップの中央部を境
にその両側のバラツキ分布に類似性が見られるという
「くせ」に着目して当該バラツキの影響を少なくする構
成となっていたため、例えば、複数の電子回路を混載す
る半導体集積回路のように、チップ上の片寄った領域に
電子回路を形成する場合（図５参照）には、バラツキ分
布の左半分に対応する特性しか得られず、上記「くせ」
が当てはまらないから、バラツキの影響を少なくするこ
とができないといった問題点があった。 ［目的］そこで、本発明は、複数の電子回路を混載する
半導体集積回路であっても、半導体部品製造時や組立工
程時の応力による部品精度のバラツキの影響を少なくす
ることを目的とする。
従来の半導体集積装置にあっては、チップの中央部を境
にその両側のバラツキ分布に類似性が見られるという
「くせ」に着目して当該バラツキの影響を少なくする構
成となっていたため、例えば、複数の電子回路を混載す
る半導体集積回路のように、チップ上の片寄った領域に
電子回路を形成する場合（図５参照）には、バラツキ分
布の左半分に対応する特性しか得られず、上記「くせ」
が当てはまらないから、バラツキの影響を少なくするこ
とができないといった問題点があった。 ［目的］そこで、本発明は、複数の電子回路を混載する
半導体集積回路であっても、半導体部品製造時や組立工
程時の応力による部品精度のバラツキの影響を少なくす
ることを目的とする。
【０００８】
【課題を解決するための手段】本発明は、上記目的を達
成するために、電子回路を構成する各要素を共通の半導
体チップ上に形成する半導体集積装置において、前記要
素中の抵抗素子または容量素子を複数個に分割し、それ
ぞれの分割素子を前記半導体チップ上の異なる位置に形
成すると共に、各分割素子の間を分割前の素子ごとに配
線で結ぶことを特徴とする。
成するために、電子回路を構成する各要素を共通の半導
体チップ上に形成する半導体集積装置において、前記要
素中の抵抗素子または容量素子を複数個に分割し、それ
ぞれの分割素子を前記半導体チップ上の異なる位置に形
成すると共に、各分割素子の間を分割前の素子ごとに配
線で結ぶことを特徴とする。
【０００９】
【作用】設計値Ｘ〔Ω〕の抵抗素子を０．５Ｘ〔Ω〕ず
つに２分割したときの実際の値Ｘ’〔Ω〕は、次式で
求められる。 （０．５Ｘ＋０．５Ｘ×ａ）＋（０．５Ｘ＋０．５Ｘ×ｂ）＝Ｘ’ …… ここで、ａは一方の分割抵抗の誤差、ｂは他方の分割抵
抗の誤差である。これらはチップ上における分割抵抗の
位置によって決まる。
つに２分割したときの実際の値Ｘ’〔Ω〕は、次式で
求められる。 （０．５Ｘ＋０．５Ｘ×ａ）＋（０．５Ｘ＋０．５Ｘ×ｂ）＝Ｘ’ …… ここで、ａは一方の分割抵抗の誤差、ｂは他方の分割抵
抗の誤差である。これらはチップ上における分割抵抗の
位置によって決まる。
【００１０】例えば、Ｘ＝２０〔Ω〕、ａ＝−０．２
〔％〕、ｂ＝＋０．１〔％〕とすると、抵抗素子の実際
の値Ｘ’は、上式から、１９〔Ω〕となり、その誤差
は分割抵抗の誤差ａ、ｂよりも少ない−０．０５〔％〕
となる。
〔％〕、ｂ＝＋０．１〔％〕とすると、抵抗素子の実際
の値Ｘ’は、上式から、１９〔Ω〕となり、その誤差
は分割抵抗の誤差ａ、ｂよりも少ない−０．０５〔％〕
となる。
【００１１】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１〜図３は本発明に係る半導体集積装置の一実
施例を示す図であり、Ｒ−２Ｒラダー抵抗網型のディジ
タル・アナログ変換回路を搭載する半導体集積装置に適
用した例である。
する。図１〜図３は本発明に係る半導体集積装置の一実
施例を示す図であり、Ｒ−２Ｒラダー抵抗網型のディジ
タル・アナログ変換回路を搭載する半導体集積装置に適
用した例である。
【００１２】まず、構成を説明する。図１において、１
は半導体基板（以下、チップ）であり、このチップ１上
には電子回路としてのＲ−２Ｒラダー抵抗網型のディジ
タル・アナログ変換回路（以下、Ｄ／Ａ変換回路）２が
形成されている。図示するＤ／Ａ変換回路２の構成は、
信号の流れに沿って記載したブロックダイヤグラムであ
るが、特別の部分を除いてチップレイアウトと概ね合致
するから、ここでは、図示の構成図をレイアウト図とし
ても利用することにする。
は半導体基板（以下、チップ）であり、このチップ１上
には電子回路としてのＲ−２Ｒラダー抵抗網型のディジ
タル・アナログ変換回路（以下、Ｄ／Ａ変換回路）２が
形成されている。図示するＤ／Ａ変換回路２の構成は、
信号の流れに沿って記載したブロックダイヤグラムであ
るが、特別の部分を除いてチップレイアウトと概ね合致
するから、ここでは、図示の構成図をレイアウト図とし
ても利用することにする。
【００１３】すなわち、Ｄ／Ａ変換回路２は、左側（但
し図面の左側）から順に、差動増幅器３と５個のトラン
ジスタ４〜８を配置すると共に、その上側に４個のカレ
ントスイッチ９〜１２を配置し、さらにその上にリファ
レンス抵抗１３とＲ−２Ｒ抵抗網１４を配置すると共
に、トランジスタ４〜８の下側にエミッタ抵抗群１５を
配置して構成する。上記のカレントスイッチ９〜１２、
トランジスタ４〜８およびエミッタ抵抗群１５は一体と
して発明の要旨に記載のカレントスイッチ部を構成し、
さらに、エミッタ抵抗群１５の各抵抗は同カレントスイ
ッチ部に含まれる定電流回路の抵抗素子である。
し図面の左側）から順に、差動増幅器３と５個のトラン
ジスタ４〜８を配置すると共に、その上側に４個のカレ
ントスイッチ９〜１２を配置し、さらにその上にリファ
レンス抵抗１３とＲ−２Ｒ抵抗網１４を配置すると共
に、トランジスタ４〜８の下側にエミッタ抵抗群１５を
配置して構成する。上記のカレントスイッチ９〜１２、
トランジスタ４〜８およびエミッタ抵抗群１５は一体と
して発明の要旨に記載のカレントスイッチ部を構成し、
さらに、エミッタ抵抗群１５の各抵抗は同カレントスイ
ッチ部に含まれる定電流回路の抵抗素子である。
【００１４】Ｒ−２Ｒ抵抗網１４は、所定の抵抗値
（Ｒ）を有する３個のシリーズ抵抗１４ａ〜１４ｃと、
２倍の抵抗値（２Ｒ）を有する３個のシャント抵抗１４
ｄ〜１４ｇとからなり、また、エミッタ抵抗群１５は、
全部で１０個の分割抵抗Ｒ4A、Ｒ 4B、Ｒ5A、Ｒ5B、
Ｒ6A、Ｒ6B、Ｒ7A、Ｒ7B、Ｒ8A、Ｒ8Bを含む。各分割抵
抗ＲiA、ＲiB（ｉは４〜８）は、添字ｉを同一とするも
の同士で対をなしており、対間を離すと共に、対間を金
属配線Ｌ4 〜Ｌ8 によりたすき掛け状に結んでレイアウ
トしている。なお、５本の拡散抵抗を等間隔に配列し、
各拡散抵抗を真ん中から切断してそれぞれを分割抵抗と
してもよい。１本の拡散抵抗から上下に並んだ２つの分
割抵抗（例えばＲ4AとＲ8B）を容易に作ることができ
る。
（Ｒ）を有する３個のシリーズ抵抗１４ａ〜１４ｃと、
２倍の抵抗値（２Ｒ）を有する３個のシャント抵抗１４
ｄ〜１４ｇとからなり、また、エミッタ抵抗群１５は、
全部で１０個の分割抵抗Ｒ4A、Ｒ 4B、Ｒ5A、Ｒ5B、
Ｒ6A、Ｒ6B、Ｒ7A、Ｒ7B、Ｒ8A、Ｒ8Bを含む。各分割抵
抗ＲiA、ＲiB（ｉは４〜８）は、添字ｉを同一とするも
の同士で対をなしており、対間を離すと共に、対間を金
属配線Ｌ4 〜Ｌ8 によりたすき掛け状に結んでレイアウ
トしている。なお、５本の拡散抵抗を等間隔に配列し、
各拡散抵抗を真ん中から切断してそれぞれを分割抵抗と
してもよい。１本の拡散抵抗から上下に並んだ２つの分
割抵抗（例えばＲ4AとＲ8B）を容易に作ることができ
る。
【００１５】このような構成において、各トランジスタ
４〜８のベース電圧は、差動増幅器３によって常に基準
電圧Ｖref 相当となるようにコントロールされ、定電流
トランジスタとして動作するようになっている。また、
各トランジスタ４〜８のエミッタ抵抗の値（ＲCS）は、
以下に示すように、全てが等値となるように設定されて
いる。
４〜８のベース電圧は、差動増幅器３によって常に基準
電圧Ｖref 相当となるようにコントロールされ、定電流
トランジスタとして動作するようになっている。また、
各トランジスタ４〜８のエミッタ抵抗の値（ＲCS）は、
以下に示すように、全てが等値となるように設定されて
いる。
【００１６】 トランジスタ４のＲCS → Ｒ4A＋Ｒ4B＋ＲL4 トランジスタ５のＲCS → Ｒ5A＋Ｒ5B＋ＲL5 トランジスタ６のＲCS → Ｒ6A＋Ｒ6B＋ＲL6 トランジスタ７のＲCS → Ｒ7A＋Ｒ7B＋ＲL7 トランジスタ８のＲCS → Ｒ8A＋Ｒ8B＋ＲL8 各トランジスタのコレクタ電流は、トランジスタ５、ト
ランジスタ６、……、トランジスタ８の順（すなわち左
から右の順）に重み値２3 、２2 、２1 、２0が与えら
れており、この重み値はラダー抵抗網１４によって設定
される。
ランジスタ６、……、トランジスタ８の順（すなわち左
から右の順）に重み値２3 、２2 、２1 、２0が与えら
れており、この重み値はラダー抵抗網１４によって設定
される。
【００１７】したがって、ディジタル入力信号Ｄ1 〜Ｄ
4 に応答してスイッチ９〜１２が選択的にオンすると、
オンのスイッチを通してコレクタ電流が流れ、ラダー抵
抗網１４からディジタル入力信号Ｄ1 〜Ｄ4 の組み合せ
に応じたアナログ電圧ＶO が出力される。ここで、分割
抵抗ＲiA、ＲiBのバラツキ分布が例えば、図２の仮想線
ＬK のような右肩上がりの場合には、チップの左側に位
置する分割抵抗Ｒ4A、Ｒ8Bから、チップの中央部側（図
面の右側）に位置する分割抵抗Ｒ8A、Ｒ4Bへと、線ＬK
の傾きに応じてだんだんと変化する誤差が生じている。
4 に応答してスイッチ９〜１２が選択的にオンすると、
オンのスイッチを通してコレクタ電流が流れ、ラダー抵
抗網１４からディジタル入力信号Ｄ1 〜Ｄ4 の組み合せ
に応じたアナログ電圧ＶO が出力される。ここで、分割
抵抗ＲiA、ＲiBのバラツキ分布が例えば、図２の仮想線
ＬK のような右肩上がりの場合には、チップの左側に位
置する分割抵抗Ｒ4A、Ｒ8Bから、チップの中央部側（図
面の右側）に位置する分割抵抗Ｒ8A、Ｒ4Bへと、線ＬK
の傾きに応じてだんだんと変化する誤差が生じている。
【００１８】今、配線で結ばれた１対の分割抵抗、例え
ばＲ4AとＲ4Bに着目すると、これらの抵抗Ｒ4A、Ｒ4Bを
含むトランジスタ４の実際のエミッタ抵抗値ＲCS’は、
次式で与えられる。 ＲCS’＝（Ｒ4A＋Ｒ4A×ａ）＋（Ｒ4B＋Ｒ4B×ｂ）＋（ＲL4＋ＲL4×ｃ） …… 但し、ａ：Ｒ4Aの誤差〔％〕 ｂ：Ｒ4Bの誤差〔％〕 ｃ：ＲL4の誤差〔％〕 ＲL4を０Ωとすると、 ＲCS’＝（Ｒ4A＋Ｒ4A×ａ）＋（Ｒ4B＋Ｒ4B×ｂ） …… となり、ＲCS’の誤差は各分割抵抗の誤差ａ、ｂによっ
て決まることがわかる。
ばＲ4AとＲ4Bに着目すると、これらの抵抗Ｒ4A、Ｒ4Bを
含むトランジスタ４の実際のエミッタ抵抗値ＲCS’は、
次式で与えられる。 ＲCS’＝（Ｒ4A＋Ｒ4A×ａ）＋（Ｒ4B＋Ｒ4B×ｂ）＋（ＲL4＋ＲL4×ｃ） …… 但し、ａ：Ｒ4Aの誤差〔％〕 ｂ：Ｒ4Bの誤差〔％〕 ｃ：ＲL4の誤差〔％〕 ＲL4を０Ωとすると、 ＲCS’＝（Ｒ4A＋Ｒ4A×ａ）＋（Ｒ4B＋Ｒ4B×ｂ） …… となり、ＲCS’の誤差は各分割抵抗の誤差ａ、ｂによっ
て決まることがわかる。
【００１９】仮想線ＬK のほぼ中央部分を横切る線Ｌ0
を、誤差０〔％〕の線とすると、ａとｂはこの線Ｌ0 の
負側と正側にそれぞれほぼ等しい値で存在する。したが
って、−ａ＋ｂ≒０であるから、上式中の「Ｒ4A×
ａ」と「Ｒ4B×ｂ」を打ち消すことができ、ＲCS’の値
をほぼ「Ｒ4A＋Ｒ4B」相当の設計値とすることができ
る。
を、誤差０〔％〕の線とすると、ａとｂはこの線Ｌ0 の
負側と正側にそれぞれほぼ等しい値で存在する。したが
って、−ａ＋ｂ≒０であるから、上式中の「Ｒ4A×
ａ」と「Ｒ4B×ｂ」を打ち消すことができ、ＲCS’の値
をほぼ「Ｒ4A＋Ｒ4B」相当の設計値とすることができ
る。
【００２０】すなわち、右肩上がりであったバラツキ分
布（線ＬK ）を、誤差０〔％〕の線Ｌ0 に沿って水平に
補正できる。以上のことから、本実施例によれば、図３
に示すように、チップの片寄った領域（図では左半分の
領域）に図１のＤ／Ａ変換回路を形成した場合でも、バ
ラツキ分布をほぼ水平（誤差ゼロ）に修正できるから、
ディジタルコード入力（Ｄ1〜Ｄ4 ）とアナログ出力
（ＶO ）の間に理想的な関数直線を与えることができ、
精度のよいＤ／Ａ変換回路を実現することができる。
布（線ＬK ）を、誤差０〔％〕の線Ｌ0 に沿って水平に
補正できる。以上のことから、本実施例によれば、図３
に示すように、チップの片寄った領域（図では左半分の
領域）に図１のＤ／Ａ変換回路を形成した場合でも、バ
ラツキ分布をほぼ水平（誤差ゼロ）に修正できるから、
ディジタルコード入力（Ｄ1〜Ｄ4 ）とアナログ出力
（ＶO ）の間に理想的な関数直線を与えることができ、
精度のよいＤ／Ａ変換回路を実現することができる。
【００２１】なお、本発明は、上記のＤ／Ａ変換回路に
限るものではない。要は、入出力特性に影響を与える多
数の抵抗素子または容量素子を含む電子回路であれば全
てに適用できる。
限るものではない。要は、入出力特性に影響を与える多
数の抵抗素子または容量素子を含む電子回路であれば全
てに適用できる。
【００２２】
【発明の効果】本発明によれば、回路要素中の抵抗素子
または容量素子を複数個に分割し、それぞれの分割素子
を前記半導体チップ上の異なる位置に形成すると共に、
各分割素子の間を分割前の素子ごとに配線で結ぶように
したので、複数の電子回路を混載する半導体集積回路で
あっても、半導体部品製造時または組立工程時の応力に
よる部品精度のバラツキの影響を少なくすることができ
る。
または容量素子を複数個に分割し、それぞれの分割素子
を前記半導体チップ上の異なる位置に形成すると共に、
各分割素子の間を分割前の素子ごとに配線で結ぶように
したので、複数の電子回路を混載する半導体集積回路で
あっても、半導体部品製造時または組立工程時の応力に
よる部品精度のバラツキの影響を少なくすることができ
る。
【図１】一実施例のレイアウト図である。
【図２】一実施例のバラツキ分布のグラフである。
【図３】電子回路を片寄って配置した場合の一実施例の
チップ全体図そのバラツキ分布グラフおよび入出力特性
図である。
チップ全体図そのバラツキ分布グラフおよび入出力特性
図である。
【図４】電子回路をチップ全体に配置した場合の従来例
のチップ全体図そのバラツキ分布グラフおよび入出力特
性図である。
のチップ全体図そのバラツキ分布グラフおよび入出力特
性図である。
【図５】電子回路を片寄って配置した場合の従来例のチ
ップ全体図そのバラツキ分布グラフおよび入出力特性図
である。
ップ全体図そのバラツキ分布グラフおよび入出力特性図
である。
Ｌ4 〜Ｌ8 ：金属配線（配線） ＲiA、ＲiB：分割抵抗（分割素子） １：半導体基板（半導体チップ） ２：Ｄ／Ａ変換回路（電子回路）
Claims (2)
- 【請求項１】電子回路を構成する各要素を共通の半導体
チップ上に形成する半導体集積装置において、 前記要素中の抵抗素子または容量素子を複数個に分割
し、 それぞれの分割素子を前記半導体チップ上の異なる位置
に形成すると共に、 各分割素子の間を分割前の素子ごとに配線で結ぶことを
特徴とする半導体集積装置。 - 【請求項２】前記電子回路はＲ−２Ｒラダー抵抗網型の
ディジタル・アナログ変換回路であり、 該ディジタル・アナログ変換回路のカレントスイッチ部
に含まれる定電流回路の抵抗素子の一部または全てを複
数個に分割することを特徴とする請求項１記載の半導体
集積装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4167669A JP2823743B2 (ja) | 1992-06-25 | 1992-06-25 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4167669A JP2823743B2 (ja) | 1992-06-25 | 1992-06-25 | 半導体集積装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0613544A true JPH0613544A (ja) | 1994-01-21 |
| JP2823743B2 JP2823743B2 (ja) | 1998-11-11 |
Family
ID=15854029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4167669A Expired - Fee Related JP2823743B2 (ja) | 1992-06-25 | 1992-06-25 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2823743B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007158166A (ja) * | 2005-12-07 | 2007-06-21 | Nec Electronics Corp | 電流源セル配置構造およびｄａ変換器 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58100449A (ja) * | 1981-12-11 | 1983-06-15 | Hitachi Ltd | 半導体装置 |
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| JPS58198922A (ja) * | 1982-05-17 | 1983-11-19 | Hitachi Ltd | 半導体集積回路によるｄ／ａ変換回路 |
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1992
- 1992-06-25 JP JP4167669A patent/JP2823743B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2823743B2 (ja) | 1998-11-11 |
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