JP3001566B1 - トランジスタ素子、その製造方法、トランジスタ回路、集積回路装置 - Google Patents
トランジスタ素子、その製造方法、トランジスタ回路、集積回路装置Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Abstract
【要約】
【課題】 ＭＯＳトランジスタの製造誤差による出力イ
ンピーダンスの変動を防止する。 【解決手段】 ＭＯＳトランジスタ１１１，１１２のソ
ース電極１１３，１１４と給電端子１２３，１２４を離
反させて抵抗電極１３１，１３２で接続する。この抵抗
電極１３１，１３２は、ゲート電極１１７，１１８と同
等な層幅に同一の工程で形成し、抵抗値をＭＯＳトラン
ジスタ１１１，１１２のオン抵抗と同等とする。製造誤
差による層幅の増減をゲート電極１１７，１１８と抵抗
電極１３１，１３２に同等に発生させ、その出力インピ
ーダンスへの影響を相殺させる。
ンピーダンスの変動を防止する。 【解決手段】 ＭＯＳトランジスタ１１１，１１２のソ
ース電極１１３，１１４と給電端子１２３，１２４を離
反させて抵抗電極１３１，１３２で接続する。この抵抗
電極１３１，１３２は、ゲート電極１１７，１１８と同
等な層幅に同一の工程で形成し、抵抗値をＭＯＳトラン
ジスタ１１１，１１２のオン抵抗と同等とする。製造誤
差による層幅の増減をゲート電極１１７，１１８と抵抗
電極１３１，１３２に同等に発生させ、その出力インピ
ーダンスへの影響を相殺させる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ構造のトラ
ンジスタ素子、その製造方法、ＣＭＯＳ構造のトランジ
スタ回路、出力バッファを具備している集積回路装置、
に関する。
ンジスタ素子、その製造方法、ＣＭＯＳ構造のトランジ
スタ回路、出力バッファを具備している集積回路装置、
に関する。
【０００２】
【従来の技術】現在、各種のデータ処理に各種の集積回
路装置が利用されており、例えば、インターフェイスが
高速な集積回路装置などもある。このような集積回路装
置は、高速インターフェイスの出力バッファに終端抵抗
を接続した構造などとして形成されており、その出力バ
ッファは一般的にＣＭＯＳ構造のトランジスタ回路から
なる。
路装置が利用されており、例えば、インターフェイスが
高速な集積回路装置などもある。このような集積回路装
置は、高速インターフェイスの出力バッファに終端抵抗
を接続した構造などとして形成されており、その出力バ
ッファは一般的にＣＭＯＳ構造のトランジスタ回路から
なる。
【０００３】ここで、このようなトランジスタ回路の第
一の従来例を図６を参照して以下に説明する。なお、同
図はトランジスタ回路を示す平面図である。ここで第一
の従来例として例示するトランジスタ回路１０は、ＣＭ
ＯＳ構造に形成されており、ＭＯＳ構造で導電型が相反
する一対のトランジスタ素子１１，１２を具備してい
る。
一の従来例を図６を参照して以下に説明する。なお、同
図はトランジスタ回路を示す平面図である。ここで第一
の従来例として例示するトランジスタ回路１０は、ＣＭ
ＯＳ構造に形成されており、ＭＯＳ構造で導電型が相反
する一対のトランジスタ素子１１，１２を具備してい
る。
【０００４】これら一対のトランジスタ素子１１，１２
は、ソース電極１３，１４とドレイン電極１５，１６と
ゲート電極１７，１８と拡散領域１９，２０とを各々具
備しており、この拡散領域１９，２０の位置でゲート電
極１７，１８を介してソース電極１３，１４とドレイン
電極１５，１６とが対向している。
は、ソース電極１３，１４とドレイン電極１５，１６と
ゲート電極１７，１８と拡散領域１９，２０とを各々具
備しており、この拡散領域１９，２０の位置でゲート電
極１７，１８を介してソース電極１３，１４とドレイン
電極１５，１６とが対向している。
【０００５】一対のゲート電極１７，１８は一体に形成
されており、一個の入力端子２１に共通に接続されてい
る。一対のドレイン電極１５，１６も一体に形成されて
一個の出力端子２２に共通に接続されており、一対のソ
ース電極１３，１４は一対の給電端子２３，２４に個々
に接続されている。
されており、一個の入力端子２１に共通に接続されてい
る。一対のドレイン電極１５，１６も一体に形成されて
一個の出力端子２２に共通に接続されており、一対のソ
ース電極１３，１４は一対の給電端子２３，２４に個々
に接続されている。
【０００６】上述のような構造のトランジスタ回路１０
は、高速インターフェイスの出力バッファとして利用す
ることができる。その場合、半導体回路(図示せず)の出
力端子をトランジスタ回路１０の入力端子２１に接続
し、トランジスタ回路１０の出力端子２２に終端抵抗
(図示せず)を接続する。
は、高速インターフェイスの出力バッファとして利用す
ることができる。その場合、半導体回路(図示せず)の出
力端子をトランジスタ回路１０の入力端子２１に接続
し、トランジスタ回路１０の出力端子２２に終端抵抗
(図示せず)を接続する。
【０００７】しかし、このような構造に集積回路装置を
形成した場合、実際にはトランジスタ回路１０と終端抵
抗とが伝送路を介して接続されるので、この伝送路の伝
送インピーダンスとトランジスタ回路１０の出力インピ
ーダンスとが整合しないと、反射ノイズが発生して高速
インターフェイスの高速伝送が困難になるなどの各種の
不具合が発生する。
形成した場合、実際にはトランジスタ回路１０と終端抵
抗とが伝送路を介して接続されるので、この伝送路の伝
送インピーダンスとトランジスタ回路１０の出力インピ
ーダンスとが整合しないと、反射ノイズが発生して高速
インターフェイスの高速伝送が困難になるなどの各種の
不具合が発生する。
【０００８】そこで、実際の集積回路装置では、出力バ
ッファに接続する伝送路の伝送インピーダンスが事前に
判明しているならば、これに出力インピーダンスが整合
するようにトランジスタ回路１０が設計されている。こ
のようにトランジスタ回路１０の出力インピーダンスと
伝送路の伝送インピーダンスとが整合すれば、反射ノイ
ズの発生などの各種の不具合を防止することができ、集
積回路装置の性能を向上させることができる。
ッファに接続する伝送路の伝送インピーダンスが事前に
判明しているならば、これに出力インピーダンスが整合
するようにトランジスタ回路１０が設計されている。こ
のようにトランジスタ回路１０の出力インピーダンスと
伝送路の伝送インピーダンスとが整合すれば、反射ノイ
ズの発生などの各種の不具合を防止することができ、集
積回路装置の性能を向上させることができる。
【０００９】
【発明が解決しようとする課題】上述のようにトランジ
スタ回路１０の出力インピーダンスを伝送路の伝送イン
ピーダンスに整合させれば、集積回路装置の各種の不具
合を防止することができる。
スタ回路１０の出力インピーダンスを伝送路の伝送イン
ピーダンスに整合させれば、集積回路装置の各種の不具
合を防止することができる。
【００１０】ただし、トランジスタ回路１０の出力イン
ピーダンスは、ゲート電極１７，１８のオンにより給電
端子２３，２４から出力端子２２まで導通する部分のイ
ンピーダンスであるので、ゲート電極１７，１８の層幅
であるゲート長に依存している。
ピーダンスは、ゲート電極１７，１８のオンにより給電
端子２３，２４から出力端子２２まで導通する部分のイ
ンピーダンスであるので、ゲート電極１７，１８の層幅
であるゲート長に依存している。
【００１１】このため、ゲート電極１７，１８のゲート
長が製造誤差により変動すると、トランジスタ回路１０
の出力インピーダンスも変動して集積回路装置に各種の
不具合が発生する。特に、近年は高集積化や消費電力の
低減などのため、ゲート電極１７，１８のゲート長が短
縮される傾向にあり、製造誤差によるゲート長の変動の
影響が多大である。
長が製造誤差により変動すると、トランジスタ回路１０
の出力インピーダンスも変動して集積回路装置に各種の
不具合が発生する。特に、近年は高集積化や消費電力の
低減などのため、ゲート電極１７，１８のゲート長が短
縮される傾向にあり、製造誤差によるゲート長の変動の
影響が多大である。
【００１２】そこで、図７に第二の従来例として例示す
るトランジスタ回路３０のように、トランジスタ素子３
１，３２の各種電極３３〜３８と拡散領域３９，４０と
をゲート長と直交する方向に延長し、ゲート長の変動に
よる出力インピーダンスの変動を相対的に軽減した製品
もある。
るトランジスタ回路３０のように、トランジスタ素子３
１，３２の各種電極３３〜３８と拡散領域３９，４０と
をゲート長と直交する方向に延長し、ゲート長の変動に
よる出力インピーダンスの変動を相対的に軽減した製品
もある。
【００１３】例えば、ゲート幅をＮ倍に延長すると、そ
の変動による出力インピーダンスの変動はＮ分の一とな
るが、それでもゲート幅の変動による出力インピーダン
スの変動は依然として発生することになる。しかも、上
述のように各種電極３３〜３８や拡散領域３９，４０を
数倍に延長すると、トランジスタ回路３０の集積度や応
答性は低下し、消費電力は増大することになる。
の変動による出力インピーダンスの変動はＮ分の一とな
るが、それでもゲート幅の変動による出力インピーダン
スの変動は依然として発生することになる。しかも、上
述のように各種電極３３〜３８や拡散領域３９，４０を
数倍に延長すると、トランジスタ回路３０の集積度や応
答性は低下し、消費電力は増大することになる。
【００１４】そこで、高速インターフェイスとしてＳＳ
ＴＬ(Stub Series-Terminated Logic)方式を採用した集
積回路装置などには、出力バッファの出力端子に抵抗素
子を直列に接続してから伝送路に接続し、この外部の抵
抗素子によりインピーダンスをマッチングさせることが
提案されている。しかし、これでは回路要素が増加して
集積回路装置の集積度や生産性が低下することになり、
高速インターフェイスとしての動作速度も阻害されるこ
とになる。
ＴＬ(Stub Series-Terminated Logic)方式を採用した集
積回路装置などには、出力バッファの出力端子に抵抗素
子を直列に接続してから伝送路に接続し、この外部の抵
抗素子によりインピーダンスをマッチングさせることが
提案されている。しかし、これでは回路要素が増加して
集積回路装置の集積度や生産性が低下することになり、
高速インターフェイスとしての動作速度も阻害されるこ
とになる。
【００１５】本発明は上述のような課題に鑑みてなされ
たものであり、製造誤差による出力インピーダンスの変
動が軽減されているＭＯＳ構造のトランジスタ素子、Ｍ
ＯＳ構造のトランジスタ素子を出力インピーダンスが変
動しないように形成する製造方法、一対のＭＯＳ構造の
トランジスタ素子の出力インピーダンスの変動が軽減さ
れているＣＭＯＳ構造のトランジスタ回路、このトラン
ジスタ回路を出力バッファとして具備している集積回路
装置、を提供することを目的とする。
たものであり、製造誤差による出力インピーダンスの変
動が軽減されているＭＯＳ構造のトランジスタ素子、Ｍ
ＯＳ構造のトランジスタ素子を出力インピーダンスが変
動しないように形成する製造方法、一対のＭＯＳ構造の
トランジスタ素子の出力インピーダンスの変動が軽減さ
れているＣＭＯＳ構造のトランジスタ回路、このトラン
ジスタ回路を出力バッファとして具備している集積回路
装置、を提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明が適用される従来
のトランジスタ素子は、入力端子に接続されているゲー
ト電極と、出力端子に接続されているドレイン電極と、
給電端子に接続されているソース電極と、を具備してお
り、オン状態で所定のオン抵抗を発生する。
のトランジスタ素子は、入力端子に接続されているゲー
ト電極と、出力端子に接続されているドレイン電極と、
給電端子に接続されているソース電極と、を具備してお
り、オン状態で所定のオン抵抗を発生する。
【００１７】本発明の第一のトランジスタ素子は、上述
したＭＯＳ構造のトランジスタ素子であって、前記ソー
ス電極と前記給電端子とが抵抗電極を介して接続されて
おり、この抵抗電極は、抵抗値が前記オン抵抗と同等で
あり、前記ゲート電極と同等な層幅に同一の工程で形成
されている。
したＭＯＳ構造のトランジスタ素子であって、前記ソー
ス電極と前記給電端子とが抵抗電極を介して接続されて
おり、この抵抗電極は、抵抗値が前記オン抵抗と同等で
あり、前記ゲート電極と同等な層幅に同一の工程で形成
されている。
【００１８】従って、本発明のトランジスタ素子では、
従来と同様に、製造誤差によりゲート電極の層幅の増加
は出力インピーダンスを増加させるように影響し、ゲー
ト電極の層幅の減少は出力インピーダンスを減少させる
ように影響する。しかし、ソース電極と給電端子とが抵
抗電極を介して接続されているので、製造誤差により抵
抗電極の層幅の増加は出力インピーダンスを減少させる
ように影響し、抵抗電極の層幅の減少は出力インピーダ
ンスを増加させるように影響する。抵抗電極がゲート電
極と同等な層幅に同一の工程で形成されているので、製
造誤差によりゲート電極の層幅であるゲート長が変動す
るときは抵抗電極の層幅も同様に変動することになる。
抵抗電極の抵抗値がオン抵抗と同等なので、ゲート電極
と抵抗電極との層幅の変動による出力インピーダンスへ
の影響が相殺される。
従来と同様に、製造誤差によりゲート電極の層幅の増加
は出力インピーダンスを増加させるように影響し、ゲー
ト電極の層幅の減少は出力インピーダンスを減少させる
ように影響する。しかし、ソース電極と給電端子とが抵
抗電極を介して接続されているので、製造誤差により抵
抗電極の層幅の増加は出力インピーダンスを減少させる
ように影響し、抵抗電極の層幅の減少は出力インピーダ
ンスを増加させるように影響する。抵抗電極がゲート電
極と同等な層幅に同一の工程で形成されているので、製
造誤差によりゲート電極の層幅であるゲート長が変動す
るときは抵抗電極の層幅も同様に変動することになる。
抵抗電極の抵抗値がオン抵抗と同等なので、ゲート電極
と抵抗電極との層幅の変動による出力インピーダンスへ
の影響が相殺される。
【００１９】なお、本発明で云う層幅とは、配線パター
ンの一定方向での幅を意味しており、ゲート電極ではゲ
ート長であり、抵抗電極ではゲート長と同一方向での幅
である。
ンの一定方向での幅を意味しており、ゲート電極ではゲ
ート長であり、抵抗電極ではゲート長と同一方向での幅
である。
【００２０】本発明の第二のトランジスタ素子は、前記
ソース電極と前記給電端子とが並列な複数の抵抗電極を
介して接続されており、これら複数の抵抗電極は、抵抗
値の合計が前記オン抵抗と同等であり、各々が前記ゲー
ト電極と同等な層幅に同一の工程で形成されている。
ソース電極と前記給電端子とが並列な複数の抵抗電極を
介して接続されており、これら複数の抵抗電極は、抵抗
値の合計が前記オン抵抗と同等であり、各々が前記ゲー
ト電極と同等な層幅に同一の工程で形成されている。
【００２１】従って、本発明のトランジスタ素子では、
従来と同様に、製造誤差によりゲート電極の層幅の増加
は出力インピーダンスを増加させるように影響し、ゲー
ト電極の層幅の減少は出力インピーダンスを減少させる
ように影響する。しかし、ソース電極と給電端子とが並
列な複数の抵抗電極を介して接続されているので、製造
誤差により抵抗電極の層幅の増加は出力インピーダンス
を減少させるように影響し、抵抗電極の層幅の減少は出
力インピーダンスを増加させるように影響する。複数の
抵抗電極の各々がゲート電極と同等な層幅に同一の工程
で形成されているので、製造誤差によりゲート電極の層
幅であるゲート長が変動するときは抵抗電極の層幅も同
様に変動することになる。そして、複数の抵抗電極の合
計の抵抗値がオン抵抗と同等なので、ゲート電極と複数
の抵抗電極との層幅の変動による出力インピーダンスへ
の影響が相殺される。
従来と同様に、製造誤差によりゲート電極の層幅の増加
は出力インピーダンスを増加させるように影響し、ゲー
ト電極の層幅の減少は出力インピーダンスを減少させる
ように影響する。しかし、ソース電極と給電端子とが並
列な複数の抵抗電極を介して接続されているので、製造
誤差により抵抗電極の層幅の増加は出力インピーダンス
を減少させるように影響し、抵抗電極の層幅の減少は出
力インピーダンスを増加させるように影響する。複数の
抵抗電極の各々がゲート電極と同等な層幅に同一の工程
で形成されているので、製造誤差によりゲート電極の層
幅であるゲート長が変動するときは抵抗電極の層幅も同
様に変動することになる。そして、複数の抵抗電極の合
計の抵抗値がオン抵抗と同等なので、ゲート電極と複数
の抵抗電極との層幅の変動による出力インピーダンスへ
の影響が相殺される。
【００２２】本発明の第三のトランジスタ素子は、前記
ドレイン電極と前記出力端子とが抵抗電極を介して接続
されており、この抵抗電極は、抵抗値が前記オン抵抗と
同等であり、前記ゲート電極と同等な層幅に同一の工程
で形成されている。
ドレイン電極と前記出力端子とが抵抗電極を介して接続
されており、この抵抗電極は、抵抗値が前記オン抵抗と
同等であり、前記ゲート電極と同等な層幅に同一の工程
で形成されている。
【００２３】従って、本発明のトランジスタ素子では、
従来と同様に、製造誤差によりゲート電極の層幅の増加
は出力インピーダンスを増加させるように影響し、ゲー
ト電極の層幅の減少は出力インピーダンスを減少させる
ように影響する。しかし、ドレイン電極と出力端子とが
抵抗電極を介して接続されているので、製造誤差により
抵抗電極の層幅の増加は出力インピーダンスを減少させ
るように影響し、抵抗電極の層幅の減少は出力インピー
ダンスを増加させるように影響する。抵抗電極がゲート
電極と同等な層幅に同一の工程で形成されているので、
製造誤差によりゲート電極の層幅であるゲート長が変動
するときは抵抗電極の層幅も同様に変動することにな
る。抵抗電極の抵抗値がオン抵抗と同等なので、ゲート
電極と抵抗電極との層幅の変動による出力インピーダン
スへの影響が相殺される。
従来と同様に、製造誤差によりゲート電極の層幅の増加
は出力インピーダンスを増加させるように影響し、ゲー
ト電極の層幅の減少は出力インピーダンスを減少させる
ように影響する。しかし、ドレイン電極と出力端子とが
抵抗電極を介して接続されているので、製造誤差により
抵抗電極の層幅の増加は出力インピーダンスを減少させ
るように影響し、抵抗電極の層幅の減少は出力インピー
ダンスを増加させるように影響する。抵抗電極がゲート
電極と同等な層幅に同一の工程で形成されているので、
製造誤差によりゲート電極の層幅であるゲート長が変動
するときは抵抗電極の層幅も同様に変動することにな
る。抵抗電極の抵抗値がオン抵抗と同等なので、ゲート
電極と抵抗電極との層幅の変動による出力インピーダン
スへの影響が相殺される。
【００２４】本発明の第四のトランジスタ素子は、前記
ドレイン電極と前記出力端子とが並列な複数の抵抗電極
を介して接続されており、これら複数の抵抗電極は、抵
抗値の合計が前記オン抵抗と同等であり、各々が前記ゲ
ート電極と同等な層幅に同一の工程で形成されている。
ドレイン電極と前記出力端子とが並列な複数の抵抗電極
を介して接続されており、これら複数の抵抗電極は、抵
抗値の合計が前記オン抵抗と同等であり、各々が前記ゲ
ート電極と同等な層幅に同一の工程で形成されている。
【００２５】従って、本発明のトランジスタ素子では、
従来と同様に、製造誤差によりゲート電極の層幅の増加
は出力インピーダンスを増加させるように影響し、ゲー
ト電極の層幅の減少は出力インピーダンスを減少させる
ように影響する。しかし、ドレイン電極と出力端子とが
並列な複数の抵抗電極を介して接続されているので、製
造誤差により抵抗電極の層幅の増加は出力インピーダン
スを減少させるように影響し、抵抗電極の層幅の減少は
出力インピーダンスを増加させるように影響する。複数
の抵抗電極の各々がゲート電極と同等な層幅に同一の工
程で形成されているので、製造誤差によりゲート電極の
層幅であるゲート長が変動するときは抵抗電極の層幅も
同様に変動することになる。複数の抵抗電極の合計の抵
抗値がオン抵抗と同等なので、ゲート電極と複数の抵抗
電極との層幅の変動による出力インピーダンスへの影響
が相殺される。
従来と同様に、製造誤差によりゲート電極の層幅の増加
は出力インピーダンスを増加させるように影響し、ゲー
ト電極の層幅の減少は出力インピーダンスを減少させる
ように影響する。しかし、ドレイン電極と出力端子とが
並列な複数の抵抗電極を介して接続されているので、製
造誤差により抵抗電極の層幅の増加は出力インピーダン
スを減少させるように影響し、抵抗電極の層幅の減少は
出力インピーダンスを増加させるように影響する。複数
の抵抗電極の各々がゲート電極と同等な層幅に同一の工
程で形成されているので、製造誤差によりゲート電極の
層幅であるゲート長が変動するときは抵抗電極の層幅も
同様に変動することになる。複数の抵抗電極の合計の抵
抗値がオン抵抗と同等なので、ゲート電極と複数の抵抗
電極との層幅の変動による出力インピーダンスへの影響
が相殺される。
【００２６】上述のようなトランジスタ素子において、
前記抵抗電極をゲート電極とするトランジスタ構造が形
成されており、このトランジスタ構造のソース電極とド
レイン電極も前記給電端子に接続されていることも可能
である。この場合、トランジスタ素子のスイッチング電
力にトランジスタ構造のスイッチング電力が加算される
ため、トランジスタ素子のスイッチングの応答性が向上
する。なお、このようにトランジスタ素子のソース電極
と給電端子とをトランジスタ構造のゲート電極で接続し
た場合の上述の作用は、本発明者が実験により確認して
おり、本出願人による特願平１０−２８１７２８号に詳
述されている。
前記抵抗電極をゲート電極とするトランジスタ構造が形
成されており、このトランジスタ構造のソース電極とド
レイン電極も前記給電端子に接続されていることも可能
である。この場合、トランジスタ素子のスイッチング電
力にトランジスタ構造のスイッチング電力が加算される
ため、トランジスタ素子のスイッチングの応答性が向上
する。なお、このようにトランジスタ素子のソース電極
と給電端子とをトランジスタ構造のゲート電極で接続し
た場合の上述の作用は、本発明者が実験により確認して
おり、本出願人による特願平１０−２８１７２８号に詳
述されている。
【００２７】本発明の第一のトランジスタ素子の製造方
法は、接続する前記ソース電極と前記給電端子とを離反
した位置に形成し、前記ソース電極と前記給電端子とを
前記オン抵抗と同等な抵抗値で接続する抵抗電極を前記
ゲート電極と同等な層幅に同一の工程で形成するように
した。
法は、接続する前記ソース電極と前記給電端子とを離反
した位置に形成し、前記ソース電極と前記給電端子とを
前記オン抵抗と同等な抵抗値で接続する抵抗電極を前記
ゲート電極と同等な層幅に同一の工程で形成するように
した。
【００２８】従って、本発明の製造方法によりトランジ
スタ素子を形成すると、このトランジスタ素子では、従
来と同様に、製造誤差によりゲート電極の層幅の増加は
出力インピーダンスを増加させるように影響し、ゲート
電極の層幅の減少は出力インピーダンスを減少させるよ
うに影響する。しかし、ソース電極と給電端子とが抵抗
電極を介して接続されているので、製造誤差により抵抗
電極の層幅の増加は出力インピーダンスを減少させるよ
うに影響し、抵抗電極の層幅の減少は出力インピーダン
スを増加させるように影響する。抵抗電極がゲート電極
と同等な層幅に同一の工程で形成されているので、製造
誤差によりゲート電極の層幅であるゲート長が変動する
ときは抵抗電極の層幅も同様に変動することになる。抵
抗電極の抵抗値がオン抵抗と同等なので、ゲート電極と
抵抗電極との層幅の変動による出力インピーダンスへの
影響が相殺される。
スタ素子を形成すると、このトランジスタ素子では、従
来と同様に、製造誤差によりゲート電極の層幅の増加は
出力インピーダンスを増加させるように影響し、ゲート
電極の層幅の減少は出力インピーダンスを減少させるよ
うに影響する。しかし、ソース電極と給電端子とが抵抗
電極を介して接続されているので、製造誤差により抵抗
電極の層幅の増加は出力インピーダンスを減少させるよ
うに影響し、抵抗電極の層幅の減少は出力インピーダン
スを増加させるように影響する。抵抗電極がゲート電極
と同等な層幅に同一の工程で形成されているので、製造
誤差によりゲート電極の層幅であるゲート長が変動する
ときは抵抗電極の層幅も同様に変動することになる。抵
抗電極の抵抗値がオン抵抗と同等なので、ゲート電極と
抵抗電極との層幅の変動による出力インピーダンスへの
影響が相殺される。
【００２９】本発明の第二のトランジスタ素子の製造方
法は、接続する前記ソース電極と前記給電端子とを離反
した位置に形成し、前記ソース電極と前記給電端子とを
合計が前記オン抵抗と同等な抵抗値で接続する複数の抵
抗電極の各々を前記ゲート電極と同等な層幅に同一の工
程で形成するようにした。
法は、接続する前記ソース電極と前記給電端子とを離反
した位置に形成し、前記ソース電極と前記給電端子とを
合計が前記オン抵抗と同等な抵抗値で接続する複数の抵
抗電極の各々を前記ゲート電極と同等な層幅に同一の工
程で形成するようにした。
【００３０】従って、本発明の製造方法によりトランジ
スタ素子を形成すると、このトランジスタ素子では、従
来と同様に、製造誤差によりゲート電極の層幅の増加は
出力インピーダンスを増加させるように影響し、ゲート
電極の層幅の減少は出力インピーダンスを減少させるよ
うに影響する。しかし、ソース電極と給電端子とが並列
な複数の抵抗電極を介して接続されているので、製造誤
差により抵抗電極の層幅の増加は出力インピーダンスを
減少させるように影響し、抵抗電極の層幅の減少は出力
インピーダンスを増加させるように影響する。複数の抵
抗電極の各々がゲート電極と同等な層幅に同一の工程で
形成されているので、製造誤差によりゲート電極の層幅
であるゲート長が変動するときは抵抗電極の層幅も同様
に変動することになる。そして、複数の抵抗電極の合計
の抵抗値がオン抵抗と同等なので、ゲート電極と複数の
抵抗電極との層幅の変動による出力インピーダンスへの
影響が相殺される。
スタ素子を形成すると、このトランジスタ素子では、従
来と同様に、製造誤差によりゲート電極の層幅の増加は
出力インピーダンスを増加させるように影響し、ゲート
電極の層幅の減少は出力インピーダンスを減少させるよ
うに影響する。しかし、ソース電極と給電端子とが並列
な複数の抵抗電極を介して接続されているので、製造誤
差により抵抗電極の層幅の増加は出力インピーダンスを
減少させるように影響し、抵抗電極の層幅の減少は出力
インピーダンスを増加させるように影響する。複数の抵
抗電極の各々がゲート電極と同等な層幅に同一の工程で
形成されているので、製造誤差によりゲート電極の層幅
であるゲート長が変動するときは抵抗電極の層幅も同様
に変動することになる。そして、複数の抵抗電極の合計
の抵抗値がオン抵抗と同等なので、ゲート電極と複数の
抵抗電極との層幅の変動による出力インピーダンスへの
影響が相殺される。
【００３１】本発明の第三のトランジスタ素子の製造方
法は、接続する前記ドレイン電極と前記出力端子とを離
反した位置に形成し、前記ドレイン電極と前記出力端子
とを前記オン抵抗と同等な抵抗値で接続する抵抗電極を
前記ゲート電極と同等な層幅に同一の工程で形成するよ
うにした。
法は、接続する前記ドレイン電極と前記出力端子とを離
反した位置に形成し、前記ドレイン電極と前記出力端子
とを前記オン抵抗と同等な抵抗値で接続する抵抗電極を
前記ゲート電極と同等な層幅に同一の工程で形成するよ
うにした。
【００３２】従って、本発明の製造方法によりトランジ
スタ素子を形成すると、このトランジスタ素子では、従
来と同様に、製造誤差によりゲート電極の層幅の増加は
出力インピーダンスを増加させるように影響し、ゲート
電極の層幅の減少は出力インピーダンスを減少させるよ
うに影響する。しかし、ドレイン電極と出力端子とが抵
抗電極を介して接続されているので、製造誤差により抵
抗電極の層幅の増加は出力インピーダンスを減少させる
ように影響し、抵抗電極の層幅の減少は出力インピーダ
ンスを増加させるように影響する。抵抗電極がゲート電
極と同等な層幅に同一の工程で形成されているので、製
造誤差によりゲート電極の層幅であるゲート長が変動す
るときは抵抗電極の層幅も同様に変動することになる。
抵抗電極の抵抗値がオン抵抗と同等なので、ゲート電極
と抵抗電極との層幅の変動による出力インピーダンスへ
の影響が相殺される。
スタ素子を形成すると、このトランジスタ素子では、従
来と同様に、製造誤差によりゲート電極の層幅の増加は
出力インピーダンスを増加させるように影響し、ゲート
電極の層幅の減少は出力インピーダンスを減少させるよ
うに影響する。しかし、ドレイン電極と出力端子とが抵
抗電極を介して接続されているので、製造誤差により抵
抗電極の層幅の増加は出力インピーダンスを減少させる
ように影響し、抵抗電極の層幅の減少は出力インピーダ
ンスを増加させるように影響する。抵抗電極がゲート電
極と同等な層幅に同一の工程で形成されているので、製
造誤差によりゲート電極の層幅であるゲート長が変動す
るときは抵抗電極の層幅も同様に変動することになる。
抵抗電極の抵抗値がオン抵抗と同等なので、ゲート電極
と抵抗電極との層幅の変動による出力インピーダンスへ
の影響が相殺される。
【００３３】本発明の第四のトランジスタ素子の製造方
法は、接続する前記ドレイン電極と前記出力端子とを離
反した位置に形成し、前記ドレイン電極と前記出力端子
とを合計が前記オン抵抗と同等な抵抗値で接続する複数
の抵抗電極の各々を前記ゲート電極と同等な層幅に同一
の工程で形成するようにした。
法は、接続する前記ドレイン電極と前記出力端子とを離
反した位置に形成し、前記ドレイン電極と前記出力端子
とを合計が前記オン抵抗と同等な抵抗値で接続する複数
の抵抗電極の各々を前記ゲート電極と同等な層幅に同一
の工程で形成するようにした。
【００３４】従って、本発明の製造方法によりトランジ
スタ素子を形成すると、このトランジスタ素子では、従
来と同様に、製造誤差によりゲート電極の層幅の増加は
出力インピーダンスを増加させるように影響し、ゲート
電極の層幅の減少は出力インピーダンスを減少させるよ
うに影響する。しかし、ドレイン電極と出力端子とが並
列な複数の抵抗電極を介して接続されているので、製造
誤差により抵抗電極の層幅の増加は出力インピーダンス
を減少させるように影響し、抵抗電極の層幅の減少は出
力インピーダンスを増加させるように影響する。複数の
抵抗電極の各々がゲート電極と同等な層幅に同一の工程
で形成されているので、製造誤差によりゲート電極の層
幅であるゲート長が変動するときは抵抗電極の層幅も同
様に変動することになる。複数の抵抗電極の合計の抵抗
値がオン抵抗と同等なので、ゲート電極と複数の抵抗電
極との層幅の変動による出力インピーダンスへの影響が
相殺される。
スタ素子を形成すると、このトランジスタ素子では、従
来と同様に、製造誤差によりゲート電極の層幅の増加は
出力インピーダンスを増加させるように影響し、ゲート
電極の層幅の減少は出力インピーダンスを減少させるよ
うに影響する。しかし、ドレイン電極と出力端子とが並
列な複数の抵抗電極を介して接続されているので、製造
誤差により抵抗電極の層幅の増加は出力インピーダンス
を減少させるように影響し、抵抗電極の層幅の減少は出
力インピーダンスを増加させるように影響する。複数の
抵抗電極の各々がゲート電極と同等な層幅に同一の工程
で形成されているので、製造誤差によりゲート電極の層
幅であるゲート長が変動するときは抵抗電極の層幅も同
様に変動することになる。複数の抵抗電極の合計の抵抗
値がオン抵抗と同等なので、ゲート電極と複数の抵抗電
極との層幅の変動による出力インピーダンスへの影響が
相殺される。
【００３５】本発明のトランジスタ回路は、ソース電極
とドレイン電極とゲート電極とを各々具備しているＭＯ
Ｓ構造で導電型が相反する一対のトランジスタ素子から
なり、一対の前記ゲート電極に一個の入力端子が共通に
接続されており、一対の前記ソース電極が一対の給電端
子に個々に接続されており、一対の前記ドレイン電極が
一個の出力端子に共通に接続されているＣＭＯＳ構造の
トランジスタ回路において、一対の前記トランジスタ素
子が本発明のトランジスタ素子からなる。
とドレイン電極とゲート電極とを各々具備しているＭＯ
Ｓ構造で導電型が相反する一対のトランジスタ素子から
なり、一対の前記ゲート電極に一個の入力端子が共通に
接続されており、一対の前記ソース電極が一対の給電端
子に個々に接続されており、一対の前記ドレイン電極が
一個の出力端子に共通に接続されているＣＭＯＳ構造の
トランジスタ回路において、一対の前記トランジスタ素
子が本発明のトランジスタ素子からなる。
【００３６】従って、本発明のトランジスタ回路では、
その一対のトランジスタ素子の各々において、ゲート電
極と複数の抵抗電極との層幅の変動による出力インピー
ダンスへの影響が相殺されているので、例えば、高速イ
ンターフェイスの出力バッファとして利用される場合で
も製造誤差による出力インピーダンスの変動が防止され
ている。
その一対のトランジスタ素子の各々において、ゲート電
極と複数の抵抗電極との層幅の変動による出力インピー
ダンスへの影響が相殺されているので、例えば、高速イ
ンターフェイスの出力バッファとして利用される場合で
も製造誤差による出力インピーダンスの変動が防止され
ている。
【００３７】本発明の集積回路装置は、一個の入力端子
と一個の出力端子とを具備している出力バッファを具備
しており、この出力バッファの入力端子に半導体回路が
接続されており、前記出力バッファの出力端子に所定の
伝送インピーダンスの伝送路を介して終端抵抗が接続さ
れている集積回路装置であって、前記出力バッファが本
発明のトランジスタ回路からなり、このトランジスタ回
路の一対のトランジスタ素子は、オン状態で前記給電端
子から前記出力端子まで導通する部分の出力インピーダ
ンスが前記伝送インピーダンスと同等である。
と一個の出力端子とを具備している出力バッファを具備
しており、この出力バッファの入力端子に半導体回路が
接続されており、前記出力バッファの出力端子に所定の
伝送インピーダンスの伝送路を介して終端抵抗が接続さ
れている集積回路装置であって、前記出力バッファが本
発明のトランジスタ回路からなり、このトランジスタ回
路の一対のトランジスタ素子は、オン状態で前記給電端
子から前記出力端子まで導通する部分の出力インピーダ
ンスが前記伝送インピーダンスと同等である。
【００３８】従って、本発明の集積回路装置は、出力バ
ッファの出力インピーダンスと伝送路の伝送インピーダ
ンスとが同等なので、反射ノイズの発生などの各種の不
具合が防止されている。しかも、製造誤差による出力バ
ッファの出力インピーダンスの変動が防止されているの
で、多少の製造誤差が発生しても各種の不具合が発生し
ない。
ッファの出力インピーダンスと伝送路の伝送インピーダ
ンスとが同等なので、反射ノイズの発生などの各種の不
具合が防止されている。しかも、製造誤差による出力バ
ッファの出力インピーダンスの変動が防止されているの
で、多少の製造誤差が発生しても各種の不具合が発生し
ない。
【００３９】
【発明の実施の形態】本発明の実施の第一の形態を図１
ないし図３を参照して以下に説明する。ただし、本実施
の形態に関して前述した一従来例と同一の部分は、同一
の名称を使用して詳細な説明は省略する。なお、図１は
本発明のトランジスタ回路の実施の第一の形態である出
力バッファを示す平面図、図２は集積回路装置の等価回
路を示す回路図、図３は参考例のトランジスタ回路を示
す平面図、である。
ないし図３を参照して以下に説明する。ただし、本実施
の形態に関して前述した一従来例と同一の部分は、同一
の名称を使用して詳細な説明は省略する。なお、図１は
本発明のトランジスタ回路の実施の第一の形態である出
力バッファを示す平面図、図２は集積回路装置の等価回
路を示す回路図、図３は参考例のトランジスタ回路を示
す平面図、である。
【００４０】本実施の形態の集積回路装置１００は、Ｓ
ＳＴＬなどの高速インターフェイスとして形成されてお
り、図２に示すように、半導体回路１０１に出力バッフ
ァ１０２と伝送路１０３とを介して終端抵抗１０４が接
続されている。
ＳＴＬなどの高速インターフェイスとして形成されてお
り、図２に示すように、半導体回路１０１に出力バッフ
ァ１０２と伝送路１０３とを介して終端抵抗１０４が接
続されている。
【００４１】本実施の形態の集積回路装置１００の出力
バッファ１０２は、同図および図２に示すように、従来
と同様にＣＭＯＳ構造のトランジスタ回路からなり、導
電型が相反する一対のトランジスタ素子としてｐ型トラ
ンジスタ１１１とｎ型トランジスタ１１２とを具備して
いる。
バッファ１０２は、同図および図２に示すように、従来
と同様にＣＭＯＳ構造のトランジスタ回路からなり、導
電型が相反する一対のトランジスタ素子としてｐ型トラ
ンジスタ１１１とｎ型トランジスタ１１２とを具備して
いる。
【００４２】ｐ／ｎ型トランジスタ素子１１１，１１２
は、ソース電極１１３，１１４、ドレイン電極１１５，
１１６、ゲート電極１１７，１１８、拡散層１１９，１
２０、を各々一個ずつ具備している。一対のゲート電極
１１７，１１８は一体に形成されて一個の入力端子１２
１に共通に接続されており、ドレイン電極１１５，１１
６も一体に形成されて一個の出力端子１２２に共通に接
続されている。
は、ソース電極１１３，１１４、ドレイン電極１１５，
１１６、ゲート電極１１７，１１８、拡散層１１９，１
２０、を各々一個ずつ具備している。一対のゲート電極
１１７，１１８は一体に形成されて一個の入力端子１２
１に共通に接続されており、ドレイン電極１１５，１１
６も一体に形成されて一個の出力端子１２２に共通に接
続されている。
【００４３】そして、一対のソース電極１１３，１１４
は一対の給電端子１２３，１２４に接続されているが、
従来とは相違して、ソース電極１１３，１１４と給電端
子１２３，１２４とは離反した位置に形成されて二対の
抵抗電極１３１，１３２で接続されている。
は一対の給電端子１２３，１２４に接続されているが、
従来とは相違して、ソース電極１１３，１１４と給電端
子１２３，１２４とは離反した位置に形成されて二対の
抵抗電極１３１，１３２で接続されている。
【００４４】より詳細には、ｐ型トランジスタ１１１の
ソース電極１１３と給電端子１２３とは並列な一対の抵
抗電極１３１で接続されており、これら一対の抵抗電極
１３１は、各々がゲート電極１１７のゲート長と同等な
層幅に形成されていて、その抵抗値の合計がｐ型トラン
ジスタ１１１のオン抵抗と同等である。
ソース電極１１３と給電端子１２３とは並列な一対の抵
抗電極１３１で接続されており、これら一対の抵抗電極
１３１は、各々がゲート電極１１７のゲート長と同等な
層幅に形成されていて、その抵抗値の合計がｐ型トラン
ジスタ１１１のオン抵抗と同等である。
【００４５】同様に、ｎ型トランジスタ１１２のソース
電極１１４と給電端子１２４とは並列な一対の抵抗電極
１３２で接続されており、これら一対の抵抗電極１３２
は、各々がゲート電極１１８のゲート長と同等な層幅に
形成されていて、その抵抗値の合計がｎ型トランジスタ
１１２のオン抵抗と同等である。
電極１１４と給電端子１２４とは並列な一対の抵抗電極
１３２で接続されており、これら一対の抵抗電極１３２
は、各々がゲート電極１１８のゲート長と同等な層幅に
形成されていて、その抵抗値の合計がｎ型トランジスタ
１１２のオン抵抗と同等である。
【００４６】本実施の形態の集積回路装置１００の出力
バッファ１０２は、薄膜技術により従来と同様な工程で
形成されているが、ｐ型トランジスタ１１１の一対の抵
抗電極１３１はゲート電極１１７と同一の工程で形成さ
れており、ｎ型トランジスタ１１２の一対の抵抗電極１
３２はゲート電極１１８と同一の工程で形成されてい
る。
バッファ１０２は、薄膜技術により従来と同様な工程で
形成されているが、ｐ型トランジスタ１１１の一対の抵
抗電極１３１はゲート電極１１７と同一の工程で形成さ
れており、ｎ型トランジスタ１１２の一対の抵抗電極１
３２はゲート電極１１８と同一の工程で形成されてい
る。
【００４７】なお、ｐ／ｎ型トランジスタ１１１，１１
２の二対の抵抗電極１３１，１３２の位置には、ソース
／ドレイン電極となる電極端子１３３，１３４と拡散層
１３５，１３６とが形成されているので、ここに二対の
抵抗電極１３１，１３２をゲート電極とするトランジス
タ構造１３７，１３８が形成されており、その電極端子
１３３，１３４も給電端子１２３，１２４に接続されて
いる。
２の二対の抵抗電極１３１，１３２の位置には、ソース
／ドレイン電極となる電極端子１３３，１３４と拡散層
１３５，１３６とが形成されているので、ここに二対の
抵抗電極１３１，１３２をゲート電極とするトランジス
タ構造１３７，１３８が形成されており、その電極端子
１３３，１３４も給電端子１２３，１２４に接続されて
いる。
【００４８】そして、出力バッファ１０２の入力端子１
２１には前述の半導体回路１０１が接続されており、出
力端子１２２には前述の終端抵抗１０４が伝送路１０３
を介して接続されているが、この伝送路１０３の伝送イ
ンピーダンスとｐ／ｎ型トランジスタ１１１，１１２の
出力インピーダンスとは同等である。
２１には前述の半導体回路１０１が接続されており、出
力端子１２２には前述の終端抵抗１０４が伝送路１０３
を介して接続されているが、この伝送路１０３の伝送イ
ンピーダンスとｐ／ｎ型トランジスタ１１１，１１２の
出力インピーダンスとは同等である。
【００４９】上述のような構成において、本実施の形態
の集積回路装置１００は、半導体回路１０１にＣＭＯＳ
構造の出力バッファ１０２が接続されることでＳＳＴＬ
などの高速インターフェイスが形成されており、この高
速インターフェイスの出力バッファ１０２に伝送路１０
３を介して終端抵抗１０４が接続されている。
の集積回路装置１００は、半導体回路１０１にＣＭＯＳ
構造の出力バッファ１０２が接続されることでＳＳＴＬ
などの高速インターフェイスが形成されており、この高
速インターフェイスの出力バッファ１０２に伝送路１０
３を介して終端抵抗１０４が接続されている。
【００５０】そして、出力バッファ１０２の出力インピ
ーダンスと伝送路１０３の伝送インピーダンスとが同等
なので、反射ノイズの発生などの各種の不具合が防止さ
れており、集積回路装置１００は、半導体回路１０１や
出力バッファ１０２の部分が高速インターフェイスとし
て良好に動作することができる。
ーダンスと伝送路１０３の伝送インピーダンスとが同等
なので、反射ノイズの発生などの各種の不具合が防止さ
れており、集積回路装置１００は、半導体回路１０１や
出力バッファ１０２の部分が高速インターフェイスとし
て良好に動作することができる。
【００５１】本実施の形態の集積回路装置１００は、二
対の抵抗電極１３１，１３２はトランジスタ構造１３
７，１３８のゲート電極であるが、ｐ／ｎ型トランジス
タ１１１，１１２のゲート電極１１７，１１８と同一の
工程で同等なゲート長に各々形成されている。このた
め、製造誤差によりゲート電極１１７，１１８のゲート
長が増減する場合、抵抗電極１３１，１３２のゲート長
も同様に増減する。
対の抵抗電極１３１，１３２はトランジスタ構造１３
７，１３８のゲート電極であるが、ｐ／ｎ型トランジス
タ１１１，１１２のゲート電極１１７，１１８と同一の
工程で同等なゲート長に各々形成されている。このた
め、製造誤差によりゲート電極１１７，１１８のゲート
長が増減する場合、抵抗電極１３１，１３２のゲート長
も同様に増減する。
【００５２】また、ソース電極１１３，１１４と給電端
子１２３，１２４とは離反した位置に形成されて二対の
抵抗電極１３１，１３２で接続されており、抵抗電極１
３１，１３２の合計の抵抗値はｐ／ｎ型トランジスタ１
１１，１１２のオン抵抗と同等である。
子１２３，１２４とは離反した位置に形成されて二対の
抵抗電極１３１，１３２で接続されており、抵抗電極１
３１，１３２の合計の抵抗値はｐ／ｎ型トランジスタ１
１１，１１２のオン抵抗と同等である。
【００５３】従って、ゲート電極１１７，１１８のゲー
ト長の増減はｐ／ｎ型トランジスタ１１１，１１２の出
力インピーダンスを増減させるように影響するが、ゲー
ト電極１１７，１１８のゲート長の増減もｐ／ｎ型トラ
ンジスタ１１１，１１２の出力インピーダンスに影響
し、これらの影響は度合が同等で方向が反対である。
ト長の増減はｐ／ｎ型トランジスタ１１１，１１２の出
力インピーダンスを増減させるように影響するが、ゲー
ト電極１１７，１１８のゲート長の増減もｐ／ｎ型トラ
ンジスタ１１１，１１２の出力インピーダンスに影響
し、これらの影響は度合が同等で方向が反対である。
【００５４】このため、本実施の形態の集積回路装置１
００では、製造誤差によりゲート電極１１７，１１８，
１３７，１３８のゲート長が変動しても、ｐ／ｎ型トラ
ンジスタ１１１，１１２の出力インピーダンスが変動し
ない。従って、製造誤差が発生しても出力バッファ１０
２と伝送路１０３との伝送インピーダンスは良好に整合
するので、反射ノイズの発生などの各種の不具合が確実
に防止されている。
００では、製造誤差によりゲート電極１１７，１１８，
１３７，１３８のゲート長が変動しても、ｐ／ｎ型トラ
ンジスタ１１１，１１２の出力インピーダンスが変動し
ない。従って、製造誤差が発生しても出力バッファ１０
２と伝送路１０３との伝送インピーダンスは良好に整合
するので、反射ノイズの発生などの各種の不具合が確実
に防止されている。
【００５５】しかも、本実施の形態の集積回路装置１０
０では、ｐ／ｎ型トランジスタ１１１，１１２のソース
電極１１３，１１４と給電端子１２３，１２４とを接続
する二対の抵抗電極１３１，１３２がトランジスタ構造
１３７，１３８のゲート電極である。
０では、ｐ／ｎ型トランジスタ１１１，１１２のソース
電極１１３，１１４と給電端子１２３，１２４とを接続
する二対の抵抗電極１３１，１３２がトランジスタ構造
１３７，１３８のゲート電極である。
【００５６】このため、ｐ／ｎ型トランジスタ１１１，
１１２のスイッチング電力にトランジスタ構造１３７，
１３８のスイッチング電力が加算されるので、ｐ／ｎ型
トランジスタ１１１，１１２のスイッチングの応答性が
良好であり、半導体回路１０１や出力バッファ１０２の
部分が高速インターフェイスとして極めて良好に動作す
ることができる。
１１２のスイッチング電力にトランジスタ構造１３７，
１３８のスイッチング電力が加算されるので、ｐ／ｎ型
トランジスタ１１１，１１２のスイッチングの応答性が
良好であり、半導体回路１０１や出力バッファ１０２の
部分が高速インターフェイスとして極めて良好に動作す
ることができる。
【００５７】さらに、本実施の形態の集積回路装置１０
０では、ソース電極１１３と給電端子１２３とが二個の
抵抗電極１３１で接続されており、ソース電極１１４と
給電端子１２４とが二個の抵抗電極１３２で接続されて
いる。このため、抵抗電極１３１，１３２のシート抵抗
が過大でも、ゲート電極１１７，１１８と各々同等なゲ
ート長でｐ／ｎ型トランジスタ１１１，１１２のオン抵
抗と同等な抵抗値を合計で発生することができる。
０では、ソース電極１１３と給電端子１２３とが二個の
抵抗電極１３１で接続されており、ソース電極１１４と
給電端子１２４とが二個の抵抗電極１３２で接続されて
いる。このため、抵抗電極１３１，１３２のシート抵抗
が過大でも、ゲート電極１１７，１１８と各々同等なゲ
ート長でｐ／ｎ型トランジスタ１１１，１１２のオン抵
抗と同等な抵抗値を合計で発生することができる。
【００５８】ここで、説明を簡略化するために抵抗電極
１３２が一個のｎ型トランジスタ１１２を想定し、その
各部の最良な寸法を具体的に検討してみる。まず、図１
に示すように、ゲート電極１１８のゲート長が“Ｌn1”
でゲート幅が“Ｗn1”の場合、ｎ型トランジスタ１１２
のオン抵抗“Ｒon”は、 Ｒon∝Ｌn1／Ｗn1 のように“Ｌn1／Ｗn1”に比例する。
１３２が一個のｎ型トランジスタ１１２を想定し、その
各部の最良な寸法を具体的に検討してみる。まず、図１
に示すように、ゲート電極１１８のゲート長が“Ｌn1”
でゲート幅が“Ｗn1”の場合、ｎ型トランジスタ１１２
のオン抵抗“Ｒon”は、 Ｒon∝Ｌn1／Ｗn1 のように“Ｌn1／Ｗn1”に比例する。
【００５９】同様に、抵抗電極１３２のゲート長が“Ｌ
n2”でゲート幅が“Ｗn2”の場合、その各々の抵抗値
“Ｒgate”は、 Ｒgate∝Ｗn2／Ｌn2 のように“Ｗn2／Ｌn2”に比例する。
n2”でゲート幅が“Ｗn2”の場合、その各々の抵抗値
“Ｒgate”は、 Ｒgate∝Ｗn2／Ｌn2 のように“Ｗn2／Ｌn2”に比例する。
【００６０】ここで、ゲート電極１１８と抵抗電極１３
２との係数を“Ａ，Ｂ”とすると、 Ｒon ＝Ａ・Ｌn1／Ｗn1 Ｒgate＝Ｂ・Ｗn2／Ｌn2 となり、ゲート電極１１８と抵抗電極１３２との合計の
抵抗値“Ｒtotal”は、 Ｒtotal＝Ａ・Ｌn1／Ｗn1＋Ｂ・Ｗn2／Ｌn2 となる。
２との係数を“Ａ，Ｂ”とすると、 Ｒon ＝Ａ・Ｌn1／Ｗn1 Ｒgate＝Ｂ・Ｗn2／Ｌn2 となり、ゲート電極１１８と抵抗電極１３２との合計の
抵抗値“Ｒtotal”は、 Ｒtotal＝Ａ・Ｌn1／Ｗn1＋Ｂ・Ｗn2／Ｌn2 となる。
【００６１】ｎ型トランジスタ１１２の出力インピーダ
ンスは上述の抵抗値“Ｒtotal”のに対応するので、そ
の変動を最少にできれば良い。ここで、ゲート電極１１
８と抵抗電極１３２とのゲート長の変動値を“△Ｌ”、
抵抗値“Ｒtotal”の変動値を“△Ｒtotal”とすると、 △Ｒtotal＝[Ａ(Ｌn1＋△Ｌ)／Ｗn1＋Ｂ・Ｗn2／(Ｌn2
＋△Ｌ)]−(Ａ・Ｌn1／Ｗn1＋Ｂ・Ｗn2／Ｌn2) ＝Ａ・△Ｌ／Ｗn1−Ｂ・Ｗn2・△Ｌ／Ｌn2(Ｌn2＋△Ｌ) となる。
ンスは上述の抵抗値“Ｒtotal”のに対応するので、そ
の変動を最少にできれば良い。ここで、ゲート電極１１
８と抵抗電極１３２とのゲート長の変動値を“△Ｌ”、
抵抗値“Ｒtotal”の変動値を“△Ｒtotal”とすると、 △Ｒtotal＝[Ａ(Ｌn1＋△Ｌ)／Ｗn1＋Ｂ・Ｗn2／(Ｌn2
＋△Ｌ)]−(Ａ・Ｌn1／Ｗn1＋Ｂ・Ｗn2／Ｌn2) ＝Ａ・△Ｌ／Ｗn1−Ｂ・Ｗn2・△Ｌ／Ｌn2(Ｌn2＋△Ｌ) となる。
【００６２】上述の抵抗値“△Ｒtotal”を最適値であ
る“０”に置換すると、 ０＝Ａ・△Ｌ／Ｗn1−Ｂ・Ｗn2・△Ｌ／Ｌn2(Ｌn2＋△
Ｌ) Ａ・△Ｌ／Ｗn1＝Ｂ・Ｗn2・△Ｌ／Ｌn2(Ｌn2＋△Ｌ) ＝(△Ｌ／Ｌn2＋△Ｌ)・(Ｂ・Ｗn2／Ｌn2) ＝(△Ｌ／Ｌn2＋△Ｌ)・Ｒgate となる。
る“０”に置換すると、 ０＝Ａ・△Ｌ／Ｗn1−Ｂ・Ｗn2・△Ｌ／Ｌn2(Ｌn2＋△
Ｌ) Ａ・△Ｌ／Ｗn1＝Ｂ・Ｗn2・△Ｌ／Ｌn2(Ｌn2＋△Ｌ) ＝(△Ｌ／Ｌn2＋△Ｌ)・(Ｂ・Ｗn2／Ｌn2) ＝(△Ｌ／Ｌn2＋△Ｌ)・Ｒgate となる。
【００６３】ゲート電極１１８と抵抗電極１３２とのゲ
ート長に変動値“△Ｌ”が発生する状態で上記数式が成
立すれば、ゲート電極１１８と抵抗電極１３２との抵抗
値の変動は相殺されて出力インピーダンスは安定する。
そこで、さらに上記数式を変形すると、 Ｒgate＝Ｂ・Ｗn2／Ｌn2＝Ａ(Ｌn2＋△Ｌ)／Ｗn1 …(１) となり、これが成立するときに変動は最少となる。
ート長に変動値“△Ｌ”が発生する状態で上記数式が成
立すれば、ゲート電極１１８と抵抗電極１３２との抵抗
値の変動は相殺されて出力インピーダンスは安定する。
そこで、さらに上記数式を変形すると、 Ｒgate＝Ｂ・Ｗn2／Ｌn2＝Ａ(Ｌn2＋△Ｌ)／Ｗn1 …(１) となり、これが成立するときに変動は最少となる。
【００６４】つぎに、所望の抵抗値“Ｒtotal”から各
部の寸法を決定する場合を説明する。前述のように抵抗
値“Ｒtotal”は、 Ｒtotal＝Ａ・Ｌn1／Ｗn1＋Ｂ・Ｗn2／Ｌn2 ＝Ａ・Ｌn1／Ｗn1＋Ｒgate である。
部の寸法を決定する場合を説明する。前述のように抵抗
値“Ｒtotal”は、 Ｒtotal＝Ａ・Ｌn1／Ｗn1＋Ｂ・Ｗn2／Ｌn2 ＝Ａ・Ｌn1／Ｗn1＋Ｒgate である。
【００６５】この数式に前述の最適状態の数式(１)を代
入すると、 Ｒtotal＝Ａ・Ｌn1／Ｗn1＋Ａ(Ｌn2＋△Ｌ)／Ｗn1 …(２) ＝Ａ(Ｌn1＋Ｌn2＋△Ｌ)／Ｗn1 …(３) となる。
入すると、 Ｒtotal＝Ａ・Ｌn1／Ｗn1＋Ａ(Ｌn2＋△Ｌ)／Ｗn1 …(２) ＝Ａ(Ｌn1＋Ｌn2＋△Ｌ)／Ｗn1 …(３) となる。
【００６６】つまり、所望の抵抗値“Ｒtotal”とゲー
ト電極１１８のゲート長“Ｌn1”が判明していればゲー
ト幅“Ｗn1”は自動的に決定されることになり、ゲート
幅“Ｗn1”が判明していればゲート長“Ｌn1(＝Ｌn2)”
が決定されることになる。
ト電極１１８のゲート長“Ｌn1”が判明していればゲー
ト幅“Ｗn1”は自動的に決定されることになり、ゲート
幅“Ｗn1”が判明していればゲート長“Ｌn1(＝Ｌn2)”
が決定されることになる。
【００６７】上述の数式(３)を参照すると、所望の抵抗
値“Ｒtotal”が決定されている場合、ゲート長“Ｌn1
(＝Ｌn2)”を増加させる場合にはゲート幅“Ｗn1”も増
加させる必要があることになる。しかし、これではｎ型
トランジスタ１１２の面積が増大するだけでなく、前段
の半導体回路１０１の負荷となるゲート容量も増大して
高速動作が困難となる。
値“Ｒtotal”が決定されている場合、ゲート長“Ｌn1
(＝Ｌn2)”を増加させる場合にはゲート幅“Ｗn1”も増
加させる必要があることになる。しかし、これではｎ型
トランジスタ１１２の面積が増大するだけでなく、前段
の半導体回路１０１の負荷となるゲート容量も増大して
高速動作が困難となる。
【００６８】つまり、高速インターフェイスの出力バッ
ファ１０２においては、ゲート長“Ｌn1(＝Ｌn2)”を最
少とすることが好適である。そこで、これらを最少値と
してゲート長の変動値“△Ｌ”に判明している公差を代
入するとゲート幅“Ｗn1”が決定され、これらを前述の
数式に代入すればゲート幅“Ｗn2”も決定される。
ファ１０２においては、ゲート長“Ｌn1(＝Ｌn2)”を最
少とすることが好適である。そこで、これらを最少値と
してゲート長の変動値“△Ｌ”に判明している公差を代
入するとゲート幅“Ｗn1”が決定され、これらを前述の
数式に代入すればゲート幅“Ｗn2”も決定される。
【００６９】そして、ゲート長の変動値が“０”でも
“△Ｌ”でも抵抗値“Ｒtotal”の変動を相殺する抵抗
電極１３２のゲート幅“Ｗn2”は、Ｗn2＝(Ｒtotal−Ａ
・Ｌn1／Ｗn1)Ｌn2／Ｂとなる。
“△Ｌ”でも抵抗値“Ｒtotal”の変動を相殺する抵抗
電極１３２のゲート幅“Ｗn2”は、Ｗn2＝(Ｒtotal−Ａ
・Ｌn1／Ｗn1)Ｌn2／Ｂとなる。
【００７０】以上の結果を総合すると、ゲート電極１１
８と抵抗電極１３２とのゲート長“Ｌn1，Ｌn2”は同一
で最少であることが好適であり、ｎ型トランジスタ１１
２のオン抵抗“Ｒon”と抵抗電極１３２の抵抗値“Ｒga
te”とは“Ａ・Ｌn1／Ｗn1”なる差分で同等であること
が好適である。なお、上述の説明ではｎ型トランジスタ
１１２のみ言及したが、これはｐ型トランジスタ１１１
でも同一であることは当然である。
８と抵抗電極１３２とのゲート長“Ｌn1，Ｌn2”は同一
で最少であることが好適であり、ｎ型トランジスタ１１
２のオン抵抗“Ｒon”と抵抗電極１３２の抵抗値“Ｒga
te”とは“Ａ・Ｌn1／Ｗn1”なる差分で同等であること
が好適である。なお、上述の説明ではｎ型トランジスタ
１１２のみ言及したが、これはｐ型トランジスタ１１１
でも同一であることは当然である。
【００７１】そこで、本実施の形態の出力バッファ１０
２と従来装置(図示せず)との性能差をシミュレートする
と、所望の抵抗値“Ｒtotal＝25(ohms)”、係数“Ａ＝1
2500”、係数“Ｂ＝5.5”、変動値“△Ｌ＝0.05(μ
m)”、ゲート長“Ｌn1＝Ｌn2＝0.25(μm)”の場合、以
下のようになる。
２と従来装置(図示せず)との性能差をシミュレートする
と、所望の抵抗値“Ｒtotal＝25(ohms)”、係数“Ａ＝1
2500”、係数“Ｂ＝5.5”、変動値“△Ｌ＝0.05(μ
m)”、ゲート長“Ｌn1＝Ｌn2＝0.25(μm)”の場合、以
下のようになる。
【００７２】
【表１】
【００７３】なお、上述の従来装置は抵抗電極１３１，
１３２を具備しない構造である。
１３２を具備しない構造である。
【００７４】ここで、本実施の形態の出力バッファ１０
２に類似した既存のトランジスタ回路２００を参考例と
して図３を参照して説明する。この参考例のトランジス
タ回路２００は、そのＭＯＳ構造のトランジスタ素子２
０１，２０２のソース電極２０３，２０４と給電端子２
０５，２０６とが拡散抵抗２０７，２０８で接続されて
いる。
２に類似した既存のトランジスタ回路２００を参考例と
して図３を参照して説明する。この参考例のトランジス
タ回路２００は、そのＭＯＳ構造のトランジスタ素子２
０１，２０２のソース電極２０３，２０４と給電端子２
０５，２０６とが拡散抵抗２０７，２０８で接続されて
いる。
【００７５】このトランジスタ回路２００は、上述の構
造によりスイッチングノイズを低減することができる。
しかし、本実施の形態の出力バッファ１０２のように、
製造誤差によるゲート電極２０９，２１０と拡散抵抗２
０７，２０８との抵抗値の変動を相殺させることはでき
ない。
造によりスイッチングノイズを低減することができる。
しかし、本実施の形態の出力バッファ１０２のように、
製造誤差によるゲート電極２０９，２１０と拡散抵抗２
０７，２０８との抵抗値の変動を相殺させることはでき
ない。
【００７６】このため、上述のトランジスタ回路２００
では、製造誤差による出力インピーダンスの変動を防止
することはできず、むしろ製造誤差により拡散抵抗２０
７，２０８の抵抗値もゲート電極２０９，２１０の抵抗
値とは無関係に変動するので、出力インピーダンスを安
定させることはできない。
では、製造誤差による出力インピーダンスの変動を防止
することはできず、むしろ製造誤差により拡散抵抗２０
７，２０８の抵抗値もゲート電極２０９，２１０の抵抗
値とは無関係に変動するので、出力インピーダンスを安
定させることはできない。
【００７７】なお、本発明は上記形態に限定されるもの
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態では抵抗電極１３１，１３２
をトランジスタ構造１３７，１３８のゲート電極とする
ことを例示したが、このようなトランジスタ構造１３
７，１３８を形成しないことも可能である。
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態では抵抗電極１３１，１３２
をトランジスタ構造１３７，１３８のゲート電極とする
ことを例示したが、このようなトランジスタ構造１３
７，１３８を形成しないことも可能である。
【００７８】また、上記形態ではソース電極１１３と給
電端子１２３とを二個の抵抗電極１３１で接続するとと
もに、ソース電極１１４と給電端子１２４とを二個の抵
抗電極１３２で接続することを例示したが、その個数は
必要な条件を満足すれば各種に可変することが可能であ
る。
電端子１２３とを二個の抵抗電極１３１で接続するとと
もに、ソース電極１１４と給電端子１２４とを二個の抵
抗電極１３２で接続することを例示したが、その個数は
必要な条件を満足すれば各種に可変することが可能であ
る。
【００７９】さらに、上記形態では出力バッファ１０２
の出力インピーダンスを安定させる抵抗電極１３１，１
３２でソース電極１１３と給電端子１２３とを接続する
ことを例示したが、このような抵抗電極１３１，１３２
でドレイン電極１１５，１１６と出力端子１２２とを接
続することも可能である。
の出力インピーダンスを安定させる抵抗電極１３１，１
３２でソース電極１１３と給電端子１２３とを接続する
ことを例示したが、このような抵抗電極１３１，１３２
でドレイン電極１１５，１１６と出力端子１２２とを接
続することも可能である。
【００８０】また、上記形態では製造誤差により出力イ
ンピーダンスが変動しないトランジスタ回路としてＣＭ
ＯＳ構造の出力バッファ１０２を例示したが、例えば、
ｐ型トランジスタ１１１やｎ型トランジスタ１１２を独
立に形成して製造誤差により出力インピーダンスが変動
しないＭＯＳ構造のトランジスタ素子とすることも可能
である。
ンピーダンスが変動しないトランジスタ回路としてＣＭ
ＯＳ構造の出力バッファ１０２を例示したが、例えば、
ｐ型トランジスタ１１１やｎ型トランジスタ１１２を独
立に形成して製造誤差により出力インピーダンスが変動
しないＭＯＳ構造のトランジスタ素子とすることも可能
である。
【００８１】つぎに、本発明の実施の第二の形態を図４
および図５を参照して以下に説明する。ただし、この実
施の第二の形態に関して上述した第一の形態と同一の部
分は、同一の名称を使用して詳細な説明は省略する。な
お、図４は本発明のトランジスタ回路の実施の第二の形
態であるノアゲートを示す平面図、図５はノアゲートの
等価回路を示す回路図、である。
および図５を参照して以下に説明する。ただし、この実
施の第二の形態に関して上述した第一の形態と同一の部
分は、同一の名称を使用して詳細な説明は省略する。な
お、図４は本発明のトランジスタ回路の実施の第二の形
態であるノアゲートを示す平面図、図５はノアゲートの
等価回路を示す回路図、である。
【００８２】本実施の形態のトランジスタ回路であるノ
アゲート３００は、四個のＭＯＳ構造のトランジスタ素
子として第一第二のｐ型トランジスタ３０１，３０２と
第一第二のｎ型トランジスタ３０３，３０４とを具備し
ており、これらのトランジスタ３０１〜３０４の各々が
ソース電極３０５〜３０８とドレイン電極３０９〜３１
２とゲート電極３１３〜３１６とを一個ずつ具備してい
る。
アゲート３００は、四個のＭＯＳ構造のトランジスタ素
子として第一第二のｐ型トランジスタ３０１，３０２と
第一第二のｎ型トランジスタ３０３，３０４とを具備し
ており、これらのトランジスタ３０１〜３０４の各々が
ソース電極３０５〜３０８とドレイン電極３０９〜３１
２とゲート電極３１３〜３１６とを一個ずつ具備してい
る。
【００８３】また、本実施の形態のノアゲート３００
は、第一第二の入力端子３２１，３２２と一個の出力端
子３２３とを具備しており、第一の入力端子３２１は第
一のｐ／ｎ型トランジスタ３０１，３０３のゲート電極
３１３，３１５に接続されている。第二の入力端子３２
２は第二のｐ／ｎ型トランジスタ３０２，３０４のゲー
ト電極３１４，３１６に接続されており、出力端子３２
３は第二のｐ／ｎ型トランジスタ３０２，３０４のドレ
イン電極３１０，３１２に接続されている。
は、第一第二の入力端子３２１，３２２と一個の出力端
子３２３とを具備しており、第一の入力端子３２１は第
一のｐ／ｎ型トランジスタ３０１，３０３のゲート電極
３１３，３１５に接続されている。第二の入力端子３２
２は第二のｐ／ｎ型トランジスタ３０２，３０４のゲー
ト電極３１４，３１６に接続されており、出力端子３２
３は第二のｐ／ｎ型トランジスタ３０２，３０４のドレ
イン電極３１０，３１２に接続されている。
【００８４】また、各トランジスタ３０１〜３０４のソ
ース電極３０５〜３０８には抵抗電極３３１〜３３４が
一対ずつ接続されており、その位置には四個の給電端子
３３５〜３３８が一個ずつ配置されている。ただし、第
一第三第四の抵抗電極３３１，３３３，３３４と第一第
三第四の給電端子３３５，３３７，３３８とは接続され
ているが、第二の抵抗電極３３２と第二の給電端子３３
６とは接続されていない。
ース電極３０５〜３０８には抵抗電極３３１〜３３４が
一対ずつ接続されており、その位置には四個の給電端子
３３５〜３３８が一個ずつ配置されている。ただし、第
一第三第四の抵抗電極３３１，３３３，３３４と第一第
三第四の給電端子３３５，３３７，３３８とは接続され
ているが、第二の抵抗電極３３２と第二の給電端子３３
６とは接続されていない。
【００８５】つまり、第二のｐ型トランジスタ３０２の
ソース電極３０６に接続されている第二の抵抗電極３３
２には、第一のｐ型トランジスタ３０１のドレイン電極
３０９が接続されており、第二の給電端子３３６には、
第二の抵抗電極３３２をゲート電極とするトランジスタ
構造のソース電極とドレイン電極とが接続されている。
また、第一のｎ型トランジスタ３０３のドレイン電極３
１１は、第二のｐ／ｎ型トランジスタ３０２，３０４の
ドレイン電極３１０，３１２に接続されている。
ソース電極３０６に接続されている第二の抵抗電極３３
２には、第一のｐ型トランジスタ３０１のドレイン電極
３０９が接続されており、第二の給電端子３３６には、
第二の抵抗電極３３２をゲート電極とするトランジスタ
構造のソース電極とドレイン電極とが接続されている。
また、第一のｎ型トランジスタ３０３のドレイン電極３
１１は、第二のｐ／ｎ型トランジスタ３０２，３０４の
ドレイン電極３１０，３１２に接続されている。
【００８６】なお、本実施の形態のノアゲート３００で
も、当然ながら抵抗電極３３１〜３３４とゲート電極３
１３〜３１６とは同一の工程で同等なゲート長に各々形
成されており、抵抗電極３３１〜３３４の抵抗値とがト
ランジスタ素子３０１〜３０４のオン抵抗とが各々同等
である。
も、当然ながら抵抗電極３３１〜３３４とゲート電極３
１３〜３１６とは同一の工程で同等なゲート長に各々形
成されており、抵抗電極３３１〜３３４の抵抗値とがト
ランジスタ素子３０１〜３０４のオン抵抗とが各々同等
である。
【００８７】上述のような構成において、本実施の形態
のノアゲート３００は、二個の入力端子３２１，３２２
に入力される二値データを四個のトランジスタ素子３０
１〜３０４により論理和して一個の出力端子３２３から
出力することができる。このように論理演算を実行する
四個のトランジスタ素子３０１〜３０４は、製造誤差に
よる出力インピーダンスの変動が防止されているので、
各種の不具合が防止されていて高速に動作することがで
きる。
のノアゲート３００は、二個の入力端子３２１，３２２
に入力される二値データを四個のトランジスタ素子３０
１〜３０４により論理和して一個の出力端子３２３から
出力することができる。このように論理演算を実行する
四個のトランジスタ素子３０１〜３０４は、製造誤差に
よる出力インピーダンスの変動が防止されているので、
各種の不具合が防止されていて高速に動作することがで
きる。
【００８８】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。
いるので、以下に記載するような効果を奏する。
【００８９】本発明の第一のトランジスタ素子では、従
来と同様に、製造誤差によりゲート電極の層幅の増加は
出力インピーダンスを増加させるように影響し、ゲート
電極の層幅の減少は出力インピーダンスを減少させるよ
うに影響するが、ソース電極と給電端子とが抵抗電極を
介して接続されているので、製造誤差により抵抗電極の
層幅の増加は出力インピーダンスを減少させるように影
響し、抵抗電極の層幅の減少は出力インピーダンスを増
加させるように影響し、また、抵抗電極がゲート電極と
同等な層幅に同一の工程で形成されているので、製造誤
差によりゲート電極の層幅であるゲート長が変動すると
きは抵抗電極の層幅も同様に変動することになり、そし
て、抵抗電極の抵抗値がオン抵抗と同等であることによ
り、ゲート電極と抵抗電極との層幅の変動による出力イ
ンピーダンスへの影響を相殺することができ、製造誤差
による出力インピーダンスの変動を防止することができ
る。
来と同様に、製造誤差によりゲート電極の層幅の増加は
出力インピーダンスを増加させるように影響し、ゲート
電極の層幅の減少は出力インピーダンスを減少させるよ
うに影響するが、ソース電極と給電端子とが抵抗電極を
介して接続されているので、製造誤差により抵抗電極の
層幅の増加は出力インピーダンスを減少させるように影
響し、抵抗電極の層幅の減少は出力インピーダンスを増
加させるように影響し、また、抵抗電極がゲート電極と
同等な層幅に同一の工程で形成されているので、製造誤
差によりゲート電極の層幅であるゲート長が変動すると
きは抵抗電極の層幅も同様に変動することになり、そし
て、抵抗電極の抵抗値がオン抵抗と同等であることによ
り、ゲート電極と抵抗電極との層幅の変動による出力イ
ンピーダンスへの影響を相殺することができ、製造誤差
による出力インピーダンスの変動を防止することができ
る。
【００９０】本発明の第二のトランジスタ素子では、従
来と同様に、製造誤差によりゲート電極の層幅の増加は
出力インピーダンスを増加させるように影響し、ゲート
電極の層幅の減少は出力インピーダンスを減少させるよ
うに影響するが、ソース電極と給電端子とが並列な複数
の抵抗電極を介して接続されているので、製造誤差によ
り抵抗電極の層幅の増加は出力インピーダンスを減少さ
せるように影響し、抵抗電極の層幅の減少は出力インピ
ーダンスを増加させるように影響し、また、複数の抵抗
電極の各々がゲート電極と同等な層幅に同一の工程で形
成されているので、製造誤差によりゲート電極の層幅で
あるゲート長が変動するときは抵抗電極の層幅も同様に
変動することになり、そして、複数の抵抗電極の合計の
抵抗値がオン抵抗と同等であることにより、ゲート電極
と複数の抵抗電極との層幅の変動による出力インピーダ
ンスへの影響を相殺することができ、製造誤差による出
力インピーダンスの変動を防止することができ、シート
抵抗が過大な抵抗電極でもゲート電極と各々同等な層幅
でオン抵抗と同等な抵抗値を合計で発生させることがで
きる。
来と同様に、製造誤差によりゲート電極の層幅の増加は
出力インピーダンスを増加させるように影響し、ゲート
電極の層幅の減少は出力インピーダンスを減少させるよ
うに影響するが、ソース電極と給電端子とが並列な複数
の抵抗電極を介して接続されているので、製造誤差によ
り抵抗電極の層幅の増加は出力インピーダンスを減少さ
せるように影響し、抵抗電極の層幅の減少は出力インピ
ーダンスを増加させるように影響し、また、複数の抵抗
電極の各々がゲート電極と同等な層幅に同一の工程で形
成されているので、製造誤差によりゲート電極の層幅で
あるゲート長が変動するときは抵抗電極の層幅も同様に
変動することになり、そして、複数の抵抗電極の合計の
抵抗値がオン抵抗と同等であることにより、ゲート電極
と複数の抵抗電極との層幅の変動による出力インピーダ
ンスへの影響を相殺することができ、製造誤差による出
力インピーダンスの変動を防止することができ、シート
抵抗が過大な抵抗電極でもゲート電極と各々同等な層幅
でオン抵抗と同等な抵抗値を合計で発生させることがで
きる。
【００９１】本発明の第三のトランジスタ素子では、従
来と同様に、製造誤差によりゲート電極の層幅の増加は
出力インピーダンスを増加させるように影響し、ゲート
電極の層幅の減少は出力インピーダンスを減少させるよ
うに影響するが、ドレイン電極と出力端子とが抵抗電極
を介して接続されているので、製造誤差により抵抗電極
の層幅の増加は出力インピーダンスを減少させるように
影響し、抵抗電極の層幅の減少は出力インピーダンスを
増加させるように影響し、また、抵抗電極がゲート電極
と同等な層幅に同一の工程で形成されているので、製造
誤差によりゲート電極の層幅であるゲート長が変動する
ときは抵抗電極の層幅も同様に変動することになり、そ
して、抵抗電極の抵抗値がオン抵抗と同等であることに
より、ゲート電極と抵抗電極との層幅の変動による出力
インピーダンスへの影響を相殺することができ、製造誤
差による出力インピーダンスの変動を防止することがで
きる。
来と同様に、製造誤差によりゲート電極の層幅の増加は
出力インピーダンスを増加させるように影響し、ゲート
電極の層幅の減少は出力インピーダンスを減少させるよ
うに影響するが、ドレイン電極と出力端子とが抵抗電極
を介して接続されているので、製造誤差により抵抗電極
の層幅の増加は出力インピーダンスを減少させるように
影響し、抵抗電極の層幅の減少は出力インピーダンスを
増加させるように影響し、また、抵抗電極がゲート電極
と同等な層幅に同一の工程で形成されているので、製造
誤差によりゲート電極の層幅であるゲート長が変動する
ときは抵抗電極の層幅も同様に変動することになり、そ
して、抵抗電極の抵抗値がオン抵抗と同等であることに
より、ゲート電極と抵抗電極との層幅の変動による出力
インピーダンスへの影響を相殺することができ、製造誤
差による出力インピーダンスの変動を防止することがで
きる。
【００９２】本発明の第四のトランジスタ素子では、従
来と同様に、製造誤差によりゲート電極の層幅の増加は
出力インピーダンスを増加させるように影響し、ゲート
電極の層幅の減少は出力インピーダンスを減少させるよ
うに影響するが、ドレイン電極と出力端子とが並列な複
数の抵抗電極を介して接続されているので、製造誤差に
より抵抗電極の層幅の増加は出力インピーダンスを減少
させるように影響し、抵抗電極の層幅の減少は出力イン
ピーダンスを増加させるように影響し、また、複数の抵
抗電極の各々がゲート電極と同等な層幅に同一の工程で
形成されているので、製造誤差によりゲート電極の層幅
であるゲート長が変動するときは抵抗電極の層幅も同様
に変動することになり、そして、複数の抵抗電極の合計
の抵抗値がオン抵抗と同等であることにより、ゲート電
極と複数の抵抗電極との層幅の変動による出力インピー
ダンスへの影響を相殺することができ、製造誤差による
出力インピーダンスの変動を防止することができ、シー
ト抵抗が過大な抵抗電極でもゲート電極と各々同等な層
幅でオン抵抗と同等な抵抗値を合計で発生させることが
できる。
来と同様に、製造誤差によりゲート電極の層幅の増加は
出力インピーダンスを増加させるように影響し、ゲート
電極の層幅の減少は出力インピーダンスを減少させるよ
うに影響するが、ドレイン電極と出力端子とが並列な複
数の抵抗電極を介して接続されているので、製造誤差に
より抵抗電極の層幅の増加は出力インピーダンスを減少
させるように影響し、抵抗電極の層幅の減少は出力イン
ピーダンスを増加させるように影響し、また、複数の抵
抗電極の各々がゲート電極と同等な層幅に同一の工程で
形成されているので、製造誤差によりゲート電極の層幅
であるゲート長が変動するときは抵抗電極の層幅も同様
に変動することになり、そして、複数の抵抗電極の合計
の抵抗値がオン抵抗と同等であることにより、ゲート電
極と複数の抵抗電極との層幅の変動による出力インピー
ダンスへの影響を相殺することができ、製造誤差による
出力インピーダンスの変動を防止することができ、シー
ト抵抗が過大な抵抗電極でもゲート電極と各々同等な層
幅でオン抵抗と同等な抵抗値を合計で発生させることが
できる。
【００９３】上述のようなトランジスタ素子において、
抵抗電極をゲート電極とするトランジスタ構造を形成す
ることにより、トランジスタ素子のスイッチング電力に
トランジスタ構造のスイッチング電力を加算することが
できるので、トランジスタ素子のスイッチングの応答性
を向上させることができる。
抵抗電極をゲート電極とするトランジスタ構造を形成す
ることにより、トランジスタ素子のスイッチング電力に
トランジスタ構造のスイッチング電力を加算することが
できるので、トランジスタ素子のスイッチングの応答性
を向上させることができる。
【００９４】本発明のトランジスタ回路では、その一対
のトランジスタ素子の各々において、ゲート電極と複数
の抵抗電極との層幅の変動による出力インピーダンスへ
の影響が相殺されていることにより、製造誤差による出
力インピーダンスの変動を防止することができるので、
例えば、高速インターフェイスの出力バッファとして良
好に動作することができる。
のトランジスタ素子の各々において、ゲート電極と複数
の抵抗電極との層幅の変動による出力インピーダンスへ
の影響が相殺されていることにより、製造誤差による出
力インピーダンスの変動を防止することができるので、
例えば、高速インターフェイスの出力バッファとして良
好に動作することができる。
【００９５】本発明の集積回路装置は、出力バッファの
出力インピーダンスと伝送路の伝送インピーダンスとが
同等であることにより、製造誤差による出力バッファの
出力インピーダンスの変動が防止されているので、多少
の製造誤差が発生しても反射ノイズの発生などの各種の
不具合が発生することがなく、高速な動作を良好に実行
することができる。
出力インピーダンスと伝送路の伝送インピーダンスとが
同等であることにより、製造誤差による出力バッファの
出力インピーダンスの変動が防止されているので、多少
の製造誤差が発生しても反射ノイズの発生などの各種の
不具合が発生することがなく、高速な動作を良好に実行
することができる。
【図１】本発明のトランジスタ回路の実施の第一の形態
である出力バッファを示す平面図である。
である出力バッファを示す平面図である。
【図２】集積回路装置の等価回路を示す回路図である。
【図３】参考例のトランジスタ回路を示す平面図であ
る。
る。
【図４】本発明のトランジスタ回路の実施の第二の形態
であるノアゲートを示す平面図である。
であるノアゲートを示す平面図である。
【図５】ノアゲートの等価回路を示す回路図である。
【図６】第一の従来例のトランジスタ回路を示す平面図
である。
である。
【図７】第二の従来例のトランジスタ回路を示す平面図
である。
である。
１００ 集積回路装置 １０１ 半導体回路 １０２ トランジスタ回路である出力バッファ １０３ 伝送路 １０４ 終端抵抗 １１１，３０１，３０２ トランジスタ素子であるｐ
型トランジスタ １１２，３０３，３０４ トランジスタ素子であるｎ
型トランジスタ １１３，１１４，３０５〜３０８ ソース電極 １１５，１１６，３０９〜３１２ ドレイン電極 １１７，１１８，３１３〜３１６ ゲート電極 １２１，３２１，３２２ 入力端子 １２２，３２３ 出力端子 １２３，１２４，３２５〜３２８ 給電端子 １３１，１３２，３３１〜３３４ 抵抗電極 １３３，１３４ ソース電極およびドレイン電極とな
る電極端子 １３７，１３８ トランジスタ構造 ３００ トランジスタ回路であるノアゲート
型トランジスタ １１２，３０３，３０４ トランジスタ素子であるｎ
型トランジスタ １１３，１１４，３０５〜３０８ ソース電極 １１５，１１６，３０９〜３１２ ドレイン電極 １１７，１１８，３１３〜３１６ ゲート電極 １２１，３２１，３２２ 入力端子 １２２，３２３ 出力端子 １２３，１２４，３２５〜３２８ 給電端子 １３１，１３２，３３１〜３３４ 抵抗電極 １３３，１３４ ソース電極およびドレイン電極とな
る電極端子 １３７，１３８ トランジスタ構造 ３００ トランジスタ回路であるノアゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/092 Ｈ０３Ｋ 17/687 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8234 - 21/8238 H01L 27/06 H01L 27/08 H03K 17/687 H03K 19/00
Claims (11)
- 【請求項１】 入力端子に接続されているゲート電極
と、出力端子に接続されているドレイン電極と、給電端
子に接続されているソース電極と、を具備しており、オ
ン状態で所定のオン抵抗を発生するＭＯＳ(Metal Oxide
Semiconductor)構造のトランジスタ素子であって、 前記ソース電極と前記給電端子とが抵抗電極を介して接
続されており、 この抵抗電極は、抵抗値が前記オン抵抗と同等であり、
前記ゲート電極と同等な層幅に同一の工程で形成されて
いるトランジスタ素子。 - 【請求項２】 入力端子に接続されているゲート電極
と、出力端子に接続されているドレイン電極と、給電端
子に接続されているソース電極と、を具備しており、オ
ン状態で所定のオン抵抗を発生するＭＯＳ構造のトラン
ジスタ素子であって、 前記ソース電極と前記給電端子とが並列な複数の抵抗電
極を介して接続されており、 これら複数の抵抗電極は、抵抗値の合計が前記オン抵抗
と同等であり、各々が前記ゲート電極と同等な層幅に同
一の工程で形成されているトランジスタ素子。 - 【請求項３】 入力端子に接続されているゲート電極
と、出力端子に接続されているドレイン電極と、給電端
子に接続されているソース電極と、を具備しており、オ
ン状態で所定のオン抵抗を発生するＭＯＳ構造のトラン
ジスタ素子であって、 前記ドレイン電極と前記出力端子とが抵抗電極を介して
接続されており、 この抵抗電極は、抵抗値が前記オン抵抗と同等であり、
前記ゲート電極と同等な層幅に同一の工程で形成されて
いるトランジスタ素子。 - 【請求項４】 入力端子に接続されているゲート電極
と、出力端子に接続されているドレイン電極と、給電端
子に接続されているソース電極と、を具備しており、オ
ン状態で所定のオン抵抗を発生するＭＯＳ構造のトラン
ジスタ素子であって、 前記ドレイン電極と前記出力端子とが並列な複数の抵抗
電極を介して接続されており、 これら複数の抵抗電極は、抵抗値の合計が前記オン抵抗
と同等であり、各々が前記ゲート電極と同等な層幅に同
一の工程で形成されているトランジスタ素子。 - 【請求項５】 前記抵抗電極をゲート電極とするトラン
ジスタ構造が形成されており、 このトランジスタ構造のソース電極とドレイン電極も前
記給電端子に接続されている請求項１または２記載のト
ランジスタ素子。 - 【請求項６】 入力端子に接続されているゲート電極
と、出力端子に接続されているドレイン電極と、給電端
子に接続されているソース電極と、を具備しており、オ
ン状態で所定のオン抵抗を発生するＭＯＳ構造のトラン
ジスタ素子において、 接続する前記ソース電極と前記給電端子とを離反した位
置に形成し、 前記ソース電極と前記給電端子とを前記オン抵抗と同等
な抵抗値で接続する抵抗電極を前記ゲート電極と同等な
層幅に同一の工程で形成するようにしたトランジスタ素
子の製造方法。 - 【請求項７】 入力端子に接続されているゲート電極
と、出力端子に接続されているドレイン電極と、給電端
子に接続されているソース電極と、を具備しており、オ
ン状態で所定のオン抵抗を発生するＭＯＳ構造のトラン
ジスタ素子において、 接続する前記ソース電極と前記給電端子とを離反した位
置に形成し、 前記ソース電極と前記給電端子とを合計が前記オン抵抗
と同等な抵抗値で接続する複数の抵抗電極の各々を前記
ゲート電極と同等な層幅に同一の工程で形成するように
したトランジスタ素子の製造方法。 - 【請求項８】 入力端子に接続されているゲート電極
と、出力端子に接続されているドレイン電極と、給電端
子に接続されているソース電極と、を具備しており、オ
ン状態で所定のオン抵抗を発生するＭＯＳ構造のトラン
ジスタ素子において、 接続する前記ドレイン電極と前記出力端子とを離反した
位置に形成し、 前記ドレイン電極と前記出力端子とを前記オン抵抗と同
等な抵抗値で接続する抵抗電極を前記ゲート電極と同等
な層幅に同一の工程で形成するようにしたトランジスタ
素子の製造方法。 - 【請求項９】 入力端子に接続されているゲート電極
と、出力端子に接続されているドレイン電極と、給電端
子に接続されているソース電極と、を具備しており、オ
ン状態で所定のオン抵抗を発生するＭＯＳ構造のトラン
ジスタ素子において、 接続する前記ドレイン電極と前記出力端子とを離反した
位置に形成し、 前記ドレイン電極と前記出力端子とを合計が前記オン抵
抗と同等な抵抗値で接続する複数の抵抗電極の各々を前
記ゲート電極と同等な層幅に同一の工程で形成するよう
にしたトランジスタ素子の製造方法。 - 【請求項１０】 ソース電極とドレイン電極とゲート電
極とを各々具備しているＭＯＳ構造で導電型が相反する
一対のトランジスタ素子からなり、一対の前記ゲート電
極に一個の入力端子が共通に接続されており、一対の前
記ソース電極が一対の給電端子に個々に接続されてお
り、一対の前記ドレイン電極が一個の出力端子に共通に
接続されているＣＭＯＳ(Complementary MOS)構造のト
ランジスタ回路において、 一対の前記トランジスタ素子が請求項１ないし５の何れ
か一記載のトランジスタ素子からなるトランジスタ回
路。 - 【請求項１１】 一個の入力端子と一個の出力端子とを
具備している出力バッファを具備しており、この出力バ
ッファの入力端子に半導体回路が接続されており、前記
出力バッファの出力端子に所定の伝送インピーダンスの
伝送路を介して終端抵抗が接続されている集積回路装置
であって、 前記出力バッファが請求項１０記載のトランジスタ回路
からなり、 このトランジスタ回路の一対のトランジスタ素子は、オ
ン状態で前記給電端子から前記出力端子まで導通する部
分の出力インピーダンスが前記伝送インピーダンスと同
等である集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11023903A JP3001566B1 (ja) | 1999-02-01 | 1999-02-01 | トランジスタ素子、その製造方法、トランジスタ回路、集積回路装置 |
| US09/474,770 US6351015B1 (en) | 1999-02-01 | 1999-12-30 | Transistor device of MOS structure in which variation of output impedance resulting from manufacturing error is reduced |
| KR10-2000-0001716A KR100367317B1 (ko) | 1999-02-01 | 2000-01-14 | 제조 오차로부터 발생하는 출력 임피던스의 변동이감소되는 ｍｏｓ 구조의 트랜지스터 소자 및 제조 방법 |
| TW089100850A TW471177B (en) | 1999-02-01 | 2000-01-18 | Transistor device of MOS structure in which variation of output impedance resulting from manufacturing error is reduced |
| DE10004200A DE10004200B4 (de) | 1999-02-01 | 2000-02-01 | Transistorvorrichtung mit MOS-Struktur, in der eine Änderung der Ausgangsimpedanz aufgrund eines Herstellungsfehlers reduziert ist, Verfahren zu deren Herstellung sowie hierdurch ausgebildete CMOS-Schaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11023903A JP3001566B1 (ja) | 1999-02-01 | 1999-02-01 | トランジスタ素子、その製造方法、トランジスタ回路、集積回路装置 |
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|---|---|
| JP3001566B1 true JP3001566B1 (ja) | 2000-01-24 |
| JP2000223585A JP2000223585A (ja) | 2000-08-11 |
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|---|---|---|---|
| JP11023903A Expired - Fee Related JP3001566B1 (ja) | 1999-02-01 | 1999-02-01 | トランジスタ素子、その製造方法、トランジスタ回路、集積回路装置 |
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| JP (1) | JP3001566B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4367580A (en) * | 1980-03-21 | 1983-01-11 | Texas Instruments Incorporated | Process for making polysilicon resistors |
| EP0272433B1 (de) * | 1986-11-18 | 1993-03-31 | Siemens Aktiengesellschaft | Integrierte Halbleiterschaltung mit als Dünnschichtstege auf den die aktiven Transistorbereiche trennenden Feldoxidbereichen angeordneten Lastwiderstände und Verfahren zu ihrer Herstellung |
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| JPH09283710A (ja) | 1996-04-08 | 1997-10-31 | Oki Electric Ind Co Ltd | Ｆｅｔのゲートバイアス回路 |
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1999
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-
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- 2000-01-18 TW TW089100850A patent/TW471177B/zh not_active IP Right Cessation
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