JP3033492B2 - 減衰器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、減衰器に関し、特
に設定精度の高い減衰器に関する。

【０００２】

【従来の技術】従来のステップアッテネータは、図２に
示すように、スルー（そのまま減衰させずに通過）とア
ッテネーション（減衰）との切替えを行なうコントロー
ル端子３、４を有する単ビットのアッテネータＡＴＴ１
とＡＴＴ２とを直列接続して構成されている。

【０００３】入力端子５に入力された入力信号は、コン
トロール端子３、４のそれぞれにコントロール電圧を印
加することにより、スルー状態を基準に、ＡＴＴ１、Ａ
ＴＴ２、ＡＴＴ１＋ＡＴＴ２の３ステップに減衰された
信号が出力端子６に出力される。

【０００４】図３に、コントロール端子３、４に印加さ
れる電圧ＶＣ１、ＶＣ２の組み合わせと直列接続された
減衰器ＡＴＴ１、ＡＴＴ２の出力端子６減衰量の関係の
一例を示す。ＶＣ１、ＶＣ２がＬｏｗレベルの時、ＡＴ
Ｔ１、ＡＴＴ２は共にオフとされそのまま入力信号が出
力端子に出力され、ＶＣ１がＨｉｇｈ、ＶＣ２がＬｏｗ
レベルの時、減衰量はオン状態とされたＡＴＴ１のみの
減衰量とされ、ＶＣ２がＨｉｇｈ、ＶＣ１がＬｏｗレベ
ルの時、減衰量はＡＴＴ２のみの減衰量とされ、ＶＣ
１、ＶＣ２がＨｉｇｈレベルの時、減衰量はＡＴＴ１、
ＡＴＴ２の両者の和（デシベル表示）とされる。

【０００５】

【発明が解決しようとする課題】上記した従来の減衰器
は、減衰量の設定誤差が大きいという問題点を有してい
る。この理由は、単ビットのアッテネータのリターンロ
スが悪く、アッテネータのオン、オフ時に段間で不整合
が生じるためである。

【０００６】従って、本発明は、上記事情に鑑みてなさ
れたものであって、その目的は、ステップアッテネータ
の減衰量の設定誤差を改善することにある。

【０００７】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、単ビットアッテネータを複数直列接続し
て構成されるステップアッテネータにおいて、前記各単
ビットアッテネータ間に所定のアイソレーション量が得
られる帰還増幅器を挿入したことを特徴とする。

【０００８】

【発明の実施の形態】本発明の実施の形態を以下に説明
する。本発明の実施の形態に係る減衰器は、スルーとア
ッテネーションとの切替えを行なう第１のコントロール
端子（図１の３）と第１の入出力端子とを有する第１の
単ビットアッテネータ（図１の１）と、スルーとアッテ
ネーションとの切替えを行なう第２のコントロール端子
（図１の４）と第２の入出力端子とを有する第２の単ビ
ットアッテネータ（図１の２）との間に、第１の交流阻
止用インダクタ（図１の９）を介してゲートバイアス端
子（図１の７）に接続されたゲートと基準電位に接地さ
れたソースと、第２の交流阻止用インダクタ（図１の１
０）を介してドレインバイアス端子（図１の８）に接続
されたドレインとを有するトランジスタ（図１の１５）
と、前記トランジスタのドレインとゲート間に直列接続
された帰還抵抗（図１の１４）と、第１の直流阻止用キ
ャパシタ（図１の１３）と、前記第１の単ビットアッテ
ネータの第１の出力端子と前記トランジスタのゲートと
の間に接続された第２の直流阻止用キャパシタ（図１の
１１）と、前記第２の単ビットアッテネータの第２の入
力端子と前記トランジスタのドレインとの間に接続され
た第３の直流阻止用キャパシタ（図１の１２）とで構成
される帰還増幅回路を備えている。

【０００９】本発明によれば、単ビットのアッテネータ
間に、アイソレーションの良好な帰還増幅回路を付加し
たことにより、単ビットアッテネータのオン、オフ時に
生じる段間の不整合が改善され、ステップアッテネータ
の減衰量の設定誤差が小さくなる。

【００１０】本発明の実施例を図面を参照して以下に詳
細に説明する。図１は、本発明の実施例の構成を示す図
である。

【００１１】図１を参照すると、本発明の実施例は、ス
ルーとアッテネーションとの切替えを行なうコントロー
ル端子３、４を有する単ビットのアッテネータＡＴＴ１
とＡＴＴ２との間に、ゲートバイアス端子７とドレイン
バイアス端子８を有する交流阻止用インダクタ９、１０
と、直流阻止用キャパシタ１１、１２、１３と、帰還抵
抗１４、ゲートをインダクタ９とキャパシタ１１と帰還
抵抗１４との共通接続点に接続し、ソースを接地し、ド
レインをインダクタ１０とキャパシタ１３、１２との共
通接続点に接続したトランジスタ１５と、から構成され
てなる帰還増幅回路１６を、付加して構成されている。

【００１２】入力端子５に加えられた入力信号は、コン
トロール端子３、４のそれぞれにコントロール電圧を印
加することにより、スルー状態を基準にＡＴＴ１、ＡＴ
Ｔ２、ＡＴＴ１＋ＡＴＴ２の３ステップに減衰された信
号が出力される。

【００１３】本発明の実施例においては、単ビットのア
ッテネータ１、２間に、アイソレーションが例えば２０
ｄＢ以上得られる帰還増幅回路１６を付加したことによ
り、単ビットのアッテネータ間で生じる不整合による減
衰量の設定誤差の悪化を防止することができる。

【００１４】ここで、帰還抵抗１４をＲ１、特性インピ
ーダンスをＺ₀、帰還増幅回路１６のアイソレーション
をＳ１２、入力リターンロスをＳ１１、出力リターンロ
スをＳ２２とすると、Ｓ１１＝Ｓ２２＝０の条件で、次
式（１）から次式（２）が成り立つ。

【００１５】 Ｓ１２＝Ｚ０／Ｒ２＋Ｚ０ …（１） Ｒ２＝Ｚ０｛（１／Ｓ１２）−１｝ …（２）

【００１６】帰還増幅回路のアイソレーションとして２
０ｄＢ以上を得るための条件は、 Ｓ１２＝１０^-20dB/20＝０．１ …（３）

【００１７】上式（３）を上式（２）に代入すると、 Ｒ２＝Ｚ０｛（１／０．１）−１｝＝９Ｚ０ ∴Ｒ２≧９Ｚ₀ …（４） となる。

【００１８】したがって、帰還抵抗１４を、特性インピ
ーダンスの９倍以上に設定することにより、アイソレー
ションを２０ｄＢ以上得ることができ、単ビットのアッ
テネータ間の不整合が防止され、減衰量の設定誤差が改
善される。

【００１９】上記した本発明の実施例に係る減衰器は、
単ビットアッテネータが２段の２ビット構成であるが、
複数段で構成された場合でも、それぞれの段間に帰還増
幅回路を付加することにより同様の効果が得られる。

【００２０】

【発明の効果】以上説明したように、本発明によれば、
単ビットのアッテネータ間に、アイソレーションを例え
ば２０ｄＢ以上得ることができる帰還増幅回路を付加し
たことにより、単ビットアッテネータのオン、オフ時に
生じる段間の不整合が改善されるという効果を有し、こ
れにより、ステップアッテネータの減衰量の設定誤差を
低減することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係るステップアッテネー
タの構成を等価回路で示した図である。

【図２】従来のステップアッテネータの構成を示す図で
ある。

【図３】従来のステップアッテネータの制御入力の組み
合わせと減衰量の関係の一例を示す図である。

【符号の説明】

１ 単ビットアッテネータ１ ２ 単ビットアッテネータ２ ３ 単ビットアッテネータ１のコントロール端子 ４ 単ビットアッテネータ２のコントロール端子 ５ 入力端子 ６ 出力端子 ７ ゲートバイアス端子 ８ ドレインバイアス端子 ９、１０ 交流阻止用インダクタ １１、１２、１３ 直流阻止用キャパシタ １４ 帰還抵抗 １５ トランジスタ

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】制御端子に入力される制御信号により入力
   端子に入力される信号をスルー又はアッテネーションと
   切替えて出力端子に出力する第１及び第２の単ビットア
   ッテネータの間に、 ゲートが第１の交流阻止用インダクタを介してゲートバ
   イアス端子に接続され、ソースが基準電位に接続され、
   ドレインが第２の交流阻止用インダクタを介してドレイ
   ンバイアス端子に接続されたトランジスタと、 前記トランジスタのドレインとゲートとの間に直列接続
   された帰還抵抗及び第１の交流阻止用キャパパシタと、 前記第１の単ビットアッテネータの出力端子と前記トラ
   ンジスタのゲートとの間に接続された第２の直流阻止用
   キャパシタと、 前記第２の単ビットアッテネータの入力端子と前記トラ
   ンジスタのドレインとの間に接続された第３の直流阻止
   用キャパシタとからなる帰還増幅回路を設けたことを特
   徴とするステップアッテネータ。