JP2993449B2 - ステップアッテネータ - Google Patents
ステップアッテネータInfo
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- JP2993449B2 JP2993449B2 JP8331970A JP33197096A JP2993449B2 JP 2993449 B2 JP2993449 B2 JP 2993449B2 JP 8331970 A JP8331970 A JP 8331970A JP 33197096 A JP33197096 A JP 33197096A JP 2993449 B2 JP2993449 B2 JP 2993449B2
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Description
【０００１】
【発明の属する技術分野】本発明はステップアッテネー
タに関し、特にマイクロ波周波数帯において使用される
ステップアッテネータに関する。
タに関し、特にマイクロ波周波数帯において使用される
ステップアッテネータに関する。
【０００２】
【従来の技術】従来のマイクロ波周波数帯において使用
されるステップアッテネータは、図６の回路図に示され
るように、入力端子１、出力端子２および制御端子３に
対応して、抵抗５、６、７および９と、ＭＯＳＦＥＴ８
とを含むＴ字型のステップアッテネータとして構成され
ており、当該ステップアッテネータをスルーの状態とす
る場合には、制御端子３に入力される“Ｌ”レベルの制
御信号によりＭＯＳＦＥＴ８はＯＦＦの状態となり、入
力端子１に入力される信号は、減衰されることなく出力
端子２を介して出力される。また、ステップアッテネー
タをアッテネーションの状態とする場合には、制御端子
３に入力される“Ｈ”レベルの制御信号によりＭＯＳＦ
ＥＴ８はＯＮの状態となり、入力端子１に入力される信
号は、抵抗５と、抵抗７とＭＯＳＦＥＴ８の内部インピ
ーダンスの直列インピーダンスにより減衰されて出力端
子２より出力される。即ち、従来のステップアッテネー
タにおいては、図６に示されるようなＴ字型の回路構成
において、制御端子３に入力される制御信号により、ス
ルー／アッテネーションの何れかに設定される。
されるステップアッテネータは、図６の回路図に示され
るように、入力端子１、出力端子２および制御端子３に
対応して、抵抗５、６、７および９と、ＭＯＳＦＥＴ８
とを含むＴ字型のステップアッテネータとして構成され
ており、当該ステップアッテネータをスルーの状態とす
る場合には、制御端子３に入力される“Ｌ”レベルの制
御信号によりＭＯＳＦＥＴ８はＯＦＦの状態となり、入
力端子１に入力される信号は、減衰されることなく出力
端子２を介して出力される。また、ステップアッテネー
タをアッテネーションの状態とする場合には、制御端子
３に入力される“Ｈ”レベルの制御信号によりＭＯＳＦ
ＥＴ８はＯＮの状態となり、入力端子１に入力される信
号は、抵抗５と、抵抗７とＭＯＳＦＥＴ８の内部インピ
ーダンスの直列インピーダンスにより減衰されて出力端
子２より出力される。即ち、従来のステップアッテネー
タにおいては、図６に示されるようなＴ字型の回路構成
において、制御端子３に入力される制御信号により、ス
ルー／アッテネーションの何れかに設定される。
【０００３】
【発明が解決しようとする課題】上述した従来のステッ
プアッテネータにおいては、制御端子３に入力される制
御信号により、ＭＯＳＦＥＴ８がＯＦＦの状態となって
スルーの状態に設定される場合には、ＭＯＳＦＥＴ８は
等価的に容量素子として動作する状態となり、また前記
制御信号によりＭＯＳＦＥＴ８がＯＮの状態となってア
ッテネーションの状態に設定される場合には、ＭＯＳＦ
ＥＴ８は、内部インピーダンスに対応する低抵抗として
動作する状態となる。従って、出力端子２より、スルー
時に出力される信号と、アッテーネーション時に出力さ
れる信号との間には、相互間に大きな位相偏移が生じる
という欠点がある。
プアッテネータにおいては、制御端子３に入力される制
御信号により、ＭＯＳＦＥＴ８がＯＦＦの状態となって
スルーの状態に設定される場合には、ＭＯＳＦＥＴ８は
等価的に容量素子として動作する状態となり、また前記
制御信号によりＭＯＳＦＥＴ８がＯＮの状態となってア
ッテネーションの状態に設定される場合には、ＭＯＳＦ
ＥＴ８は、内部インピーダンスに対応する低抵抗として
動作する状態となる。従って、出力端子２より、スルー
時に出力される信号と、アッテーネーション時に出力さ
れる信号との間には、相互間に大きな位相偏移が生じる
という欠点がある。
【０００４】本発明の目的は、スール時とアッテネーシ
ョン時における出力信号間の位相偏移量を低減すること
のできるステップアッテネータを提供することにある。
ョン時における出力信号間の位相偏移量を低減すること
のできるステップアッテネータを提供することにある。
【０００５】
【課題を解決するための手段】本発明のステップアッテ
ネータの第１の構成は、入力端子と出力端子との間に直
列に接続される第１の抵抗回路および第２の抵抗回路
と、前記第１および第２の抵抗回路の接続点と特定の低
電位端子との間に接続されるアッテネーション切替設定
回路と、前記接続点と前記低電位端子との間に接続され
る位相補償回路とを備えるステップアッテネータであっ
て、前記アッテネーション切替設定回路は、前記接続点
と前記低電位端子との間に直列に接続される第３の抵抗
回路および第１のＭＯＳＦＥＴと、第１の制御端子と前
記第１のＭＯＳＦＥＴのゲートとの間に接続される第４
の抵抗回路とを有し、前記位相補償回路は、前記接続点
と前記低電位端子との間に直列に接続される第２のＭＯ
ＳＦＥＴおよび第５の抵抗回路と、第２の制御端子と前
記第２のＭＯＳＦＥＴのゲートとの間に接続される第６
の抵抗回路とを有し、前記第３の抵抗回路と前記第１の
ＭＯＳＦＥＴの接続点と、前記第２のＭＯＳＦＥＴと前
記第５の抵抗回路の接続点とが相互に接続され、前記第
１および第２の制御端子に対してそれぞれ入力される制
御信号により、前記入力端子に入力される信号に対する
アッテネーションの選択制御を行うことを特徴とする。
ネータの第１の構成は、入力端子と出力端子との間に直
列に接続される第１の抵抗回路および第２の抵抗回路
と、前記第１および第２の抵抗回路の接続点と特定の低
電位端子との間に接続されるアッテネーション切替設定
回路と、前記接続点と前記低電位端子との間に接続され
る位相補償回路とを備えるステップアッテネータであっ
て、前記アッテネーション切替設定回路は、前記接続点
と前記低電位端子との間に直列に接続される第３の抵抗
回路および第１のＭＯＳＦＥＴと、第１の制御端子と前
記第１のＭＯＳＦＥＴのゲートとの間に接続される第４
の抵抗回路とを有し、前記位相補償回路は、前記接続点
と前記低電位端子との間に直列に接続される第２のＭＯ
ＳＦＥＴおよび第５の抵抗回路と、第２の制御端子と前
記第２のＭＯＳＦＥＴのゲートとの間に接続される第６
の抵抗回路とを有し、前記第３の抵抗回路と前記第１の
ＭＯＳＦＥＴの接続点と、前記第２のＭＯＳＦＥＴと前
記第５の抵抗回路の接続点とが相互に接続され、前記第
１および第２の制御端子に対してそれぞれ入力される制
御信号により、前記入力端子に入力される信号に対する
アッテネーションの選択制御を行うことを特徴とする。
【０００６】また、本発明のステップアッテネータの第
２の構成は、総入力端子と総出力端子との間に縦続接続
される複数段のステップアッテネータにより形成される
マルチビット対応のステップアッテネータにおいて、前
記複数段のステップアッテネータに含まれる各ステップ
アッテネータは、それぞれの入力端子と出力端子との間
に直列に接続される第１の抵抗回路および第２の抵抗回
路と、前記第１および第２の抵抗回路の接続点と特定の
低電位端子との間に接続されるアッテネーション切替設
定回路と、前記接続点と前記低電位端子との間に接続さ
れる位相補償回路とを備えるステップアッテネータであ
って、前記アッテネーション切替設定回路は、前記接続
点と前記低電位端子との間に直列に接続される第３の抵
抗回路および第１のＭＯＳＦＥＴと、第１の制御端子と
前記第１のＭＯＳＦＥＴのゲートとの間に接続される第
４の抵抗回路とを有し、前記位相補償回路は、前記接続
点と前記低電位端子との間に直列に接続される第２のＭ
ＯＳＦＥＴおよび第５の抵抗回路と、第２の制御端子と
前記第２のＭＯＳＦＥＴのゲートとの間に接続される第
６の抵抗回路とを有し、前記第３の抵抗回路と前記第１
のＭＯＳＦＥＴの接続点と、前記第２のＭＯＳＦＥＴと
前記第５の抵抗回路の接続点とが相互に接続され、前記
第１および第２の制御端子に対してそれぞれ入力される
制御信号により、前記入力端子に入力される信号に対す
るアッテネーションの選択制御を行うことを特徴とす
る。
２の構成は、総入力端子と総出力端子との間に縦続接続
される複数段のステップアッテネータにより形成される
マルチビット対応のステップアッテネータにおいて、前
記複数段のステップアッテネータに含まれる各ステップ
アッテネータは、それぞれの入力端子と出力端子との間
に直列に接続される第１の抵抗回路および第２の抵抗回
路と、前記第１および第２の抵抗回路の接続点と特定の
低電位端子との間に接続されるアッテネーション切替設
定回路と、前記接続点と前記低電位端子との間に接続さ
れる位相補償回路とを備えるステップアッテネータであ
って、前記アッテネーション切替設定回路は、前記接続
点と前記低電位端子との間に直列に接続される第３の抵
抗回路および第１のＭＯＳＦＥＴと、第１の制御端子と
前記第１のＭＯＳＦＥＴのゲートとの間に接続される第
４の抵抗回路とを有し、前記位相補償回路は、前記接続
点と前記低電位端子との間に直列に接続される第２のＭ
ＯＳＦＥＴおよび第５の抵抗回路と、第２の制御端子と
前記第２のＭＯＳＦＥＴのゲートとの間に接続される第
６の抵抗回路とを有し、前記第３の抵抗回路と前記第１
のＭＯＳＦＥＴの接続点と、前記第２のＭＯＳＦＥＴと
前記第５の抵抗回路の接続点とが相互に接続され、前記
第１および第２の制御端子に対してそれぞれ入力される
制御信号により、前記入力端子に入力される信号に対す
るアッテネーションの選択制御を行うことを特徴とす
る。
【０００７】
【０００８】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【０００９】図１は本発明の第１の実施形態を示すブロ
ック図である。図１に示されるように、本実施形態は、
入力端子１、出力端子２、制御端子３および制御端子４
に対応して、抵抗５、６、７および９と、ＭＯＳＦＥＴ
１０、抵抗１１および１２を含む位相補償回路１３とを
備えて構成されており、抵抗７、９およびＭＯＳＦＥＴ
８はアッテネーション切替設定回路を形成している。
ック図である。図１に示されるように、本実施形態は、
入力端子１、出力端子２、制御端子３および制御端子４
に対応して、抵抗５、６、７および９と、ＭＯＳＦＥＴ
１０、抵抗１１および１２を含む位相補償回路１３とを
備えて構成されており、抵抗７、９およびＭＯＳＦＥＴ
８はアッテネーション切替設定回路を形成している。
【００１０】図１において、当該ステップアッテネータ
をスルーの状態とする場合には、制御端子３に入力され
る“Ｌ”レベルの制御信号によりＭＯＳＦＥＴ８はＯＦ
Ｆの状態となるとともに、制御端子４に入力される
“Ｈ”レベルの制御信号によりＭＯＳＦＥＴ１０はＯＮ
の状態となって、入力端子１に入力される信号は、減衰
されることなく出力端子２を介して出力される。また、
ステップアッテネータをアッテネーションの状態とする
場合には、制御端子３に入力される“Ｈ”レベルの制御
信号によりＭＯＳＦＥＴ８はＯＮの状態となるととも
に、制御端子４に入力される“Ｌ”レベルの制御信号に
よりＭＯＳＦＥＴ１０はＯＦＦの状態となって、入力端
子１に入力される信号は、抵抗５と、抵抗７とＭＯＳＦ
ＥＴ８の内部インピーダンスの直列インピーダンスによ
り減衰されて出力端子２より出力される。
をスルーの状態とする場合には、制御端子３に入力され
る“Ｌ”レベルの制御信号によりＭＯＳＦＥＴ８はＯＦ
Ｆの状態となるとともに、制御端子４に入力される
“Ｈ”レベルの制御信号によりＭＯＳＦＥＴ１０はＯＮ
の状態となって、入力端子１に入力される信号は、減衰
されることなく出力端子２を介して出力される。また、
ステップアッテネータをアッテネーションの状態とする
場合には、制御端子３に入力される“Ｈ”レベルの制御
信号によりＭＯＳＦＥＴ８はＯＮの状態となるととも
に、制御端子４に入力される“Ｌ”レベルの制御信号に
よりＭＯＳＦＥＴ１０はＯＦＦの状態となって、入力端
子１に入力される信号は、抵抗５と、抵抗７とＭＯＳＦ
ＥＴ８の内部インピーダンスの直列インピーダンスによ
り減衰されて出力端子２より出力される。
【００１１】この場合において、ステップアッテネータ
をスルーの状態とする場合と、アッテネーションの状態
とする場合における、当該ステップアッテネータの等価
回路が図２（ａ）および（ｂ）に示される。なお図２に
おいては、図１における抵抗５、６、７および１２の抵
抗値が、それぞれＲ5 、Ｒ6 、Ｒ7 およびＲ12として示
されており、ＭＯＳＦＥＴ８のＯＦＦ状態における等価
的な容量がＣ8 として示され、ＭＯＳＦＥＴ１０のＯＮ
状態における内部抵抗がＲ10として示されている。
をスルーの状態とする場合と、アッテネーションの状態
とする場合における、当該ステップアッテネータの等価
回路が図２（ａ）および（ｂ）に示される。なお図２に
おいては、図１における抵抗５、６、７および１２の抵
抗値が、それぞれＲ5 、Ｒ6 、Ｒ7 およびＲ12として示
されており、ＭＯＳＦＥＴ８のＯＦＦ状態における等価
的な容量がＣ8 として示され、ＭＯＳＦＥＴ１０のＯＮ
状態における内部抵抗がＲ10として示されている。
【００１２】図２（ａ）を参照して明らかなように、ス
ルーの状態においては、抵抗５と６の接続点と接地点と
の間に接続される回路のインピーダンスＺ1 は、入力信
号の角周波数をωとすると次式により与えられる。
ルーの状態においては、抵抗５と６の接続点と接地点と
の間に接続される回路のインピーダンスＺ1 は、入力信
号の角周波数をωとすると次式により与えられる。
【００１３】 Ｚ1 ＝Ｒ7 Ｒ10／（Ｒ7 ＋Ｒ10）＋Ｒ12／（１＋ｊωＣ8 Ｒ12）……（１） また、２（ｂ）を参照して明らかなように、アッテネー
ションの状態においては、抵抗５と６の接続点と接地点
との間に接続される上記回路のインピーダンスＺ2 は、
同様に次式により与えられる。
ションの状態においては、抵抗５と６の接続点と接地点
との間に接続される上記回路のインピーダンスＺ2 は、
同様に次式により与えられる。
【００１４】 Ｚ 2 ＝Ｒ8 Ｒ12／（Ｒ8 ＋Ｒ12）＋Ｒ7 ／（１＋ｊωＣ10Ｒ7 ）……（２） 従って、上記（１）式および（２）式より、当該ステッ
プアッテネータによる減衰量Ａ（ｄＢ）は、各回路素子
が特性インピーダンスＺ0 により正規化されているもの
とすると、次式のように表わされる。
プアッテネータによる減衰量Ａ（ｄＢ）は、各回路素子
が特性インピーダンスＺ0 により正規化されているもの
とすると、次式のように表わされる。
【００１５】 Ａ（ｄＢ） ＝２０ log｜Ｚ1 （Ｒ5 ＋１＋２Ｚ2 ）／Ｚ2 （Ｒ5 ＋１＋２Ｚ1 ）｜ ………（３） 上記の（１）式および（２）式より、位相偏移量が最小
となるように、リアクタンス成分の値の差異を最小にす
るとともに、（３）式により、所望の減衰量が得られる
ように、各素子の値が決定される。本発明においては、
位相補償回路１３の付加により、アッテネーション状態
においても、スルー状態時のリアクタンス成分と同程度
のリアクタンス成分を付加することができ、これによ
り、スルー状態時におけるリアクタンス成分と、アッテ
ネーション状態時におけるリアクタンス成分との変化を
最小にすることが可能となり、ステップアッテネータに
おける通過位相偏移量を最小にすることができる。
となるように、リアクタンス成分の値の差異を最小にす
るとともに、（３）式により、所望の減衰量が得られる
ように、各素子の値が決定される。本発明においては、
位相補償回路１３の付加により、アッテネーション状態
においても、スルー状態時のリアクタンス成分と同程度
のリアクタンス成分を付加することができ、これによ
り、スルー状態時におけるリアクタンス成分と、アッテ
ネーション状態時におけるリアクタンス成分との変化を
最小にすることが可能となり、ステップアッテネータに
おける通過位相偏移量を最小にすることができる。
【００１６】本実施形態の実際のマイクロ波周波数帯の
半導体集積回路に対する１適用例においては、基板は厚
さ８０μｍのＧａＡｓにより形成され、図１に示される
ＦＥＴ８およびＭＯＳＦＥＴ１０は、それぞれゲート幅
が１００μｍに設定されて、アッテネータを形成する抵
抗５（Ｒ5 ）および抵抗６（Ｒ6 ）は共に４．５８Ωに
設定されるとともに、抵抗７（Ｒ7 ）は１４０Ω、抵抗
１２（Ｒ12）は９４０Ωに設定されている。なお、制御
端子３および制御端子４に入力される制御信号は、それ
ぞれ０Ｖおよび−５Ｖである。
半導体集積回路に対する１適用例においては、基板は厚
さ８０μｍのＧａＡｓにより形成され、図１に示される
ＦＥＴ８およびＭＯＳＦＥＴ１０は、それぞれゲート幅
が１００μｍに設定されて、アッテネータを形成する抵
抗５（Ｒ5 ）および抵抗６（Ｒ6 ）は共に４．５８Ωに
設定されるとともに、抵抗７（Ｒ7 ）は１４０Ω、抵抗
１２（Ｒ12）は９４０Ωに設定されている。なお、制御
端子３および制御端子４に入力される制御信号は、それ
ぞれ０Ｖおよび−５Ｖである。
【００１７】図５に示されるのは、当該適用例のシミュ
レーション結果による周波数と位相偏移量との関係と、
従来例における周波数と位相偏移量との関係とを対比し
て示した図である。図５において、特性線１０１は、本
発明による前記マイクロ波周波数帯の半導体集積回路に
対する１適用例のステップアッテネータの位相偏移特性
を示しており、制御端子３に−５Ｖを印加して、制御端
子４に０Ｖを印加した場合の通過位相と、制御端子３に
０Ｖを印加して、制御端子４に０Ｖを印加した場合の通
過位相との差異に相当する位相偏移（ｄｅｇ）が示され
ている。また、特性線１０２は、従来型のステップアッ
テネータによるマイクロ波周波数帯のステップアッテネ
ータの位相偏移特性を示しており、図６のステップアッ
テネータの制御端子３に−５Ｖを印加した場合の通過位
相と、制御端子３に０Ｖを印加した場合の通過位相との
差異に相当する位相偏移（ｄｅｇ）が示されている。
レーション結果による周波数と位相偏移量との関係と、
従来例における周波数と位相偏移量との関係とを対比し
て示した図である。図５において、特性線１０１は、本
発明による前記マイクロ波周波数帯の半導体集積回路に
対する１適用例のステップアッテネータの位相偏移特性
を示しており、制御端子３に−５Ｖを印加して、制御端
子４に０Ｖを印加した場合の通過位相と、制御端子３に
０Ｖを印加して、制御端子４に０Ｖを印加した場合の通
過位相との差異に相当する位相偏移（ｄｅｇ）が示され
ている。また、特性線１０２は、従来型のステップアッ
テネータによるマイクロ波周波数帯のステップアッテネ
ータの位相偏移特性を示しており、図６のステップアッ
テネータの制御端子３に−５Ｖを印加した場合の通過位
相と、制御端子３に０Ｖを印加した場合の通過位相との
差異に相当する位相偏移（ｄｅｇ）が示されている。
【００１８】図５の位相偏移特性に示されるように、本
発明のステップアッテネータにおける位相偏移量は、従
来型のステップアッテネータに対比して約１／２程度の
位相偏移量に低減され、明らかに顕著な改善効果が得ら
れている。
発明のステップアッテネータにおける位相偏移量は、従
来型のステップアッテネータに対比して約１／２程度の
位相偏移量に低減され、明らかに顕著な改善効果が得ら
れている。
【００１９】次に、図３は、本発明の第２の実施形態を
示すブロック図であり、総入力端子１４および総出力端
子１５に対応して、これらの入出力端子間において縦続
接続されるｎ個のステップアッテネータ１６−１〜１６
−ｎにより構成される。これらのｎ個のステップアッテ
ネータ１６−１〜１６−ｎは、それぞれ図１に示される
単ビットに対応するステップアッテネータであり、この
ように、複数の単ビット対応のステップアッテネータを
縦続接続することにより、多ビット対応のステップアッ
テネータが実現される。各ステップアッテネータの動作
については、上記において、図１および図２を参照して
説明したとうりである。
示すブロック図であり、総入力端子１４および総出力端
子１５に対応して、これらの入出力端子間において縦続
接続されるｎ個のステップアッテネータ１６−１〜１６
−ｎにより構成される。これらのｎ個のステップアッテ
ネータ１６−１〜１６−ｎは、それぞれ図１に示される
単ビットに対応するステップアッテネータであり、この
ように、複数の単ビット対応のステップアッテネータを
縦続接続することにより、多ビット対応のステップアッ
テネータが実現される。各ステップアッテネータの動作
については、上記において、図１および図２を参照して
説明したとうりである。
【００２０】
【発明の効果】以上説明したように、本発明は、Ｔ字型
のアッテネータとして構成されるステップアッテネータ
に適用されて、入力側の直列抵抗回路と出力側の直列抵
抗回路の接続点と低電位点との間に設けられているアッ
テネーション切替設定回路に対して位相補償回路を並列
に付加接続し、これらのアッテネーション切替設定回路
および位相補償回路に対して所定の制御信号を入力する
ことにより、スルー動作時およひアッテネーション動作
時における通過位相の偏移量を最小に抑制することがで
きるという効果がある。
のアッテネータとして構成されるステップアッテネータ
に適用されて、入力側の直列抵抗回路と出力側の直列抵
抗回路の接続点と低電位点との間に設けられているアッ
テネーション切替設定回路に対して位相補償回路を並列
に付加接続し、これらのアッテネーション切替設定回路
および位相補償回路に対して所定の制御信号を入力する
ことにより、スルー動作時およひアッテネーション動作
時における通過位相の偏移量を最小に抑制することがで
きるという効果がある。
【図１】本発明の第１の実施形態を示すブロック図であ
る。
る。
【図２】前記第１の実施形態のスルー状態時およびアッ
テネーション状態時における等価回路図である。
テネーション状態時における等価回路図である。
【図３】本発明の第２の実施形態を示すブロック図であ
る。
る。
【図４】前記第１の実施形態および従来例のシミュレー
ションによる位相偏移特性を示す図である。
ションによる位相偏移特性を示す図である。
【図５】従来例を示すブロック図である。
１ 入力端子 ２ 出力端子 ３、４ 制御端子 ５〜７、９、１１、１２ 抵抗 ８、１０ ＭＯＳＦＥＴ １３ 位相補償回路 １４ 総入力端子 １５ 総出力端子 １６ー１〜１６ーｎ ステップアッテネータ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03H 7/24 H03H 11/24 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (2)
- 【請求項１】 入力端子と出力端子との間に直列に接続
される第１の抵抗回路および第２の抵抗回路と、前記第
１および第２の抵抗回路の接続点と特定の低電位端子と
の間に接続されるアッテネーション切替設定回路と、前
記接続点と前記低電位端子との間に接続される位相補償
回路とを備えるステップアッテネータであって、前記ア
ッテネーション切替設定回路は、前記接続点と前記低電
位端子との間に直列に接続される第３の抵抗回路および
第１のＭＯＳＦＥＴと、第１の制御端子と前記第１のＭ
ＯＳＦＥＴのゲートとの間に接続される第４の抵抗回路
とを有し、前記位相補償回路は、前記接続点と前記低電
位端子との間に直列に接続される第２のＭＯＳＦＥＴお
よび第５の抵抗回路と、第２の制御端子と前記第２のＭ
ＯＳＦＥＴのゲートとの間に接続される第６の抵抗回路
とを有し、前記第３の抵抗回路と前記第１のＭＯＳＦＥ
Ｔの接続点と、前記第２のＭＯＳＦＥＴと前記第５の抵
抗回路の接続点とが相互に接続され、前記第１および第
２の制御端子に対してそれぞれ入力される制御信号によ
り、前記入力端子に入力される信号に対するアッテネー
ションの選択制御を行うことを特徴とするステップアッ
テネータ。 - 【請求項２】 総入力端子と総出力端子との間に縦続接
続される複数段のステップアッテネータにより形成され
るマルチビット対応のステップアッテネータにおいて、
前記複数段のステップアッテネータに含まれる各ステッ
プアッテネータは、それぞれの入力端子と出力端子との
間に直列に接続される第１の抵抗回路および第２の抵抗
回路と、前記第１および第２の抵抗回路の接続点と特定
の低電位端子との間に接続されるアッテネーション切替
設定回路と、前記接続点と前記低電位端子との間に接続
される位相補償回路とを備えるステップアッテネータで
あって、前記アッテネーション切替設定回路は、前記接
続点と前記低電位端子との間に直列に接続される第３の
抵抗回路および第１のＭＯＳＦＥＴと、第１の制御端子
と前記第１のＭＯＳＦＥＴのゲートとの間に接続される
第４の抵抗回路とを有し、前記位相補償回路は、前記接
続点と前記低電位端子との間に直列に接続される第２の
ＭＯＳＦＥＴおよび第５の抵抗回路と、第２の制御端子
と前記第２のＭＯＳＦＥＴのゲートとの間に接続される
第６の抵抗回路とを有し、前記第３ の抵抗回路と前記第
１のＭＯＳＦＥＴの接続点と、前記第２のＭＯＳＦＥＴ
と前記第５の抵抗回路の接続点とが相互に接続され、前
記第１および第２の制御端子に対してそれぞれ入力され
る制御信号により、前記入力端子に入力される信号に対
するアッテネーションの選択制御を行うことを特徴とす
るステップアッテネータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8331970A JP2993449B2 (ja) | 1996-12-12 | 1996-12-12 | ステップアッテネータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8331970A JP2993449B2 (ja) | 1996-12-12 | 1996-12-12 | ステップアッテネータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10173464A JPH10173464A (ja) | 1998-06-26 |
| JP2993449B2 true JP2993449B2 (ja) | 1999-12-20 |
Family
ID=18249691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8331970A Expired - Lifetime JP2993449B2 (ja) | 1996-12-12 | 1996-12-12 | ステップアッテネータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2993449B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4214710B2 (ja) * | 2002-04-15 | 2009-01-28 | 三菱電機株式会社 | 可変減衰器 |
| AU2003244981A1 (en) | 2002-07-11 | 2004-02-02 | Koninklijke Philips Electronics N.V. | Optical receiver circuit |
| KR101030050B1 (ko) | 2009-12-14 | 2011-04-21 | 한국과학기술원 | 낮은 위상 변동을 가지는 디지털 감쇠기 |
| CN108023572A (zh) * | 2017-11-16 | 2018-05-11 | 北京遥感设备研究所 | 一种低相差cmos差分数控衰减器 |
-
1996
- 1996-12-12 JP JP8331970A patent/JP2993449B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10173464A (ja) | 1998-06-26 |
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