JP3565667B2 - 利得可変半導体回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、オートマチック・ゲイン・コントロール（ＡＧＣ）回路等の利得可変増幅器等に使用される利得可変回路を半導体回路で実現した利得可変半導体回路に関し、特に歪み特性の劣化が少なく、挿入損失が低い、大きな減衰量の利得可変半導体減衰器に関する。
【０００２】
【従来の技術】
無線通信用受信装置等では、高周波の受信信号を増幅器で増幅した後、局部発振器の出力する一定周波数の発振信号と混合することにより中間周波数信号を生成するが、混合の際には受信信号が一定の振幅であることが要求される。受信信号の振幅は、受信状況に応じて著しく変化する。そのため、混合器の出力信号に基づいて増幅器の増幅率をフィードバック制御することにより、増幅器から常に一定の振幅の信号が出力されるようにしている。このような機能をオートマチック・ゲイン・コントロール（ＡＧＣ）と呼んでいる。ＡＧＣ機能を実現するには、増幅器が利得（ゲイン）を変化させる利得可変機能を有する必要がある。本発明は、このような高周波信号の利得可変機能を実現する回路に関する。
【０００３】
図１から図３は、従来使用されてきた利得可変機能を実現するための回路例を示す図である。なお、以下の例としては、無線通信用受信装置等に使用される回路を例として説明するので、半導体素子としては、ＭＥＳ型の電界効果トランジスタ（ＭＥＳＦＥＴ）を使用した例で説明するが、本発明はこれに限られるものではなく、ＭＯＳＦＥＴ等にも適用可能である。
【０００４】
図１は、アッテネータ型と呼ばれる減衰量が可変の回路、すなわち利得が可変の回路で、２個の電界効果トランジスタ（ＦＥＴ）を組み合わせた回路である。図１に示すように、一方のＦＥＴｒ１は、被制御電極の一方（ドレイン）に入力信号ＲＦｉｎが入力され、被制御電極のもう一方（ソース）から出力信号が出力され、制御電極（ゲート）に制御信号Ｖｂが印加される。もう一方のＦＥＴｈ１は、被制御電極の一方（ドレイン）がＦＥＴｒ１のドレインに接続され、すなわち、ドレインに入力信号ＲＦｉｎが入力され、被制御電極のもう一方（ソース）は容量素子Ｃ１と抵抗Ｒ１を介して接地され、ゲートに制御信号Ｖａが印加される。
【０００５】
ＦＥＴｒ１は、ゲートに印加される制御信号Ｖｂが高レベルの時に導通し、入力信号ＲＦｉｎをそのまま出力信号ＲＦｏｕｔとして出力する。制御信号Ｖｂのレベルが低下すると、それに従って出力信号ＲＦｏｕｔのレベルが低下する。従って、制御信号Ｖｂが高レベルになるほど減衰量は低下し、制御信号Ｖｂが低レベルになるほど減衰量が増加し、Ｖｂがあるレベル以下では減衰量が一定になる。Ｖｂの可変範囲を出力信号ＲＦｏｕｔがリニアに変化する範囲に設定すれば、制御信号Ｖｂを制御することにより入力信号ＲＦｉｎを減衰させることができる。
【０００６】
ＦＥＴｈ１と抵抗Ｒ１と容量素子Ｃ１を直列に接続した直列回路を、入力信号ＲＦｉｎの信号線とグランドの間に接続した回路は、ＦＥＴｈ１が導通すると高周波成分については、入力信号ＲＦｉｎの一部がグランドに流れるため出力信号ＲＦｏｕｔが減衰する。従って、ＦＥＴｈ１のゲートに印加される制御信号Ｖａが増加して、ＦＥＴｈ１を信号が通過し易くなるほど減衰量が増加する。ＦＥＴｈ１が完全に導通した状態では、グランドに分流される割合は抵抗Ｒ１の値によって決定される。
【０００７】
このように、ＦＥＴｒ１による減衰と、ＦＥＴｈ１と抵抗Ｒ１と容量素子Ｃ１の直列回路による減衰は独立であり、利得可変機能を実現するには一方のみでもよい。
図２は、増幅器として動作するＦＥＴａ１のドレイン電圧を可変とすることで減衰量、すなわち利得を変化させるタイプの利得可変回路を示す。ＦＥＴａ１のゲートには増幅する信号ＲＦｉｎが印加され、ドレインにはインダクタンス素子Ｌ１を介して制御信号Ｖｃが印加され、ソースはグランド等の電源の低電位側に接続される。出力信号は、容量素子Ｃ２を介してドレインより出力される。制御信号Ｖｃはインダクタンス素子Ｌ１を介して印加されるため、ドレインをバイアスすることになり、制御信号Ｖｃを変化させることによりＦＥＴａ１の増幅率が変化する。
【０００８】
図３は、増幅器として動作するＦＥＴａ２のゲート電圧を可変とすることで利得を変化させるタイプの利得可変回路を示す。ＦＥＴａ２のゲートには増幅する信号ＲＦｉｎが印加されると共に、インダクタンス素子Ｌ２を介して制御信号Ｖｄが印加される。出力信号は、容量素子Ｃ３を介してドレインより出力される。図示していないが、ドレインとソースの間にはインダクタンス素子を介して電圧が印加される。制御信号Ｖｄはインダクタンス素子Ｌ２を介して印加されるため、ゲートをバイアスすることになり、制御信号Ｖｄを変化させることによりＦＥＴａ１の利得、すなわち減衰量が変化する。
【０００９】
実際の回路は、図１から図３に示した各回路をそれぞれ複数個直列に接続したり、異なる回路を直列に接続することにより実現している。
【００１０】
【発明が解決しようとする課題】
利得可変機能付き回路に要求される性能としては、まずより大きな利得可変幅、低挿入損失、良好な歪み特性、及びその機能の使い易さ等がある。図１に示したアッテネータ型の回路は、減衰量が使用されるトランジスタの特性に大きく左右され、減衰量が大きくなるように設計すれば、その挿入損失も増大する。すなわち、利得可変幅と挿入損失がトレードオフの関係にある。従って、減衰量をあまり大きくすることが難しいという問題がある。
【００１１】
また、図２に示した回路では、増幅器をオン・オフ制御させる制御信号Ｖｃは、低消費電流のＣＭＯＳ型のＬＳＩから出力されるのが一般的であるが、ＣＭＯＳ型のＬＳＩの出力信号の駆動能力は小さいため、制御信号Ｖｃをドレインに直接入力させることはできず、電源とドレインの間に電流容量の大きなスイッチを挿入し、それを制御信号により制御して減衰量を変化させるという方法をとる必要があり、回路が複雑になるという問題があった。
【００１２】
更に、図３に示した回路では、減衰量を大きくするためには、動作点をよりピンチオフに近づけるようにゲートバイアスを設定する必要があり、歪み特性が劣化してしまうという問題点があった。図４は、図３に示した回路の出力特性を示す図であり、利得が１の時（すなわち減衰しない時）には、入力ＲＦｉｎと出力ＲＦｏｕｔは広い範囲でリニアである。この関係がリニアである範囲では、歪みが小さいので、広い入力範囲で歪みが小さいといえる。これに対して、減衰率が５の時には、図示のような特性になり、リニアリティが維持できないため、歪みが増大する。また、減衰量が大きい場合には、歪み特性は入力ＲＦｉｎが大きくなるほど劣化する。
【００１３】
図１から図３に示した利得可変機能を有する従来の回路は、それぞれ上記のような問題点を有しており、それらを組み合わせた回路においても同様の問題を有していた。
本発明は、このような問題を解決するためのものであり、大きな利得可変幅を有するが、低挿入損失で歪み特性の良好な利得可変半導体回路を実現することを目的とする。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、本発明の利得可変半導体回路は、２種類の利得可変回路を組み合わせ、利得の可変範囲を２つの範囲に分け、一方の範囲では一方の利得可変回路の利得のみが変化し、もう一方の利得可変回路の利得は変化せず、もう一方の範囲では一方の利得可変回路の利得は飽和して変化せず、もう一方の利得可変回路の利得が変化するようにする。２種類の利得可変回路がこのような動作を行うように、制御部を設ける。
【００１５】
具体的には、図１に示した形式のアッテネータを第１の利得可変回路とし、図３に示した増幅器を第２の利得可変回路として組み合わせ、利得が大きい場合には、第１の利得可変回路が減衰動作を行うようにし、第２の利得可変回路の利得は一定で変化しないようにし、利得が小さい場合には、第１の利得可変回路の利得は飽和するようにし、第２の利得可変回路が利得を変化させるようにする。
【００１６】
すなわち、本発明の利得可変半導体回路は、減衰量制御信号に基づいて、入力信号の利得を変化させる利得可変半導体回路であって、入力信号が入力され、第１の制御信号に基づいて利得が変化する第１の種類の利得可変回路と、第１の種類の利得可変回路の後段に設けられ、第２の制御信号に基づいて利得が変化する第２の種類の利得可変回路と、減衰量制御信号から第１と第２の制御信号を生成する制御信号生成部とを備え、制御信号生成部は、減衰量制御信号の変化範囲を２つの範囲に分け、大きな利得を指示する一方の範囲では、第１の種類の利得可変回路が減衰量制御信号の変化に応じて利得を減少させると共に、第２の種類の利得可変回路は一定の利得であるように、第１と第２の制御信号を生成し、減衰量制御信号の変化範囲の内の小さな利得を指示するもう一方の範囲では、第１の種類の利得可変回路の利得の減少が飽和して利得が変化しないようにすると共に、第２の種類の利得可変回路の利得が減衰量制御信号の変化に応じて減少するように前記第１と第２の制御信号を生成することを特徴とする。
【００１７】
より具体的には、第１の種類の利得可変回路は、図１に示すような減衰回路で、被制御電極の一方に入力信号が入力され、被制御電極のもう一方から出力信号が出力され、制御電極に第１の制御信号が印加される第１の電界効果トランジスタと、被制御電極の一方に入力信号が入力され、被制御電極のもう一方は抵抗成分を介して接地され、制御電極に第１の制御信号の反転信号が印加される第２の電界効果トランジスタとを備える。第２の種類の利得可変回路は、図３に示すような回路で、制御電極に第１の種類の利得可変回路の出力が入力され、２つの被制御電極のいずれかに出力信号が出力されるように、２つの被制御電極間に電圧が印加される第３の電界効果トランジスタと、一方の端子が第３の電界効果トランジスタの出力に接続され、もう一方の端子から出力信号が出力される容量素子と、第３の電界効果トランジスタの制御電極の電位をバイアスするように、第２の制御信号を印加するゲートバイアス手段とを備える。
【００１８】
上記のように、図１に示すような第１の種類の利得可変回路は、挿入損失の点から減衰量を大きくするのが難しいという問題があり、図３に示す第２の種類の利得可変回路は、歪み特性の点から減衰量を大きくするのが難しく、入力信号の振幅が大きいほど歪み特性が劣化するという問題があった。そこで、それぞれのアッテネータの減衰量はあまり大きくせず、それらを組み合わせて大きな減衰量が得られるようにする。これであれば、挿入損失も増加しない。また、歪み特性については、第２の種類の利得可変回路での歪み特性の劣化が問題となるのは、第２の種類の利得可変回路での減衰量が大きく、それへの入力信号の振幅が大きい場合であり、前段に設けた歪み特性の劣化のない第１の種類の利得可変回路で減衰した上で、第２の種類の利得可変回路で減衰するので、第２の種類の利得可変回路での減衰量は小さくなる上、入力信号の振幅が小さくなるので、歪み特性は劣化は低減される。
【００１９】
ここで、単に種類の異なる利得可変回路を組み合わせる場合と、本発明のように、減衰量の可変範囲を２つの範囲に分け、減衰量の小さい範囲では第１の種類の利得可変回路のみで減衰し、減衰量の大きな範囲では第１の種類の利得可変回路による減衰は飽和させて第２の種類の利得可変回路により減衰を行う構成との差について説明する。
【００２０】
例えば、特開昭６２−２３５８２４号公報には、ＰＩＮダイオードの抵抗値が流れる電流により連続的に可変できる特性を利用して、増幅器の前で信号線をＰＩＮダイオードを介して接地し、増幅器を構成するＦＥＴのゲートバイアスを制御すると共に、このＰＩＮダイオードに流れる電流を制御して増幅率を制御する回路が開示されている。この回路は、いわば、ＰＩＮダイオードとそこに流す電流を制御する部分で構成される第１の種類の利得可変回路と、可変増幅器で構成される第２の種類の利得可変回路を組み合わせた回路といえる。しかし、この回路では、第１の種類の利得可変回路と第２の種類の利得可変回路は、それぞれ減衰量の全可変範囲にわたって動作する点が本発明とは異なる。
【００２１】
減衰量が小さい場合には、いずれにしろ歪みは小さいので得られる歪み特性はほとんど差がない。また、最大の減衰量では、第１の種類の利得可変回路と第２の種類の利得可変回路はそれぞれの最大の減衰量であるから、ほぼ同じ特性であり、減衰量が分割される分歪み特性の劣化は低減されるが、第２の種類の利得可変回路への入力信号の振幅はある程度の大きさであり、本発明でも従来例でも歪み特性はある程度劣化する。
【００２２】
中間の減衰量の場合、従来の回路では、前段と後段の２つの利得可変回路で減衰が行われるため、前段の第１の種類の利得可変回路での減衰量は、その最大の減衰量ではない。これに対して、本発明では、前段の第１の種類の利得可変回路で、その最大の減衰量分の減衰が行われる。従って、後段の第２の種類の利得可変回路への入力信号の振幅は、本発明の回路の方が従来の回路より小さくなる。後段の第２の種類の利得可変回路の歪み特性は入力信号の振幅が大きいほど劣化するので、本発明の方が、後段の第２の種類の利得可変回路への入力信号の振幅が小さい分歪み特性の劣化は低減される。
【００２３】
【発明の実施の形態】
図５は、本発明の実施例の利得可変半導体回路の回路構成を示す図である。
図５に示すように、この回路は、図１に示した減衰器（アッテネータ）をｎ段直列に接続した回路１−１，１−２，…，１−ｎを前段とし、図３に示した増幅器のゲートバイアスを制御する増幅器をｍ段直列に接続した回路２−１，２−２，…，２−ｍを後段とし、制御部３で発生した制御信号を前段と後段の各回路に供給するように構成されている。前段のＦＥＴｒ−１，ＦＥＴｒ−２，…，ＦＥＴｒ−ｎのゲートには、制御電圧Ｖｃｏｎが印加され、ＦＥＴｈ−１，ＦＥＴｈ−２，…，ＦＥＴｈ−ｎのゲートには、制御電圧ＶｃｏｎをインバータＩｎｖで反転した信号／Ｖｃｏｎが印加される。前段の各アッテネータの動作については、図１を参照して説明したので、ここでは省略する。
【００２４】
後段の各増幅器２−１，２−２，…，２−ｍでは、ＦＥＴａ−１，ＦＥＴａ−２，…，ＦＥＴａ−ｍの各ドレインがインダクタンス素子Ｌ４−１，Ｌ４−２，…，Ｌ４−ｍを介して電源の高電位側に接続され、各ソースはグランドに接地されており、各ゲートにはインダクタンス素子Ｌ３−１，Ｌ３−２，…，Ｌ３−ｍを介して制御信号Ｖｅが印加される。
【００２５】
制御部３は、前段のアッテネータを制御する信号を生成する第１の部分と、後段の増幅器を制御する信号を生成する第２の部分とで構成される。第１の部分は、制御電圧Ｖｃｏｎを反転して／Ｖｃｏｎを生成するインバータＩｎｖを有する。第２の部分は、ドレインに制御電圧Ｖｃｏｎが印加されるＦＥＴｃと、ＦＥＴｃのゲート電圧を生成するためのＲ１とＲ２で構成される抵抗分割回路と、ＦＥＴｃのソースとグランドの間に接続され、後段の制御信号Ｖｅを生成するためのＲ３とＲ４で構成される抵抗分割回路とを有する。
【００２６】
図６は、実施例の利得可変半導体回路における、前段と後段及び全体の減衰の特性を示す図であり、図７は実施例の利得可変半導体減衰器を利用した増幅器の利得（ゲイン）の変化を示す図である。図６と図７を参照しながら、図５の回路の動作について説明する。
制御電圧Ｖｃｏｎは、０Ｖから３Ｖまで変化可能で、０．５Ｖから２．５Ｖの範囲での変化に対し、ゲインが変化する。Ｖｃｏｎが１．５Ｖ以上の時には、ＦＥＴｃは動作状態にあり、ＦＥＴｃのソース電圧は約０．６Ｖになる。したがって、Ｖｅは０．６ＶをＲ３とＲ４で抵抗分割した値になり、ここでは０．３Ｖである。従って、Ｖｃｏｎが１．５Ｖ以上の時には、後段のＦＥＴａ−１，ＦＥＴａ−２，…，ＦＥＴａ−ｍのゲートは０．３Ｖでバイアスされることになる。この状態では、各増幅器２−１，２−２，…，２−ｍは所定の高い増幅を行う。従って、減衰は行わない。
【００２７】
前段のＦＥＴｒ−１，ＦＥＴｒ−２，…，ＦＥＴｒ−ｎのゲートにはＶｃｏｎが印加され、ＦＥＴｈ−１，ＦＥＴｈ−２，…，ＦＥＴｈ−ｎのゲートには／Ｖｃｏｎが印加される。図１で説明したように、Ｖｃｏｎが高い時、すなわち／Ｖｃｏｎが小さい時には、ＦＥＴｒ−１，ＦＥＴｒ−２，…，ＦＥＴｒ−ｎは完全に導通状態で、ＦＥＴｈ−１，ＦＥＴｈ−２，…，ＦＥＴｈ−ｎは非導通状態であるから、各アッテネータは信号を減衰しない。従って、Ｖｃｏｎが２．５Ｖ以上では減衰幅はゼロで、最大のゲインを示すことになる。Ｖｃｏｎが徐々に低下するに従ってＦＥＴｒ−１，ＦＥＴｒ−２，…，ＦＥＴｒ−ｎでの減衰量が徐々に増加し、ＦＥＴｈ−１，ＦＥＴｈ−２，…，ＦＥＴｈ−ｎが徐々に導通してこれらからグランドに流れる信号が増加するので、ゲインは減少する。そして、Ｖｃｏｎが１．５Ｖになると、前段の各アッテネータの減衰量は最大に達し、それ以上はＶｃｏｎが低下しても減衰量は一定である。Ｖｃｏｎが１．５Ｖ以下になると、Ｖｃｏｎの低下に応じてＦＥＴｃのソース電圧が低下し、Ｖｅが低下を始める。従って、後段のＦＥＴａ−１，ＦＥＴａ−２，…，ＦＥＴａ−ｍのゲートバイアス値が徐々に低下することになり、後段の各増幅器の増幅量は徐々に低下することになる。そして、Ｖｃｏｎが０．５Ｖに達するとＶｅがゼロＶになり、後段の各増幅器の増幅量は一定になる。
【００２８】
従って、回路全体としては、図６に示すような減衰特性を示すことになる。
【００２９】
【発明の効果】
以上説明したように、本発明によれば、低挿入損失で歪み特性の良好な大きな利得可変幅を有する利得可変半導体減衰器が実現できる。
【図面の簡単な説明】
【図１】利得可変機能を有する従来の回路例を示す図である。
【図２】利得可変機能を有する従来の回路例を示す図である。
【図３】利得可変機能を有する従来の回路例を示す図である。
【図４】図３の従来例における歪み特性が劣化する条件を説明する図である。
【図５】本発明の実施例の利得可変半導体回路の回路構成を示す図である。
【図６】実施例の利得可変半導体回路における、前段と後段及び全体の減衰の特性を示す図である。
【図７】実施例の利得可変半導体回路を利用した増幅器の利得（ゲイン）の変化を示す図である。
【符号の説明】
１−１，１−２，１−ｎ…前段の利得可変回路（アッテネータ）
２−１，２−２，２−ｍ…後段の利得可変回路（増幅器）
３…制御信号生成部

Claims (2)

1. 減衰量制御信号に基づいて、入力信号の利得を変化させる利得可変半導体回路であって、
   前記入力信号が入力され、第１の制御信号に基づいて利得が変化する第１の種類の利得可変回路と、
   該第１の種類の利得可変回路の後段に設けられ、第２の制御信号に基づいて利得が変化する第２の種類の利得可変回路と、
   前記減衰量制御信号から前記第１と第２の制御信号を生成する制御信号生成部とを備え、
   前記制御信号生成部は、
   前記減衰量制御信号の変化範囲を２つの範囲に分け、大きな利得を指示する一方の範囲では、前記第１の種類の利得可変回路が前記減衰量制御信号の変化に応じて利得を減少させると共に、前記第２の種類の利得可変回路は一定の利得であるように、前記第１と第２の制御信号を生成し、
   前記減衰量制御信号の前記変化範囲の内の小さな利得を指示するもう一方の範囲では、前記第１の種類の利得可変回路の利得の減少が飽和して利得が変化しないようにすると共に、前記第２の種類の利得可変回路の利得が前記減衰量制御信号の変化に応じて減少するように前記第１と第２の制御信号を生成し、
   前記制御信号生成部は、前記第２の制御信号を生成するための電界効果トランジスタを含んで構成され、前記減衰量制御信号は、前記電界効果トランジスタのドレイン電極に入力され、前記第２の制御信号が前記電界効果トランジスタのソース電極を介して出力されると共に、前記第２の種類の利得可変回路の利得が一定の利得から減少方向に変化する変位点が、前記電界効果トランジスタのゲート電極に印加される電圧で決定されることを特徴とする利得可変半導体減衰器。
2. 請求項１に記載の利得可変半導体回路であって、
   前記第１の種類の利得可変回路は、
   被制御電極の一方に前記入力信号が入力され、被制御電極のもう一方から出力信号が出力され、制御電極に前記第１の制御信号が印加される第１の電界効果トランジスタと、
   被制御電極の一方に前記入力信号が入力され、被制御電極のもう一方は抵抗成分を介して接地され、制御電極に前記第１の制御信号の反転信号が印加される第２の電界効果トランジスタとを備え、
   前記第２の種類の利得可変回路は、
   制御電極に前記第１の種類の利得可変回路の出力が入力され、２つの被制御電極のいずれかに出力信号が出力されるように、該２つの被制御電極間に電圧が印加される第３の電界効果トランジスタと、
   一方の端子が前記第３の電界効果トランジスタの出力に接続され、もう一方の端子から出力信号が出力される容量素子と、
   前記第３の電界効果トランジスタの前記制御電極の電位をバイアスするように、前記第２の制御信号を印加するゲートバイアス手段とを備える利得可変半導体減衰器。

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