CN111224667B

CN111224667B - 一种用于两步单斜式模数转换器的细量化斜坡发生器

Info

Publication number: CN111224667B
Application number: CN202010047680.8A
Authority: CN
Inventors: 李靖; 廖勇; 张启辉; 肖航; 宁宁; 于奇
Original assignee: University of Electronic Science and Technology of China
Current assignee: University of Electronic Science and Technology of China
Priority date: 2020-01-16
Filing date: 2020-01-16
Publication date: 2022-03-15
Anticipated expiration: 2040-01-16
Also published as: CN111224667A

Abstract

本发明属于模拟数字转换技术领域，特别涉及一种用于两步单斜式模数转换器的细量化斜坡发生器。本发明通过输出缓冲器模块205采用共模不变的方式，解决了斜坡发生器在建立过程中由于斜坡发生器输出缓冲器共模电平变化导致斜坡发生器积分非线性(INL)、微分非线性(DNL)、无杂散动态范围(SFDR)等性能变差的问题；并同时避免了采用衬源短接将衬底寄生电容引入到环路中的问题，对提高斜坡发生器输出信号的线性度有较好的作用；还通过采用一种前馈跨导通路结构和电阻电容补偿结构，实现细量化斜坡发生器输出缓冲器模块205运放的零极点相消的目的，优化了细量化斜坡发生器输出缓冲器模块205的线性度、环路稳定性和建立稳定时间。

Description

一种用于两步单斜式模数转换器的细量化斜坡发生器

技术领域

本发明属于模拟数字转换技术领域，特别涉及一种用于两步单斜式模数转换器的细量化斜坡发生器。

背景技术

斜坡发生器(Single-Slope Generator)实质是数模转换器(DAC,DigitaltoAnalog Converter)，数模转换就是将系统处理后的数字信号转换为模拟信号；将一组数字信号输入到数模转换器，利用参考电压根据数字信号权值累加产生相应的模拟信号。数模转换器(DAC)在图像传感领域具有将数字信号转换成模拟信号的重要作用。DAC目前按照原理划分为Nyquist型和过采样型；Nyquist型DAC按其结构主要分为电阻型DAC、开关电容型DAC、电流舵型DAC。

电流舵型DAC所有的电流都直接流向输出端，能量利用率高；但是对器件的不匹配性很敏感以及有限的电流源输出阻抗，负载电阻对电压有很强的依赖性，进而影响DAC的线性度。电容型DAC虽然不存在直流功耗，但是电容间的不匹配和偏差，各电容的非线性将会影响DAC的线性度。电阻式DAC虽然电阻总是非线性的，但可以用特殊的附加技术使他们的误差较小，进而实现DAC较好的线性度。

两步式ADC(Two-Step ADC)已经得到了非常广泛的应用，包括数码相机、数码摄录机、闭路电视和医疗设备，由于两步式ADC的快速操作特性，在帧升级方面的研究进展被认为是非常重要的。共用斜坡发生器和计数器的工作方式使得芯片面积小、功耗低，非常适用于对于列宽要求严格的图像传感器。两步式ADC会进行粗量化和细量化两步量化，如一个M+N位的两步式ADC，粗量化阶段量化高M位，细量化阶段量化低N位，将两步量化的结果作为最终结果，且量化次数仅需要2^M+2^N次。

现有细量化斜坡发生器DAC采用的具体结构如附图1所示，包括顶部钳位运放模块101，底部钳位运放模块102，电阻阵列和开关阵列模块103，数字控制模块104和传统斜坡发生器输出缓冲器模块105。

但是，在现有细量化斜坡发生器量化过程中，因为输出缓冲器模块105的共模电平随着量化的进行，其共模电平时刻在变化；同时由于现有细量化斜坡发生器中输出缓冲器的运放有限的共模抑制比(Common Mode Rejection Ratio，CMRR)，会在输出缓冲器的输入端引入一个失调电压，将会导致细斜坡发生器输出信号线性度和积分非线性(Integralnonlinearity，INL)变差。

而在现有细量化斜坡发生器电路结构中，由于输出缓冲器共模电平变化的影响，实际量化的输出结果与理论设计值会存在较大差距，影响量化结果的正确性，最终限制两步式ADC的各种性能，包括积分非线性(INL)、微分非线性(DNL)、无杂散动态范围(SFDR)等。

发明内容

针对上述存在问题或不足，为解决现有细量化斜坡发生器中输出缓冲器共模电平的变化，对斜坡发生器转换性能的不利影响；本发明提出了一种用于两步单斜式模数转换器的细量化斜坡发生器，其输出缓冲器采用电流电流负反馈结构，通过将固定低电平VFB电压(外部提供的固定低电平)作为输出缓冲器运放的稳定共模电压接到其正输入端。

本发明的技术方案为：

一种两步单斜式模数转换器的细量化斜坡发生器(具体结构如附图2所示)，包括顶部钳位运放模块201，底部钳位运放模块202，电阻阵列和开关阵列电路模块203，数字逻辑控制模块204，输出缓冲器模块205，NNMOS管(阈值电压小于0的NMOS管)MN2和PMOS管MP2。

顶部钳位运放模块201的输出端接NNMOS管MN2的栅极，正输入端外接固定高电位VFT(外部提供的固定高电平)，负输入端接电阻阵列和开关阵列电路模块203中顶部电阻阵列和开关阵列Res_Array_Top的IN1端，电流镜端NB1接到NNMOS管MN2的源极。顶部钳位运放模块201将电阻阵列和开关阵列电路模块203中Res_Array_Top的IN1端钳位到VFT电位，并通过电流镜支路NB1给MN2的源端注入电流ib1。

底部钳位运放模块202的输出端接PMOS管MP2的栅极，正输入端外接固定低电平VFB，负输入端接电阻阵列和开关阵列电路模块203中底部电阻阵列和开关阵列Res_Array_Bottom的IN2端，电流镜端NB2接到PMOS管MP2的源极。底部钳位运放模块202将电阻阵列和开关阵列电路模块203中Res_Array_Bottom的IN2端钳位到VFB电位，并通过电流镜支路NB2给MP2的源端注入电流ib2。

电阻阵列和开关阵列电路模块203由Res_Array_Top和Res_Array_Bottom两个电阻串和开关阵列组成，其中每个电阻串由2^N个单位电阻Res_unite串联组成，两个电阻串之间串联；两个开关阵列分别由2^N+1个开关组成，每个单位电阻的端口均与一个开关一一对应相接，开关另一端接到IN1或者IN2端，如附图3所示。301为2^N个单位电阻串联，302为2^N+1个开关阵列用于控制接入到顶部钳位运放模块201和底部钳位运放模块202之间的单位电阻数目。Res_Array_Top和Res_Array_Bottom的IN1端和IN2端分别接到顶部钳位运放和底部钳位运放的负输入端，分别将IN1端和IN2端钳位到VFT和VFB。同时开关每次切换过程中，分别保证Res_Array_Top的IN1端与Res_Array_Bottom的IN2端之间的电阻值始终维持单位电阻数目相同，使流过电阻串的电流为恒定值，产生固定的电压Step值。

数字逻辑控制模块(格雷码译码器转换电路)204的输出端DCTL<1:2^N+1>接电阻阵列和开关阵列电路模块203中开关阵列的控制信号端S<1:2^N+1>。数字逻辑控制模块204采用格雷码译码器来转换逻辑控制电路，利用时钟信号CLK_IN分频产生依次高电平的DCTL<1:2^N+1>的逻辑电平控制开关阵列S<1:2^N+1>的N+1个开关依次开启，从而控制接入到顶部钳位运放模块201和底部钳位运放模块202之间的电阻值，在开关切换的过程中，保证Res_Array_Top的IN1端与Res_Array_Bottom的IN2端之间的单位电阻数目始终相同，从而能够保证每次开关切换过程中，流过斜坡发生器的电阻阵列和开关阵列电路模块203的电流始终为固定值。

输出缓冲器模块205正输入端外接固定低电平VFB，VFB通过R1接到输出缓冲器模块205运放(图2中的A)的正输入端；输出缓冲器模块205负输入端接PMOS管MP2的源极(即图2中的V_DAC点)，MP2的源极电压作为输出缓冲器模块205的输入信号，并通过电阻R2接到输出缓冲器模块205运放A的负输入端；运放的输出端VOUT通过R3电阻将VOUT反馈到输出缓冲器模块205运放A的负输入端。此时VFB作为输出缓冲器模块205的共模电平，所以能够实现输出缓冲器模块205的共模固定不变。

R1和R2为输出缓冲器模块205的输入电阻，要求R2的电阻值远大于输出缓冲器模块205输入信号的内阻，且R1的电阻值应该和R2相同，以提高输出缓冲器模块205输入端电阻的匹配度。R3为输出缓冲器模块205的反馈电阻，R3的电阻值大小根据输出缓冲器模块205的放大倍数，以及输出缓冲器模块205运放A的输出幅度、输出电流来确定；R3的值不能取得太小，否则会使输出缓冲器模块205的输出幅值降低，从而会导致输出信号发生畸变；但同时也不能选得太大，主要是电阻过大会引入噪声、漂移、零极点的变化，从而影响带宽、功耗和环路稳定性。

PMOS管MP2的漏极接低电平地GND，栅极接底部钳位运放模块202的输出端，源极接V_DAC，并于输出缓冲器模块205的负输入端相接，衬底接固定低电平VFB。PMOS管MP2的源极通过单位电阻Res_Unite_4与电阻阵列和开关阵列电路模块203的电阻串Res_Array_Bottom连接，能够保证此时PMOS管的衬底电压始终高于PMOS管MP2的源极电压，从能保证PMOS管MP2的衬底电压始终高于PMOS管MP2的栅极电压、源极电压和漏极电压。

NNMOS管MN2的漏极接电源电平VDD，栅极接顶部钳位运放模块201的输出端，源极接到NBI端，并与单位电阻Res_Unite_3的一端相接，衬底接低电平GND。NNMOS管MN2的源极通过单位电阻Res_Unite_3与电阻阵列和开关阵列电路模块203的电阻串Res_Array_Top连接，与单位电阻Res_Unite_4匹配。

所述输出缓冲器模块205包括运放A、电阻R1、电阻R2和电阻R3。运放A采用电流-电流负反馈结构，其内部运放采用两级运放结构，其拓扑结构如附图4所，包括第一级运放gm1、第二级运放gmL、前馈通路gmf401、补偿电路402。采用带gmf前馈通路401结构的运放，增加从输入端引出的前向跨导级gmf不会对电路极点产生明显影响，但通过向输出点OUT注入信号流，将使得零点向左半平面移动。在点OUT处有三路信号，一路为C和R串联补偿电路402，一路为gmL，一路为gmf，因此可推出该结构的零点为：

推出零点位置为：

直观上看是因为gmf提供了一负信号流，抵消了由gm1产生的正信号流，且与gml产生的负信号流汇聚，故产生负零点。因信号通路上只有一个补偿电容，故只产生一个零点。

该零点可用于消除第一次极点，令Z＝P1，(P1＝gmL/CL),则有

通过细调电容C和电阻R可以实现零极点相消，提高该运放的相位裕度和单位增益带宽GBW，进而提高缓冲器的环路稳定性和建立速度。

本发明中电阻阵列和开关阵列电路模块203的电流值通过钳位电压VFT、VFB以及单位电阻Res_unite的值来确定，由于VFT与VFB之间的差值较小，所以流过电阻串的电流值较小，从而使NNMOS管MN2和PMOS管MP2存在稳定性问题和建立问题；因此需要在顶部钳位运放模块201内部采用电流镜结构通过NB1引出一条电流支路ib1；同理，底部钳位运放模块202采用电流镜结构通过NB2引出一支支路电流ib2，使环路稳定性更好和提高环路的建立速度。

本发明中输出缓冲器模块205采用共模不变的方式，解决了现有斜坡发生器在建立过程中由于斜坡发生器输出缓冲器共模电平变化导致斜坡发生器积分非线性(INL)、微分非线性(DNL)、无杂散动态范围(SFDR)等性能变差的问题。将PMOS管MP2的衬底电压接VFB降低了PMOS管MP2的体效应，同时避免了PMOS管MP2采用衬源短接将衬底寄生电容引入到环路中的问题，对提高斜坡发生器输出信号的线性度有较好的作用。同时输出缓冲器模块205运放A采用一种前馈跨导通路结构和电阻电容补偿结构，实现细量化斜坡发生器输出缓冲器模块205运放A的零极点相消的目的，优化了细量化斜坡发生器输出缓冲器模块205的线性度、环路稳定性和建立稳定时间。

附图说明

图1为常见细量化斜坡发生器电路原理图；

图2为优化细量化斜坡发生器电路原理图；

图3为电阻阵列和开关阵列的连接关系图；

图4为共模不变缓冲器运放的拓扑图；

图5为3bit优化细量化斜坡发生器电路结构图。

具体实施方式

结合附图，以一个3bit优化的斜坡发生器结构进一步说明本发明。

图5为3bit的斜坡发生器的整体结构图，其中，R1～R8、Res_unite3、Res_unite4均为单位电阻；NNMOS管MN5、顶部钳位运放501、503模块中的Res&Switch_Array_Top组成顶部钳位环路；NNMOS管MN5的栅极与顶部钳位运放的输出端相接，MN5的源极接单位电阻和电流镜支路BN1，MN5衬底接地；顶部钳位运放的正输入端接固定高电平VFT，负输入端接Res&Switch_Array_Top的IN1端，将IN1端钳位到VFT电位。同理，PMOS管MP5、底部钳位运放502、503模块中的Res&Switch_Array_Bottom组成底部钳位环路；PMOS管MP5的栅极与底部钳位运放的输出端相接，MP5的源极接到单位电阻和电流镜支路NB2相接，MP2的衬底接固定低电平VFB；底部钳位运放的正输入端接固定低电平VFB，负输入端接Res&Switch_Array_Bottom的IN2端，将IN2端钳位到固定低电平VFB。顶部钳位电路501、底部钳位电路502、数字控制逻辑504和电阻开关阵列503组成固定电流产生电路，数字控制逻辑504模块产生开关控制信号DCTL<1:9>，控制503模块中Res&Switch_Array_Top和Res&Switch_Array_Bottom的开关阵列S<1>～S<9>依次开启，保证Res&Switch_Array_Top的IN1端和Res&Switch_Array_Bottom的IN2端之间的电阻数目始终为8个，从而保证电阻串支路的电流恒定。PMOS管MP5的源极V_DAC端通过一个电阻R2接到细量化输出缓冲器505的负输入端，固定低电平VFB作为固定的共模电平通过一个电阻R1接到细量化缓冲器505的正输入端，电阻R3为反馈元件接到VOUT和缓冲器运放的负输入端之间，缓冲器505的输出VOUT作为斜坡发生器的最终输出信号。

当控制逻辑模块504的输出信号S<1:9>＝000000000时，此时Res&Switch_Array_Top和Res&Switch_Array_Botton中的开关S<1>均闭合，S<2>～S<9>均断开；所以此时接到固定电平VFB和VFT之间的电阻是Res&Switch_Array_Bottom中的8个电阻。当控制逻辑模块504的输出信号S<1:9>由000000000变为000000001时，则电阻电容阵列模块503的开关S<2>均闭合，S<1>和S<3>～S<9>均断开，此时接到固定电平VFB和VFT之间的电阻来自两个电阻开关阵列，分别为Res&Switch_Array_Top中的R1和Res&Switch_Array_Bottom中的R2～R8，VFB和VFT之间的电阻数目仍然为8个。在不同的控制逻辑输出信号下，电阻开关阵列模块503的开关切换始终能够保证固定电平VFB和VFT之间的电阻数目为8，从而能够保证流过模块503中电阻串的电流始终为固定值。当电流为固定值时，Step值为固定电流与一个单位电阻的乘积，每当模块503中的开关切换一次，能够保证V_DAC的值在VFB的基础上减小一个Step值，进而实现斜坡发生器的功能。V_DAC接到输出缓冲器模块505的负输入端，此时VFB作为固定电平接到斜坡发生器输出缓冲器505的正输入端，此时输出缓冲器505模块的共模电平不会因为V_DAC值的变化而变化，而是由VFB电平值所决定，所以这种结构能够保证输出缓冲器的共模电压恒定。

因为当共模电平恒定时，能够避免由于输出缓冲器505中有限的共模抑制比，导致在输出缓冲器505运放的输入端由于共模电压变化而产生的失调电压影响，从而提高了斜坡发生器输出信号的线性度和无杂散动态范围。

上述输出缓冲器共模不变的斜坡发生器电路结构适用于Two-Step-ADC系统中。

综上可见，本发明通过输出缓冲器模块205采用共模不变的方式，解决了斜坡发生器在建立过程中由于斜坡发生器输出缓冲器共模电平变化导致斜坡发生器积分非线性(INL)、微分非线性(DNL)、无杂散动态范围(SFDR)等性能变差的问题；并同时避免了采用衬源短接将衬底寄生电容引入到环路中的问题，对提高斜坡发生器输出信号的线性度有较好的作用；还通过采用一种前馈通路结构和电阻电容补偿结构，实现细量化斜坡发生器输出缓冲器模块205运放的零极点相消的目的，优化了细量化斜坡发生器输出缓冲器模块205的线性度、环路稳定性和建立稳定时间。

Claims

1.一种两步单斜式模数转换器的细量化斜坡发生器，其特征在于：包括顶部钳位运放模块201，底部钳位运放模块202，电阻阵列和开关阵列电路模块203，数字逻辑控制模块204，输出缓冲器模块205，NNMOS管MN2和PMOS管MP2；

顶部钳位运放模块201的输出端接NNMOS管MN2的栅极，正输入端外接固定高电位VFT，负输入端接电阻阵列和开关阵列电路模块203中顶部电阻阵列和开关阵列Res_Array_Top的IN1端，电流镜端NB1接到NNMOS管MN2的源极；顶部钳位运放模块201将电阻阵列和开关阵列电路模块203中Res_Array_Top的IN1端钳位到VFT电位，并通过电流镜支路NB1给MN2的源端注入电流ib1；

底部钳位运放模块202的输出端接PMOS管MP2的栅极，正输入端外接固定低电平VFB，负输入端接电阻阵列和开关阵列电路模块203中底部电阻阵列和开关阵列Res_Array_Bottom的IN2端，电流镜端NB2接到PMOS管MP2的源极；底部钳位运放模块202将电阻阵列和开关阵列电路模块203中Res_Array_Bottom的IN2端钳位到VFB电位，并通过电流镜支路NB2给MP2的源端注入电流ib2；

电阻阵列和开关阵列电路模块203由Res_Array_Top和Res_Array_Bottom两个电阻串和开关阵列组成，其中每个电阻串由2^N个单位电阻Res_unite串联组成，两个电阻串之间串联；两个开关阵列分别由2^N+1个开关组成，每个单位电阻的端口均与一个开关一一对应相接，开关另一端接到IN1或者IN2端；开关阵列用于控制接入到顶部钳位运放模块201和底部钳位运放模块202之间的单位电阻数目；Res_Array_Top和Res_Array_Bottom的IN1端和IN2端分别接到顶部钳位运放和底部钳位运放的负输入端，分别将IN1端和IN2端钳位到VFT和VFB；同时开关每次切换过程中，分别保证Res_Array_Top的IN1端与Res_Array_Bottom的IN2端之间的电阻值始终维持单位电阻数目相同，使流过电阻串的电流为恒定值，产生固定的电压Step值；

数字逻辑控制模块204的输出端DCTL<1:2^N+1>接电阻阵列和开关阵列电路模块203中开关阵列的控制信号端S<1:2^N+1>；数字逻辑控制模块204采用格雷码译码器来转换逻辑控制电路，利用时钟信号CLK_IN分频产生依次高电平的DCTL<1:2^N+1>的逻辑电平控制开关阵列S<1:2^N+1>的N+1个开关依次开启，从而控制接入到顶部钳位运放模块201和底部钳位运放模块202之间的电阻值，在开关切换的过程中，保证Res_Array_Top的IN1端与Res_Array_Bottom的IN2端之间的单位电阻数目始终相同，从而能够保证每次开关切换过程中，流过斜坡发生器的电阻阵列和开关阵列电路模块203的电流始终为固定值；

输出缓冲器模块205正输入端外接固定低电平VFB，VFB通过R1接到输出缓冲器模块205运放A的正输入端；输出缓冲器模块205负输入端接PMOS管MP2的源极，MP2的源极电压作为输出缓冲器模块205的输入信号，并通过电阻R2接到输出缓冲器模块205运放A的负输入端；运放A的输出端VOUT通过R3电阻将VOUT反馈到输出缓冲器模块205运放A的负输入端，此时VFB作为输出缓冲器模块205的共模电平，以实现输出缓冲器模块205的共模固定不变；

R1和R2为输出缓冲器模块205的输入电阻，R2的电阻值远大于输出缓冲器模块205输入信号的内阻，且R1的电阻值和R2相同，以提高输出缓冲器模块205输入端电阻的匹配度；R3为输出缓冲器模块205的反馈电阻，R3的电阻值大小根据输出缓冲器模块205的放大倍数，以及输出缓冲器模块205运放A的输出幅度、输出电流来确定；

PMOS管MP2的漏极接低电平地GND，栅极接底部钳位运放模块202的输出端，源极接V_DAC，并于输出缓冲器模块205的负输入端相接，衬底接固定低电平VFB；PMOS管MP2的源极通过单位电阻Res_Unite_4与电阻阵列和开关阵列电路模块203的电阻串Res_Array_Bottom连接，以保证此时PMOS管的衬底电压始终高于PMOS管MP2的源极电压，从而能保证PMOS管MP2的衬底电压始终高于PMOS管MP2的栅极电压、源极电压和漏极电压；

NNMOS管MN2的漏极接电源电平VDD，栅极接顶部钳位运放模块201的输出端，源极接到NBI端，并与单位电阻Res_Unite_3的一端相接，衬底接低电平GND；NNMOS管MN2的源极通过单位电阻Res_Unite_3与电阻阵列和开关阵列电路模块203的电阻串Res_Array_Top连接，与单位电阻Res_Unite_4匹配;

所述输出缓冲器模块205包括运放A、电阻R1、电阻R2和电阻R3；通过细调运放A的电容C和电阻R实现零极点相消。