JP4564558B2 - 差動演算増幅回路とそれを用いたパイプライン型ａ／ｄ変換装置 - Google Patents

Description

本発明は、例えばパイプライン型Ａ／Ｄ変換装置において用いられセットリング誤差補正を行う差動演算増幅回路と、それを用いたパイプライン型Ａ／Ｄ変換装置に関する。

通信システムや映像技術の高度化に伴い、アナログ・デジタル混載システムＬＳＩの担う役割が大きくなっている今日において、アナログ回路の消費電力に対する削減は大きな関心事である。半導体微細加工技術の進歩は、デジタル回路の高性能化・高集積化をもたらすとともに、低電源電圧化による効率的な電力削減を行ってきた。その一方でアナログ回路であるＡ／Ｄ変換器にとっては、トランジスタの基本的性能が上がっているものの、プロセス上の素子バラつきや低電圧化による信号対雑音比（ＳＮＲ）の劣化等への対策が必要であり、確実な性能を得るためのアナログ回路設計を困難なものにしている。

８ビット以上の高分解能で変換周波数が数１０ＭＨｚ〜数１００ＭＨｚの高速Ａ／Ｄ変換器が必要とされる代表的なアプリケーションは、デジタルカメラ・ビデオカメラ等のコンシューマ向け画像・映像機器、超音波・Ｘ線・ＣＴ等の医療用イメージングシステム、そしてワイヤレスＬＡＮ、携帯電話等の無線通信機器のフロントエンドが挙げられる。そのような高速・高分解能が求められるアプリケーションにおいて、広く用いられているのがパイプライン型Ａ／Ｄ変換器である。パイプライン型Ａ／Ｄ変換器は、サンプルホールド回路と、１段当りＭビット（基本は１ビット）のＡ／Ｄ変換を行う基本演算回路（乗算型Ａ／Ｄ変換器（ＭＤＡＣ：Multiplying Digital-to-Analog Converter））を多段従属接続して、パイプライン的な動作を行うことで必要な分解能を得る方式である（例えば、非特許文献特許文献１−２参照。）。

特許第３５９７８１２号公報。 米国特許第６７５６９２８号の明細書。 米国特許第５７４８０４０号の明細書。 特開２００５−２１０６３５号公報。 特開２００７−２７４６３１号公報。 Carl R. Grace et al., A 12b 80MS/s Pipeline ADC with Bootstrapped Digital Calibration", 2004 IEEE International Slid-State Circuits Conference (ISSCC) Digest of Technical Papers, No. 25.5, pp.460-461, February 2004. Boris Murmann et al., "A 12-bit 75-MS/s Pipelined ADC Using Open-Loop Residue Amplification", IEEE Journal of Slid-state Circuits, Vol.38, No.12, pp.2050, 2040-December 2003. Echere Iroaga et al., A 12b, 75 MS/s Pipelined ADC Using Incomplete Settling", 2006 Symposium on VLSI Circuits Digest of Technical Papers, pp.274-275, June 2006. Echere Iroaga et al., "A 12-Bit 75-MS/s Pipelined ADC Using Incomplete Settling", IEEE Journal of Soild-state Circuits, Vol.42, No.4, April 2007. Oaf Stroeble et al., "An 80 MHz 10b Pipeline ADC with Dynamic Range Doubling and Dynamic Reference Selection", 2004 IEEE International Slid-State Circuits Conference (ISSCC) Digest of Technical Papers, No. 25.6, pp.462-463, February 2004.

微細化により性能向上したデジタル技術を積極的に用いることで、アナログ回路の要求精度を緩和するデジタル補正は、パイプラインＡ／Ｄ変換器の誤差要因であるキャパシタミスマッチ、増幅器の有限利得誤差等に一般的に用いられている。同じく誤差要因であるセットリング誤差は、通常、誤差を小さくしようとすると、増幅器のバイアス電流が増加し、電力が増大してしまう。もしセットリング誤差そのものをデジタル補正できるのであれば、セットリング誤差を少なくするための増幅器のバイアス電流を増やす必要がなくなり大幅に電力が削減できるが、定電流領域のあるＡ級増幅器を用いた場合のセットリング誤差は非線型であるため、複雑な補正回路が必要になるという問題点があった。

以下、従来技術に係る各セットリング誤差補正方法とその問題点について詳述する。

まず、非特許文献１においてセットリング誤差非線形補正方法が開示されており、この方法では、クローズドループ・アーキテクチャによるビットパイプライン型Ａ／Ｄ変換器は、有限利得誤差及びスルーイング領域の非線形をデジタル補正する回路を有し、入力信号振幅が大きい場合に、スルーイングの影響によりセットリングが不完全になることで生ずる非線形を、偶数次の関数でフィッテングして補正している。この方法では、不完全なセットリングを２次の非線形関数として補正するため、デジタルで乗算器等が必要で複雑な補正回路となり１４ビット以上の高分解能には適していないという問題点があった。

次いで、非特許文献２−４において、オープンループ・アーキテクチャを用いたセットリング誤差線形補正方法が開示されており、この方法では、オープンループ・アーキテクチャを用いた１２ビットパイプライン型Ａ／Ｄ変換器は、非線形、デバイスのミスマッチ、そして不完全なセットリングをデジタルで補正することで低消費電力を実現している。オープンループ・アーキテクチャのセットリング応答は、回路の時定数が増幅器の動作範囲内では、ＲＬを増幅器の出力抵抗、ＣＬを負荷容量とすると、τ＝ＲＬＣＬとなるため、セットリング応答は、一次のステップ応答で線形な誤差となる。この方法では、オープンループ・アーキテクチャ自体による奇数次（３次と５次）の非線形が残るため、複雑な補正回路が必要となり１４ビット以上の高分解能には適していないという問題点があった。

さらに、非特許文献５においては、ダイナミックレンジダブリングによる誤差補正方法が開示されており、この方法では、従来型１．５ｂｉｔ／ｓｔａｇｅパイプライン段の一段目に、もう２つのコンパレータを付加することで入力振幅をＡ／Ｄ変換器内部の振幅に対し２倍取れるようにして、信号対雑音比（ＳＮＲ）を向上させ、かつ消費電力を削減している。この方法では、付加するコンパレータの消費電力の増加と、付加するサンプリング容量による面積増、デジタル領域でのダイナミックレンジの引き戻しが必要になるという問題点があった。

本発明の目的は以上の問題点を解決し、例えば１４ビット以上の高分解能のＡ／Ｄ変換装置において用いることができ、しかも従来技術に比較して簡単な構成でありかつ高精度でセットリング誤差補正することができる差動演算増幅回路とそれを用いたパイプライン型Ａ／Ｄ変換装置を提供することにある。

第１の発明に係る差動演算増幅回路は、
カスコード接続された第１乃至第４のトランジスタからそれぞれなる２組のカスコード回路に２個の補助差動増幅器が接続されたテレスコピック差動演算増幅回路において、
上記各カスコード回路において、上記第１のトランジスタのゲートと、上記第２のトランジスタのゲートとをそれぞれ第１及び第２カップリングキャパシタを介して接続された当該差動演算増幅回路の入力端子と、
上記各カスコード回路において、カスコード接続された第３のトランジスタと第４のトランジスタの接続点に接続された当該差動演算増幅回路の出力端子と、
上記各カスコード回路において、第１のトランジスタのゲートと上記第１のカップリングキャパシタとの接続点に接続された第１のスイッチと、
上記各カスコード回路において、第４のトランジスタのゲートと上記第２のカップリングキャパシタとの接続点に接続された第２のスイッチとを備え、サンプリングフェーズとホールドフェーズで動作するパイプライン型Ａ／Ｄ変換装置のための差動演算増幅回路であって、
サンプリングフェーズにおいて、第１のスイッチ及び第２のスイッチがオンされて、第１のトランジスタ及び第４のトランジスタの各ゲートには所定のバイアス電圧が印加され、当該差動演算増幅回路の入力端子はコモンモード電圧に設定され、
ホールドフェーズにおいて、第１のスイッチ及び第２のスイッチがオフされて、第１のトランジスタ及び第４のトランジスタの各ゲート電圧は入力端子を介して入力された入力信号に追随して変化し、上記カップリングキャパシタは入力信号のレベルシフタとして動作して、これにより当該差動演算増幅回路はプッシュプル動作することにより、トランスコンダクタンス駆動領域のみで動作し、スルーイング領域で動作することを防止することを特徴とする。

第２の発明に係るパイプライン型Ａ／Ｄ変換装置は、
入力信号をサンプルホールドするサンプルホールド回路と、
上記サンプルホールドされた信号を順次Ａ／Ｄ変換する複数段のＡ／Ｄ変換回路部とを備えたパイプライン型Ａ／Ｄ変換装置において、
上記各Ａ／Ｄ変換回路部は、
当該Ａ／Ｄ変換回路部に入力される信号をサンプルホールドする別のサンプルホールド回路と、
当該Ａ／Ｄ変換回路部に入力される信号をデジタル出力コードにＡ／Ｄ変換するサブＡＤ変換器と、
上記デジタル出力コードをＡ／Ｄ変換するＤ／Ａ変換器と、
上記別のサンプルホールド回路によりサンプルホールドされた信号と、上記Ａ／Ｄ変換された信号との残差を求めて増幅する残差増幅手段とを備え、
上記残差増幅手段は、請求項１記載の差動演算増幅回路により構成され、
上記サブＡ／Ｄ変換器は、入力電圧を所定の参照電圧範囲より狭い第１の参照電圧範囲で制限しかつ出力電圧を上記参照電圧範囲よりも狭い第２の参照電圧範囲で制限する１．５ｂｉｔ／ｓｔａｇｅの伝達特性で、入力電圧をＡ／Ｄ変換することを特徴とする。

上記パイプライン型Ａ／Ｄ変換装置において、上記サブＡ／Ｄ変換器から出力されるデジタル出力コードをフルスケール変換するフルスケール変換器をさらに備え、
上記フルスケール変換器は、上記デジタル出力コードと、当該デジタル出力コードを２ビットシフトしたコードとを単純加算することによりフルスケール変換することを特徴とする。

また、上記パイプライン型Ａ／Ｄ変換装置において、上記各Ａ／Ｄ変換回路部のホールドフェーズの初期において、上記残差増幅手段の差動演算増幅回路の出力端子を短絡するようにリセットするリセット回路をさらに備えたことを特徴とする。

本発明に係るパイプライン型Ａ／Ｄ変換装置のための差動演算増幅回路によれば、セットリング誤差を線形に補正することにより、デジタル領域での補正回路を容易にするだけでなく、要求されるセットリング誤差の精度を大幅に緩和できる。本発明者らのシミュレーション結果によると、セットリング時間が半分に短縮できるので、消費電力が従来に比べ約半分まで削減できる。その理由は、セットリング誤差は、通常、誤差を小さくしようとすると、差動演算増幅器のバイアス電流が増加し、電力が増大してしまう。セットリング誤差そのものをデジタル補正できるのであれば、セットリング誤差を少なくするための増幅器のバイアス電流を増やす必要がなくなるため、アナログ回路の要求精度を緩和するためである。

本発明に係る非スルーイング差動演算増幅器は、スタティックな電力は少ないが、増幅器が容量を充放電する場合に大きな駆動能力を持つ。従来型増幅器のｇｍ駆動領域でほぼ２倍以上の出力駆動電流が得られ、スルーイング領域ではそれ以上の出力駆動電流を得られ、しかも、スタティックな電力は単位バイアス電流ラインが２本であるため折り返しカスコード増幅器の半分ですむため、電力効率が非常に高い。その理由は、定電流駆動ではなく、プッシュプル動作（ＡＢ級動作）であるためである。

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

一般的にナイキストＡ／Ｄ変換器であるパイプラインＡ／Ｄ変換器では、変換速度が速いためオーバーサンプリングは使えず、実効分解能１２ビット以上の高分解能Ａ／Ｄ変換器には、誤差補正回路や大きなサンプリング容量等が必要であり、従来の手法では消費電力がより一層増大し、変換速度にもよるが製品レベルの消費電力は数Ｗに達するものもある。本発明の実施形態においては、高分解能パイプラインＡ／Ｄ変換器を低消費電力で実現するため、定電駆動領域のない非スルーイング高電力効率増幅器によるクローズドループ・アーキテクチャと、出力振幅を制限した例えば好ましくは１．５ｂｉｔ／ｓｔａｇｅ伝達特性を用いて、線形化したセットリング誤差のデジタル補正手法を提案する。

図１は本発明の一実施形態に係るパイプライン型Ａ／Ｄ変換装置の構成を示すブロック図である。図１において、本実施形態に係るパイプライン型Ａ／Ｄ変換装置は、サンプルホールド回路１と、複数ｋ段のＡ／Ｄ変換回路部１０−１〜１０−ｋ（総称して符号１０を付す。）と、各Ａ／Ｄ変換回路部１０の出力端子に接続されたフルスケール変換器２０−１〜２０−ｋ（総称して符号２０を付す。）とを備えて構成される。図１において、アナログ入力信号をサンプルホールド回路１で受けてサンプルホールドし、それ以降は各各Ａ／Ｄ変換回路部１０のパイプライン段により、入力電圧２倍にしかつ入力電圧に対して参照電圧を減加算する。各Ａ／Ｄ変換回路部１０は、コンパレータを用いて前段の出力電圧をＡ／Ｄ変換する低分解能のサブＡ／Ｄ変換器１３と、前段の出力電圧をサンプリングするサンプルホールド回路１１と、サブＡ／Ｄ変換器１３からのデジタル出力コードＹをＤ／Ａ変換するＤ／Ａ変換器１４と、サンプルホールド回路１１からの出力信号からＤ／Ａ変換器１４からの出力信号を減算して残差を演算する減算器１２と、上記残差を増幅する残余利得増幅器１５とを備えて構成される。なお、サブＡ／Ｄ変換器１３からのデジタル出力コードＹはフルスケール変換器２０に出力されて、後述するようにフルスケール変換される。

図２は図１の演算回路部２内の各Ａ／Ｄ変換回路部１０−１〜１０−ｋにおける従来技術に係る入出力伝達特性を示す図である。各Ａ／Ｄ変換回路部１０を冗長２進を用いた１．５ｂｉｔ／ｓｔａｇｅで構成した場合、図２に示すような入出力伝達特性によってＡ／Ｄ変換を行っている。この基本演算回路は乗算型Ｄ／Ａ変換器（ＭＤＡＣ（Multiplying DAC）と呼び、その各段のＡ／Ｄ変換回路部１０での基本演算は次式で表される。

［数１］
Ｖｏｕｔ
＝２^ｋＶｉｎ−（ｄ_０＋２^１ｄ_１＋…＋２^ｋ−１ｄ_ｋ−１）Ｖｒｅｆ

ここで、ｄ_ｉ＝｛−１，０，１；ｉ＝０，１，…，ｋ−１｝である。ＶｒｅｆはＡ／Ｄ変換器のフルスケールを決める参照電圧である。

図３は図１のサンプルホールド回路１からＡ／Ｄ変換回路部１０−２までのスイッチトキャパシタ回路の回路図（差動回路のうち非反転信号処理回路側のみを示し、反転信号処理回路側は同様に構成され図示を省略する。）であり、図４は図３の回路の動作を示すタイミングチャートである。図１３において、サンプルホールド回路１はスイッチＳＷ１１〜ＳＷ１３と差動演算増幅器３とを備えて構成され、各Ａ／Ｄ変換回路部１０は、スイッチＳＷ１〜ＳＷ４と、２個のカップリングキャパシタＣｃと、サブＡ／Ｄ変換器１３と、Ｄ／Ａ変換器１４と、差動演算増幅器１５とを備えて構成される。各段のＡ／Ｄ変換回路部１０は、図４に示すように、サンプルフェーズの処理と、増幅（ホールド）フェーズの処理とを順次繰り返して実行し、奇数段のＡ／Ｄ変換回路部１０と、偶数段のＡ／Ｄ変換回路部１０とは正反対のタイミング（タイミングチャート信号φ１，φ２）で動作する。入力端子から最終段まで半クロック毎に、従来技術では図２に示す入出力伝達特性に従いながら演算結果を後段に渡すことでパイプライン的にＡ／Ｄ変換を行う。全体の分解能は１ステージ当りの分解能とパイプラインの段数で決まる。

図５は図３のＡ／Ｄ変換回路部１０−１〜１０−ｋの差動演算増幅器１５を従来技術に係るＡ級差動演算増幅器で構成したときの当該Ａ級差動演算増幅器の入出力駆動特性を示す図である。図５から明らかなように、過渡状態においてＡ級差動演算増幅器の入力の差電圧が大きいときには、増幅器出力が定電流源として動作し（スルーイング領域）、差電圧が小さいときには、トランスコンダクタンス増幅器（ｇｍ駆動領域）として動作することになる。

図６は図５のＡ級差動演算増幅器の過渡応答特性を示す図である。Ａ級差動演算増幅器が上述のように動作するため、図６に示すように、大きな入力信号に対する過渡応答は、時刻ｔ_ＳＲで増幅器のドライブ特性が定電駆動からｇｍ駆動へと変化する。

図７は本発明者らによるシミュレーション結果であって、従来技術に係るＡ級差動演算増幅器のセットリング誤差特性を示す図である。図７の横軸は入力電圧Ｖｉｎであり、縦軸は各入力電圧におけるセットリング誤差ｅ_ｓｔを表している。誤差特性は、定電流駆動（スルーイング）とｇｍ駆動の複合領域からなる誤差特性のため非線形であり、しかも入力電圧｜Ｖｉｎ｜＞３Ｖｒｅｆ／４の範囲では大きな誤差を生じている。このようなＡ級差動演算増幅器の電流駆動特性の違いによる非線形セットリング誤差特性を補正するには、複雑な補正回路構成が必要となってしまう。非線形なセットリング誤差の主な原因は、Ａ級差動演算増幅器のスルーイングである。

図８は図３のＡ／Ｄ変換回路部１０−１〜１０−ｋの差動演算増幅器１５の具体例である、本発明の実施形態に係る容量結合利得増強カスコード型非スルーイング差動演算増幅器４０の構成を示す回路図である。また、図１９は従来技術に係るテレスコピックカスコード差動演算増幅器４０Ａ（例えば、非特許文献３−５参照。）の構成を示すブロック図である。なお、図８及び図１９において、対称な回路の同様の素子については同一の符号を付している。

図１９の従来技術に係るテレスコピックカスコード差動演算増幅器４０Ａでは、電源電圧ＶＤＤと接地との間に、カスコード接続されたＰチャンネルＭＯＳトランジスタＭＰ１，ＭＰ２、ＮチャンネルＭＯＳトランジスタＭＮ１，ＭＮ２及びバイアス印加用ＮチャンネルＭＯＳトランジスタＭＱ１からそれぞれなる２組のカスコード回路に２個の補助差動増幅器３１，３２が接続されて利得増強がなされ、１対のＮチャンネルＭＯＳトランジスタＭＮ１，ＭＮ１のゲートに入力端子５１，５２が接続される一方、ＰチャンネルＭＯＳトランジスタＭＰ２とＮチャンネルＭＯＳトランジスタＭＮ２の各接続点にそれぞれ出力端子５３，５４が接続されて構成される。なお、１対のＭＯＳトランジスタＭＰ１，ＭＰ１の各ゲートにはコモンモードバイアス電圧ＣＭ＿Ｐが印加され、ＮチャンネルＭＯＳトランジスタＭＱ１のゲートにはバイアス電圧ＶＢＮ１が印加されている。

これに対して、実施形態に係る図８の容量結合利得増強カスコード型非スルーイング差動演算増幅器４０では、図１９の従来技術に比較して、以下の点が異なる。
（１）カスコード接続された各ＭＯＳトランジスタＭＮ１，ＭＰ１のゲートは、それぞれカップリングキャパシタＣｎ、Ｃｐを介して当該増幅器の入力端子５１，５２と容量的に結合される。
（２）１対のＰチャンネルＭＯＳトランジスタＭＰ１，ＭＰ１のゲートには、スイッチＳＷ３１を介してバイアス電圧ＶＢＰ１が印加され、１対のＮチャンネルＭＯＳトランジスタＭＮ１，ＭＮ１のゲートには、スイッチＳＷ３２を介してバイアス電圧ＶＢＮ１が印加される。これにより、１対のＰチャンネルＭＯＳトランジスタＭＰ１，ＭＰ１と並列に接続された１対のＰチャンネルＭＯＳトランジスタＭＰ３，ＭＰ３のゲートは互いに接続されてコモンモード電圧ＣＭ＿Ｐがセットされ、１対のＮチャンネルＭＯＳトランジスタＭＮ１，ＭＮ１と並列に接続された１対のＮチャンネルＭＯＳトランジスタＭＮ３，ＭＮ３のゲートは互いに接続されてコモンモード電圧ＣＭ＿Ｎがセットされる。

以上のように構成された差動演算増幅器４０において、サンプリングフェーズではＨレベルのタイミング信号φａｂに応答して４個のスイッチＳＷ３１，ＳＷ３１，ＳＷ３２，ＳＷ３２がオンし、ＭＯＳトランジスタＭＮ１及びＭＰ１のゲートは、所定の適切な参照電圧にバイアスされ、同時に当該差動演算増幅器４０の入力端子５１，５２は、コモンモード電圧にセットされている。ホールドフェーズではＬレベルのタイミング信号φａｂに応答して４個のスイッチＳＷ３１，ＳＷ３１，ＳＷ３２，ＳＷ３２はオフし、ＭＯＳトランジスタＭＮ１及びＭＰ１は参照電圧から切り離され入力信号に追従するようになる。ここで、カップリングキャパシタＣｎ、Ｃｐは入力信号のレベルシフタとして働き、当該差動演算増幅器４０はプッシュプル動作をするため、ｇｍ駆動領域のみで動作し、スルーイング領域は存在しない。

図９は本発明者らによるシミュレーション結果であって、従来技術に係るＡ級差動演算増幅器及び本実施形態に係る図８の容量結合利得増強カスコード型非スルーイング差動演算増幅器４０の入力電圧Ｖｉｎに対する出力電流Ｉｏｕｔを示す図である。図９から明らかなように、従来技術に係るＡ級差動演算増幅器の最大出力駆動電流が単位バイアス電流で制限されるのに対し、本実施形態に係る非スルーイング差動演算増幅器４０はテール電流源を持たないため大きなｇｍ駆動電流を得られる。非スルーイング差動演算増幅器４０の出力駆動電流は、従来技術に係るＡ級差動演算増幅器のｇｍ駆動領域でほぼ２倍の出力駆動電流が得られ、スルーイング領域ではそれ以上の出力駆動電流を得られ、しかも、スタティックな電力は単位バイアス電流ラインが２本であるため折り返しカスコード増幅器の半分ですむため、電力効率が非常に高い。本実施形態に係る容量結合カスコード型非スルーイング増幅器は、スルーイングがないためセットリング誤差を線形化するが、図９から明らかなように、従来技術の１．５ｂｉｔ／ｓｔａｇｅの伝達特性では｜Ｖｉｎ｜＞３Ｖｒｅｆ／４であるような大きな入力信号に対してはｇｍが減少することにより非線形が生ずる。

図１０は図３のＡ／Ｄ変換回路部１０−１における、出力振幅制限をしない従来技術と、出力振幅制限をした実施形態の１．５ｂｉｔ／ｓｔａｇｅの伝達特性を示す図である。アナログ信号は外部からの入力フル振幅が±０．８Ｖｒ（３．２Ｖｐ−ｐ）であるのに対し、回路内部では、１段目を除いて±０．５Ｖｒの信号振幅でＡ／Ｄ変換を行っている（なお、サンプルホールド増幅器無しの１段目のＡ／Ｄ変換回路部１０−１では±０．６Ｖｒ）。この伝達特性により、大きな入力信号を用いるので高いＳＮＲを確保でき、かつ内部の振幅が比較的小さくなるためトランジスタ性能の高いコアデバイスが使用できる。しかも、基本的には、サブＡ／Ｄ変換器１３のコンパレータの判断基準を図１０となるようにずらしただけなので付加的なサンプリング容量やコンパレータはいらず、１．５ｂｉｔ／ｓｔａｇｅ入出力特性の３つの判断領域（Ｄ＝−１，０，１の領域）で応答特性が比較的似るという特徴をもち誤差補正を容易にしている。また、このままＡ／Ｄ変換した場合のデジタル出力コードＹはフルスケールの８０％に出力振幅が制限され、アナログ入力電圧範囲（−０．８Ｖｒ≦Ｖｉｎ≦＋０．８Ｖｒ）に対するデジタル出力コードＹは次式で表される。なお、−１，０，１の１．５ビットで表現している。

［数２］
（−１ −１ ０ ０…）≦Ｙ≦（１ １ ０ ０…）

デジタル領域でアナログフル振幅（±０．８Ｖｒ）に対し、フルスケールコード
［数３］
Ｚ（−１ −１ −１ −１…≦Ｙ≦１ １ １ １…）
を表すようにするにはデジタルコードＹに対して１／０．８（＝１．２５）倍させてやればよい。より詳しくは、
［数４］
（１＋２^−２＋２^−４）Ｙ＝０．７６１９Ｙ
から１／０．７６１９倍である。また、
［数５］
１．２５＝１＋２^−２
なので、フルスケールコードＺは次式で表される。

［数６］
Ｚ＝（１／０．８）Ｙ＝（１＋２^−２）Ｙ

すなわち、図１８のフルスケール変換器２０の構成例に示すように、デジタル出力コードＹと、そのＹの２ビットシフトの加算によりフルスケール変換ができる。このコード変換は、１５ビットに対し数ビットの拡張コードがあればＡ／Ｄ変換器の動的性能には影響しない。

図１１は図１の偶数段のＡ／Ｄ変換回路部（ＭＤＡＣ）１０の詳細構成を示す回路図である。奇数段のＡ／Ｄ変換回路部１０は同様に構成されるが、後述するように正反対のタイミングで動作する。また、図１２（ａ）は図１の奇数段のＡ／Ｄ変換回路部（ＭＤＡＣ）１０の動作を示すタイミングチャートであり、図１２（ｂ）は図１及び図１１の偶数段のＡ／Ｄ変換回路部（ＭＤＡＣ）１０の動作を示すタイミングチャートである。図１１において、Ｃｓはサンプリングキャパシタであり、ＳＷ４１〜ＳＷ４６はスイッチであり、Ｑ１〜Ｑ６はスイッチングトランジスタである。また、コモンモードレギュレータ４１は、当該Ａ／Ｄ変換回路部１０の出力端子から差動演算増幅器４０の入力端子にカップリングキャパシタＣｃ１を介して接続されており、詳細後述する。奇数段のＡ／Ｄ変換回路部１０と、偶数段のＡ／Ｄ変換回路部１０は正反対のタイミングで動作する。タイミング信号φ２＿ＥＶＥＮのホールドフェーズでの初期の所定の期間で、タイミング信号ＲＥＳＥＶＥＮに応答して動作するスイッチングトランジスタＱ５，Ｑ６からなるリセット回路７０により差動演算増幅器４０の差動出力信号を短時間ショートさせている。若干のホールド時間が犠牲になるものの、次段サンプリング容量の履歴による初期電位の変動を０にリセットすることで、誤差補正を線形にする効果がある。

図１３は本実施形態及び比較例に係る非スルーイング差動演算増幅器４０の入力電圧Ｖｉｎに対するセットリング誤差ｅ_ｓｔを示す図である。すなわち、図１３は、非スルーイング差動演算増幅器４０を用いた１．５ｂｉｔ／ｓｔａｇｅのＡ／Ｄ変換回路部（ＭＤＡＣ）１０のセットリング誤差特性であり、すべてＭＯＳデバイスを使用したときのシミュレーション結果である。図１３では、非スルーイング差動演算増幅器４０に対して、
（ａ）出力振幅が制限された１．５ｂｉｔ／ｓｔａｇｅの伝達特性を用いない場合と、
（ｂ）出力振幅が制限されかつリセットを用いない場合と、
（ｃ）すべての線形化のための要素技術を含む場合（すなわち、出力振幅が制限されリセットを用いる場合）と
におけるセットリング誤差特性を示している。

まず、出力振幅が制限された１．５ｂｉｔ／ｓｔａｇｅの伝達特性を用いない場合には、フル振幅の入力付近で増幅器の線形範囲を超え、トランスコンダクタンスｇｍが劣化するため大きな奇数次の非線形特性が生ずる。また、リセットを用いない場合には、ホールド時間が長くなるためセットリング誤差自体は小さくなるが誤差特性にオフセットが生じ、不連続点での非線形を補正する付加的な回路が必要となる。これらに比べて、すべての要素技術を含むセットリング誤差特性は、線形性が大きく向上していることがわかる。そのため、図７のＡ級差動演算増幅器の非線形なセットリング誤差特性に対して、誤差の線形補正が可能となる。非スルーイング差動演算増幅器４０を用いたセットリング応答は、ｇｍ駆動領域だけでの応答であり、動作領域でｇｍ値の変化がほとんどなければ単純なＲＣ回路におけるステップ応答のように振る舞う。セットリング許容誤差ｅ_ｓｔを仮に１ＬＳＢとすると、１５ビットの分解能では、

［数７］
ｅ_ｓｔ＝１／２１５＝０．００３％

となり、セットリング時間として１０．５必要になる。非スルーイング差動演算増幅器４０を用いた場合の最大セットリング誤差は約０．３％として、この誤差が線形に補正できるとすると、セットリング時間は５．８τ（ここで、τは時定数である。）にまで緩和され約４５％のセットリング時間が削減できる。これは、差動演算増幅器のバイアス電流を増やすことなく、効率を２倍にしたのと同等の効果があるため、結果的に約４５％の電力削減効果になる。

また、図１１のＡ／Ｄ変換回路部（ＭＤＡＣ）１０では、容量結合カスコード型非スルーイング差動演算増幅器４０のコモンモードを制御するためのコモンモードレギュレータ（ＣＭＲ（Common mode regulator））を用いている。非スルーイング差動演算増幅器４０は、テール電流源が存在しないため、本質的に電源変動やコモン変動に弱い。特に、増幅器入力のコモンモードに対して敏感であり、増幅器入力段はテール電流源を持たず疑似差動的に動作するため、パイプライン段の後段になるほど入力コモン成分のオフセットが蓄積して、信号振幅がダイナミックレンジいっぱいまで飽和してしまい、それ以上Ａ／Ｄ変換ができなくなってしまう。増幅器の出力段には、コモンモード補償として単位バイアス電流Ｉｏの２０％の電流を流しているが、入力のコモンが大きく変動する場合には不十分である。

図１４は図１１のコモンモードレギュレータ４１の詳細構成を示す回路図である。図１４において、コモンモードレギュレータ４１は４個のスイッチＳＷ５１〜ＳＷ５４と、帰還キャパシタＣ２を有して積分器を構成する差動演算増幅器５０と、入力キャパシタＣ１とを備えて構成される。すなわち、コモンモードレギュレータ４１は、入力キャパシタＣ１によりＡ／Ｄ変換回路部（ＭＤＡＣ）１０の差動出力電圧（ＶｏｕｔＰ，ＶｏｕｔＭ）と、コモンモード電圧ＶＣＯＭのコモン成分の差を検出し、その差分を、差動演算増幅器５０によるスイッチトキャパシタ積分器で積分し、カップリングキャパシタＣｃ１を介して積分器の出力信号を差動演算増幅器４０の入力端子に伝達する。

図１５は図１１のサンプリングフェーズのときの動作を示す回路図であり、図１６は図１１のホールドフェーズのときの動作を示す回路図である。また、図１７は図１５及び図１６の回路における差動演算増幅器４０から出力されるコモンモード差電圧ΔＶｃｍｏｕｎｔ及び積分用差動演算増幅器５０から出力されるコモンモード積分出力電圧Ｖｃｍｒの時間応答波形を示す図である。

図１６のホールドフェーズのときに、コモンモード差電圧ΔＶｃｍｏｕｔは、入力カップリングキャパシタＣ１によってモニタされ、当該入力電圧と、コモンモード電圧ＶＣＯＭとの差は積分器に蓄積される。図１５のサンプリングフェーズでは、コモンモード積分出力電圧ＶｃｍｒはキャパシタＣｃ１に蓄積され、同時にキャパシタＣｃ１はコモンモード電圧ＶＣＯＭによってリセットされる。次のホールドフェーズにて、キャパシタＣｃ１は蓄積された電荷を増幅器入力に注入することにより、増幅器出力のコモンモードを制御する。長期間の積分（約１μｓ）の積分により出力変動が０になるように、Ａ／Ｄ変換回路部（ＭＤＡＣ）１０とコモンモードレギュレータ４１によるループは、離散時間のネガティブフェードバックシステムとして働く。コモンモード差電圧ΔＶｃｍｏｕｔのコモンモード積分出力電圧Ｖｃｍｒに対する伝達関数Ｈ（ｚ）は、積分器のフィードバック容量をＣ２とすると次式で表される。

コモンモードの電圧変動は直流的なのでωＴ≪π、Ｃ１＝Ｃ２とすると、伝達関数Ｈ（ｊωＴ）は次式で表される。

実施形態のまとめ．
本実施形態の構成の特徴は以下の通りである。

（１）図８に示すように、カスコード段のＭＯＳトランジスタＭＮ１及びＭＰ１のゲートが、カップリングキャパシタＣｐ，Ｃｎを介して増幅器の入力端子５１，５２と容量的に結合した構造がシンプルである非スルーイング増幅器４０が提供される。サンプリングフェーズでは、Ｈレベルのタイミング信号φａｂに応答してスイッチＳＷ３１，ＳＷ３２がオンし、ＭＯＳトランジスタＭＮ１及びＭＰ１のゲートは、所定の適切な参照電圧にバイアスされ、同時に増幅器の入力端子５１，５２はコモンモード電圧にセットされている。ホールドフェーズではＬレベルのタイミング信号φａｂに応答してスイッチＳＷ３１，ＳＷ３２はオフし、ＭＯＳトランジスタＭＮ１及びＭＰ１は参照電圧から切り離され入力信号に追従するようになる。ここで、カップリングキャパシタＣｐ，Ｃｎは入力信号のレベルシフタとして働き、当該増幅器４０はプッシュプル動作をするため、ｇｍ駆動領域のみで定電流駆動（スルーイング）領域は存在しない。
（２）外部からの大きな入力振幅±０．８Ｖｒ（３．２Ｖｐｐ）を扱いつつ、回路内部では、小さな信号振幅±０．５ＶｒでＡ／Ｄ変換を行う振幅を制限した（出力振幅が制限された）１．５ｂｉｔ／ｓｔａｇｅの伝達特性（図１０）により、高いＳＮＲの確保と、トランジスタ性能の高いコアデバイスが使用できる。この構成は、基本的にはサブＡ／Ｄ変換器１３のコンパレータの判断基準をずらしただけなので付加的なサンプリング容量、コンパレータはいらず、１．５ｂｉｔ／ｓｔａｇｅ入出力特性の３つの判断領域（Ｄ＝−１，０，１の領域）で応答特性が比較的似るという特徴を有し、誤差線形補正を容易にしている。
（３）出力振幅が制限された１．５ｂｉｔ／ｓｔａｇｅの伝達特性により、デジタル出力コードＹはフルスケールの８０％に制限されるが、図１９に示すように、ＹとＹの２ビットシフトの単純な加算によりデジタルでのフルスケール変換ができる。
（４）図１２に示すように、パイプライン段でホールドフェーズの初期に行うリセット動作により、差動演算増幅器４０からの差動出力電圧を短時間ショートする。若干のホールド時間が犠牲になるものの、次段サンプリング容量の履歴による初期電位の変動を０にリセットすることで、誤差補正を線形にする効果がある。
（５）図１４に示すように、電源変動やコモンモード電圧の変動に弱い非スルーイング差動演算増幅器４０のコモンモードを制御するため、コモンモードレギュレータ（ＣＭＲ）４１を用いている。

従って、本実施形態によれば、以下の特有の作用効果を有する。

（Ｉ）セットリング誤差を線形に補正することにより、デジタル領域での補正回路を容易にするだけでなく、要求されるセットリング誤差の精度を大幅に緩和できる。本発明者らのシミュレーション結果によると、セットリング時間が半分に短縮できるので、消費電力が従来に比べ約半分まで削減できる。その理由は、セットリング誤差は、通常、誤差を小さくしようとすると、差動演算増幅器のバイアス電流が増加し、電力が増大してしまう。セットリング誤差そのものをデジタル補正できるのであれば、セットリング誤差を少なくするための増幅器のバイアス電流を増やす必要がなくなるため、アナログ回路の要求精度を緩和するためである。
（ＩＩ）非スルーイング増幅器は、スタティックな電力は少ないが、増幅器が容量を充放電する場合に大きな駆動能力を持つ。従来型増幅器のｇｍ駆動領域でほぼ２倍以上の出力駆動電流が得られ、スルーイング領域ではそれ以上の出力駆動電流を得られ、しかも、スタティックな電力は単位バイアス電流ラインが２本であるため折り返しカスコード増幅器の半分ですむため、電力効率が非常に高い。その理由は、定電流駆動ではなく、プッシュプル動作（ＡＢ級動作）であるためである。

変形例．
以上の実施形態においては、利得増強のために補助差動演算増幅器３１，３２を挿入しているが、利得増強の必要がないときは省略してもよい。

以上詳述したように、本発明に係るパイプライン型Ａ／Ｄ変換装置のための差動演算増幅回路によれば、セットリング誤差を線形に補正することにより、デジタル領域での補正回路を容易にするだけでなく、要求されるセットリング誤差の精度を大幅に緩和できる。本発明者らのシミュレーション結果によると、セットリング時間が半分に短縮できるので、消費電力が従来に比べ約半分まで削減できる。その理由は、セットリング誤差は、通常、誤差を小さくしようとすると、差動演算増幅器のバイアス電流が増加し、電力が増大してしまう。セットリング誤差そのものをデジタル補正できるのであれば、セットリング誤差を少なくするための増幅器のバイアス電流を増やす必要がなくなるため、アナログ回路の要求精度を緩和するためである。

本発明に係る非スルーイング差動演算増幅器は、スタティックな電力は少ないが、増幅器が容量を充放電する場合に大きな駆動能力を持つ。従来型増幅器のｇｍ駆動領域でほぼ２倍以上の出力駆動電流が得られ、スルーイング領域ではそれ以上の出力駆動電流を得られ、しかも、スタティックな電力は単位バイアス電流ラインが２本であるため折り返しカスコード増幅器の半分ですむため、電力効率が非常に高い。その理由は、定電流駆動ではなく、プッシュプル動作（ＡＢ級動作）であるためである。

本発明の一実施形態に係るパイプライン型Ａ／Ｄ変換装置の構成を示すブロック図である。 図１の演算回路部２内の各Ａ／Ｄ変換回路部１０−１〜１０−ｋにおける従来技術に係る入出力伝達特性を示す図である。 図１のサンプルホールド回路１からＡ／Ｄ変換回路部１０−２までの回路図（差動回路のうち非反転信号処理回路側のみを示し、反転信号処理回路側を省略する。）である。 図３の回路の動作を示すタイミングチャートである。 図３のＡ／Ｄ変換回路部１０−１〜１０−ｋの差動演算増幅器１５を従来技術に係るＡ級差動演算増幅器で構成したときの当該Ａ級差動演算増幅器の入出力駆動特性を示す図である。 図５のＡ級差動演算増幅器の過渡応答特性を示す図である。 本発明者らによるシミュレーション結果であって、従来技術に係るＡ級差動演算増幅器のセットリング誤差特性を示す図である。 図３のＡ／Ｄ変換回路部１０−１〜１０−ｋの差動演算増幅器１５の具体例である、本発明の実施形態に係る容量結合利得増強カスコード型非スルーイング差動演算増幅器４０の構成を示す回路図である。 本発明者らによるシミュレーション結果であって、従来技術に係るＡ級差動演算増幅器及び本実施形態に係る図８の容量結合利得増強カスコード型非スルーイング差動演算増幅器４０の入力電圧Ｖｉｎに対する出力電流Ｉｏｕｔを示す図である。 図３のＡ／Ｄ変換回路部１０−１における、出力振幅制限をしない従来技術と、出力振幅制限をした実施形態の１．５ｂｉｔ／ｓｔａｇｅの伝達特性を示す図である。 図１の偶数段のＡ／Ｄ変換回路部（ＭＤＡＣ）１０の詳細構成を示す回路図である。 （ａ）は図１の奇数段のＡ／Ｄ変換回路部（ＭＤＡＣ）１０の動作を示すタイミングチャートであり、（ｂ）は図１及び図１１の偶数段のＡ／Ｄ変換回路部（ＭＤＡＣ）１０の動作を示すタイミングチャートである。 本実施形態及び比較例に係る非スルーイング差動演算増幅器の入力電圧Ｖｉｎに対するセットリング誤差ｅ_ｓｔを示す図である。 図１１のコモンモードレギュレータ４１の詳細構成を示す回路図である。 図１１のサンプリングフェーズのときの動作を示す回路図である。 図１１のホールドフェーズのときの動作を示す回路図である。 図１５及び図１６の回路における差動演算増幅器４０から出力されるコモンモード差電圧ΔＶｃｍｏｕｎｔ及び積分用差動演算増幅器５０から出力されるコモンモード積分出力電圧Ｖｃｍｒの時間応答波形を示す図である。 図１のフルスケール変換器２０の構成の一例を示すブロック図である。 従来技術に係るテレスコピックカスコード差動演算増幅器４０Ａの構成を示すブロック図である。

符号の説明

１…サンプルホールド回路、
２…演算回路部、
１０−１〜１０−ｋ…Ａ／Ｄ変換回路部、
１１…サンプルホールド回路、
１２…減算器、
１３…サブＡ／Ｄ変換器、
１４…Ｄ／Ａ変換器、
１５…残差利得増幅器、
２０−１〜１０−ｋ…フルスケール変換器、
３１，３２…補助差動演算増幅器、
４０，５０…差動演算増幅器、
５１，５２…入力端子、
５３，５４…出力端子、
６１…２ビットシフト回路、
６２…加算器、
７０…リセット回路、
Ｃｃ，Ｃｃ１，Ｃｐ，Ｃｎ…カップリングキャパシタ、
Ｃｓ…サンプリングキャパシタ、
Ｃ１…入力キャパシタ、
Ｃ２…帰還キャパシタ、
ＭＰ１，ＭＰ２…ＰチャンネルＭＯＳトランジスタ、
ＭＮ１，ＭＮ２，ＭＮ３…ＮチャンネルＭＯＳトランジスタ、
ＳＷ１〜ＳＷ５４…スイッチ。

Claims (4)

1. カスコード接続された第１乃至第４のトランジスタからそれぞれなる２組のカスコード回路に２個の補助差動増幅器が接続されたテレスコピック差動演算増幅回路において、
   上記各カスコード回路において、上記第１のトランジスタのゲートと、上記第２のトランジスタのゲートとをそれぞれ第１及び第２のカップリングキャパシタを介して接続された当該差動演算増幅回路の入力端子と、
   上記各カスコード回路において、カスコード接続された第３のトランジスタと第４のトランジスタの接続点に接続された当該差動演算増幅回路の出力端子と、
   上記各カスコード回路において、第１のトランジスタのゲートと上記第１のカップリングキャパシタとの接続点に接続された第１のスイッチと、
   上記各カスコード回路において、第４のトランジスタのゲートと上記第２のカップリングキャパシタとの接続点に接続された第２のスイッチとを備え、サンプリングフェーズとホールドフェーズで動作するパイプライン型Ａ／Ｄ変換装置のための差動演算増幅回路であって、
   サンプリングフェーズにおいて、第１のスイッチ及び第２のスイッチがオンされて、第１のトランジスタ及び第４のトランジスタの各ゲートには所定のバイアス電圧が印加され、当該差動演算増幅回路の入力端子はコモンモード電圧に設定され、
   ホールドフェーズにおいて、第１のスイッチ及び第２のスイッチがオフされて、第１のトランジスタ及び第４のトランジスタの各ゲート電圧は入力端子を介して入力された入力信号に追随して変化し、上記カップリングキャパシタは入力信号のレベルシフタとして動作して、これにより当該差動演算増幅回路はプッシュプル動作することにより、トランスコンダクタンス駆動領域のみで動作し、スルーイング領域で動作することを防止することを特徴とする差動演算増幅回路。
2. 入力信号をサンプルホールドするサンプルホールド回路と、
   上記サンプルホールドされた信号を順次Ａ／Ｄ変換する複数段のＡ／Ｄ変換回路部とを備えたパイプライン型Ａ／Ｄ変換装置において、
   上記各Ａ／Ｄ変換回路部は、
   当該Ａ／Ｄ変換回路部に入力される信号をサンプルホールドする別のサンプルホールド回路と、
   当該Ａ／Ｄ変換回路部に入力される信号をデジタル出力コードにＡ／Ｄ変換するサブＡＤ変換器と、
   上記デジタル出力コードをＡ／Ｄ変換するＤ／Ａ変換器と、
   上記別のサンプルホールド回路によりサンプルホールドされた信号と、上記Ａ／Ｄ変換された信号との残差を求めて増幅する残差増幅手段とを備え、
   上記残差増幅手段は、請求項１記載の差動演算増幅回路により構成され、
   上記サブＡ／Ｄ変換器は、入力電圧を所定の参照電圧範囲より狭い第１の参照電圧範囲で制限しかつ出力電圧を上記参照電圧範囲よりも狭い第２の参照電圧範囲で制限する１．５ｂｉｔ／ｓｔａｇｅの伝達特性で、入力電圧をＡ／Ｄ変換することを特徴とするパイプライン型Ａ／Ｄ変換装置。
3. 上記サブＡ／Ｄ変換器から出力されるデジタル出力コードをフルスケール変換するフルスケール変換器をさらに備え、
   上記フルスケール変換器は、上記デジタル出力コードと、当該デジタル出力コードを２ビットシフトしたコードとを単純加算することによりフルスケール変換することを特徴とする請求項２記載のパイプライン型Ａ／Ｄ変換装置。
4. 上記各Ａ／Ｄ変換回路部のホールドフェーズの初期において、上記残差増幅手段の差動演算増幅回路の出力端子を短絡するようにリセットするリセット回路をさらに備えたことを特徴とする請求項２又は３記載のパイプライン型Ａ／Ｄ変換装置。

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