JP2017118239A - 増幅回路 - Google Patents
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Abstract
【課題】動的オフセットの補正やノイズの低減、あるいはトランスインピーダンス回路に適用する場合には位相補償の余裕を確保できるようにした増幅回路を提供する。【解決手段】メインアンプ2は、反転入力端子に入力信号が入力され、非反転入力端子にオフセット補正用アンプ6を介して参照電圧が入力される。オフセット補正用アンプ6は、2差動入力アンプ7、第1コンデンサ8、第2コンデンサ9、第1スイッチ部10、第2スイッチ部11およびクロック生成回路12から構成される。クロック信号φ1、φ2は交互に出力される。クロック信号φ1により第1スイッチ部10が動作し、オフセット補正電圧で補正した参照電圧を出力する。クロックφ2により第2スイッチ部11が動作し、メインアンプ2および2差動入力アンプ7のオフセット補正電圧を第1、第2コンデンサ8、9に記憶させる。【選択図】図1
Description
本発明は、増幅回路に関する。
増幅回路として、例えばセンサなどの検出電流を電圧に変換するトランスインピーダンス回路は、検出電流を検出抵抗Rfbにより電圧変換する回路である。また、増幅回路としては、このようなトランスインピーダンス回路以外に、一般的には入力抵抗と帰還抵抗により増幅度を設定する反転増幅回路などがある。
このようなトランスインピーダンス回路や反転増幅回路において検出精度が悪化する要素としては、抵抗値のバラツキや増幅動作を行うオペアンプのオフセットがある。この場合、抵抗値の初期値のばらつきやオペアンプの静的オフセットについては予め補正することが可能である。例えば、従来の補正技術としては、増幅回路の入力側および基準側を、それぞれDA変換回路を用いて補正をかけるものがある。しかし、このような補正技術は、アンプの静的なオフセット補正が対象であり、アンプのオフセットの動的変動については行われていない。
これに対して、アンプの動的オフセット低減のため、増幅回路にオートゼロアンプを用いる構成を採用するものがある。この構成により、動的オフセットの低減は可能となるが、出力側にオートゼロアンプによるスイッチングノイズが生じてしまったり、フィードバック系の位相補償の余裕が少なくなるため、位相補償が困難となったりするなどの新たな課題がある。
本発明は、上記事情を考慮してなされたもので、その目的は、時間の経過と共に発生する動的オフセットの補正やノイズの低減、あるいはトランスインピーダンス回路に適用する場合には位相補償の余裕を確保できるようにした増幅回路を提供することにある。
請求項1に記載の増幅回路は、入出力端子間に帰還インピーダンス(4)が設けられ、入力端子から入力インピーダンス(3)を介して入力する信号に対して所定レベルの参照信号との差を演算して出力端子から出力する主増幅回路(2)を備えたものであって、前記主増幅回路に対して前記参照信号の入力段に設けられ、オフセット補正電圧を生成する補正用増幅回路(6、31)と、前記主増幅回路(2)および前記補正用増幅回路(6、31)のオフセット補正電圧を記憶する第1コンデンサ(8、8a、8b)および第2コンデンサ(9、9a、9b)と、前記補正用増幅回路(6、31)の動作を切り替えるための第1クロック信号および第2クロック信号を生成するクロック生成回路(12、32)と、前記補正用増幅回路(6、31)に対して前記第1コンデンサ(8、8a、8b)および第2コンデンサ(9、9a、9b)に保存されたオフセット補正電圧を印加して前記参照信号を補正した信号として前記主増幅回路(2)に入力するように接続する第1スイッチ部(10、33)と、前記補正用増幅回路(6、31)に対して前記主増幅回路(2)および前記補正用増幅回路(6、31)のオフセットを補正するオフセット補正電圧を前記第1コンデンサ(8、8a、8b)および前記第2コンデンサ(9、9a、9b)に記憶させるように接続する第2スイッチ部(11、34)とを備え、前記クロック生成回路(12、32)により前記補正用増幅回路(6、31)に対して前記第1クロック信号および第2クロック信号を交互に与えて、前記第1スイッチ部(10、33)および前記第2スイッチ部(11、34)を交互に動作させる。
上記構成を採用することにより、主増幅回路は、入力インピーダンスを介して入力端子入力される信号に対して、参照信号との差を演算して出力する。このとき、主増幅回路では、主増幅回路自身のオフセットやその他の回路要素のばらつきなどに起因して動的なオフセットが生じている。補正用増幅回路は、これらのオフセットによる変動誤差を、オフセット補正電圧を加算した参照信号として主増幅回路に与えるので、主増幅回路においては精度の良い増幅動作を行うことができる。
この場合、補正用増幅回路は、クロック生成回路から第1クロック信号および第2クロック信号を交互に与えられる。補正用増幅回路は、第1スイッチ部を動作させることで第1コンデンサおよび第2コンデンサに保存されたオフセット補正電圧を印加して参照信号を補正した信号として主増幅回路に入力することができる。また、補正用増幅回路は、第2スイッチ部を動作させることで、第1コンデンサおよび第2コンデンサに主増幅回路および補正用増幅回路自身のオフセットを補正するためのオフセット補正電圧を記憶させることができる。
(第1実施形態)
以下、本発明の第1実施形態について、図1〜図5を参照して説明する。
図1において、増幅回路1は、主増幅回路である差動増幅器からなるメインアンプ2を備える。メインアンプ2は、反転入力端子に、入力端子INからインピーダンスZinの入力インピーダンス3を介して入力信号が与えられる。メインアンプ2の出力端子OUTと反転入力端子との間にはインピーダンスZfbの帰還インピーダンス4が接続されている。
以下、本発明の第1実施形態について、図1〜図5を参照して説明する。
図1において、増幅回路1は、主増幅回路である差動増幅器からなるメインアンプ2を備える。メインアンプ2は、反転入力端子に、入力端子INからインピーダンスZinの入力インピーダンス3を介して入力信号が与えられる。メインアンプ2の出力端子OUTと反転入力端子との間にはインピーダンスZfbの帰還インピーダンス4が接続されている。
ここで、増幅回路1が反転増幅回路を構成する場合には、入力インピーダンス3および帰還インピーダンス4は抵抗が使用される。また、増幅回路1がトランスインピーダンス回路として構成される場合には、入力インピーダンス3は実質的にゼロとされ、帰還インピーダンス4はセンス抵抗として設けられる。メインアンプ2の非反転入力端子には基準電源5から参照電圧Vrefがオフセット補正アンプ6を介して入力される。
オフセット補正アンプ6は、補正用増幅回路としての2差動入力アンプ7、第1コンデンサ8、第2コンデンサ9、第1スイッチ部10、第2スイッチ部11およびクロック生成回路12を備えている。2差動入力アンプ7は、差動入力対が2個設けられたものである。2差動入力アンプ7は、図2に示すように、メイン差動入力となる非反転入力端子VIN1+、反転入力端子VIN1−を備えると共に、補正差動入力となる非反転入力端子VIN2+、反転入力端子VIN2−を備えている。また、2差動入力アンプ7は、出力端子VOUTを備えている。
第1コンデンサ8は、メインアンプ2のオフセット補正電圧を記憶するコンデンサである。第2コンデンサ9は、2差動入力アンプ7のオフセット補正電圧を記憶するコンデンサである。第1スイッチ部10は、3個の第1スイッチ10a〜10cを備え、第2スイッチ部11は、4個の第2スイッチ11a〜11dを備えている。クロック生成回路12は、第1スイッチ部10を駆動する第1クロックφ1と、第2スイッチ部11を駆動する第2クロックφ2を生成して出力する。
2差動入力アンプ7において、メイン差動入力の非反転入力端子VIN1+は、第1スイッチ10aを介して基準電源5に接続されると共に、第2スイッチ11dを介してメインアンプ2の反転入力端子に接続されている。メイン差動入力の反転入力端子VIN1−は、第1スイッチ10cを介して出力端子に接続されると共に、第2スイッチ11cを介してメインアンプ2の非反転入力端子に接続されている。2差動入力アンプ7の出力端子VOUTは第1スイッチ10bを介してメインアンプ2の非反転入力端子に接続されている。
2差動入力アンプ7において、補正差動入力の非反転入力端子VIN2+は、第2スイッチ11aを介して基準電源5に接続されると共に、第1コンデンサ8を介してグランドに接続される。補正差動入力の反転入力端子VIN2−は、第2コンデンサ9を介してグランドに接続されると共に、第2スイッチ11bを介して出力端子VOUTに接続されている。
図3は、2差動入力アンプ7の内部構成を具体的に示す一例で、10個のMOSFET7a〜7jと2個の電流源7k、7mから構成されている。なお、電源ラインL1、L2は図1では省略している。4個の入力端子であるメイン差動入力の非反転入力端子VIN1+、反転入力端子VIN1−、補正差動入力の非反転入力端子VIN2+、反転入力端子VIN2−は、それぞれNチャンネル型のMOSFET7a〜7dのゲートに接続されている。
電源ラインL1とL2との間に、Pチャンネル型のMOSFET7e、7fおよびNチャンネル型のMOSFET7g、7a、電流源7kが直列に接続されている。また、電源ラインL1とL2との間に、Pチャンネル型のMOSFET7h、7iおよびNチャンネル型のMOSFET7j、7b、電流源7kが直列に接続されている。MOSFET7aと7gの接続ノードSはMOSFET7cおよび電流源7mを直列に介して電源ラインL2に接続されている。MOSFET7bと7jの接続ノードRはMOSFET7dおよび電流源7mを直列に介して電源ラインL2に接続されている。
MOSFET7fおよび7iは、バイアス電流用のもので、ゲートを共通に接続され、そのゲートに所定電圧VPbiasが印加される。MOSFET7gおよび7jは、バイアス電流用のもので、ゲートを共通に接続され、そのゲートに所定電圧VNbiasが印加される。MOSFET7eおよび7hは、カレントミラー回路を構成しており、ゲートが共通に接続され、そのゲートはMOSFET7fと7gの接続ノードに接続される。MOSFET7iと7jの接続ノードは出力端子VOUTとされる。
上記のように構成された2差動入力アンプ7は、メイン差動入力および補正差動入力のそれぞれの非反転入力端子VIN1+およびVIN2+の入力信号の加算結果と、反転入力端子VIN1−およびVIN2−の入力信号の加算結果との差に応じた信号を出力信号として出力する。
次に、上記構成の作用について説明する。この増幅回路1は、例えば、入力インピーダンス3および帰還インピーダンス4が抵抗などで設定されている場合には反転増幅器として機能する。入力端子INに入力される信号に対して、基準電源5の参照電圧Vrefとの差に応じて増幅した電圧信号として出力端子OUTから出力する。また、入力インピーダンス3がほぼゼロで、帰還インピーダンス4として補償用コンデンサとセンス抵抗などで構成される場合には、メインアンプ2は、トランスインピーダンスアンプとして機能し、入力端子INに入力される微弱な電流を電圧信号に変換して出力する。
上記のような動作を行う際に、一般にメインアンプ2や帰還インピーダンス4にはオフセットが存在する。そして、メインアンプ2をトランスインピーダンスアンプとして使用する場合には、入力電流が微弱であるため、オフセットによる影響が出やすい。この場合、オフセットとしては、素子のばらつきなどに起因した初期的なオフセット分に加えて、時間経過に伴う特性変動などの動的オフセットがある。オフセット補正アンプ6は、このような動的オフセットを含めたオフセット補正をするためのものである。
いま、メインアンプ2のオフセット分をオフセットOS1として入力信号と共に反転入力端子に入力するものとする。オフセット補正アンプ6は、オフセットOS1を補正する補正電圧を生成して出力するものであるが、自身の2差動入力アンプ7においてもオフセットが存在するので、このオフセット分をオフセットOS2としてメイン差動入力の反転入力端子VIN1−に入力するものとする。
次に、図4および図5を参照してオフセット補正アンプ6による補正動作について具体的に説明する。
クロック生成回路12は、第1クロック信号φ1および第2クロック信号φ2を所定時間間隔で交互に出力している。図4に示すように、オフセット補正アンプ6は、第1クロック信号φ1が与えられると、第1スイッチ部10を構成する3個の第1スイッチ10a〜10cがオン状態に切り替わり、第2スイッチ部11を構成する4個の第2スイッチ11a〜11dはオフ状態に切り替えられる。
クロック生成回路12は、第1クロック信号φ1および第2クロック信号φ2を所定時間間隔で交互に出力している。図4に示すように、オフセット補正アンプ6は、第1クロック信号φ1が与えられると、第1スイッチ部10を構成する3個の第1スイッチ10a〜10cがオン状態に切り替わり、第2スイッチ部11を構成する4個の第2スイッチ11a〜11dはオフ状態に切り替えられる。
また、図5に示すように、オフセット補正アンプ6は、第2クロック信号φ2が与えられると、第1スイッチ部10を構成する3個の第1スイッチ10a〜10cがオフ状態に切り替わり、第2スイッチ部11を構成する4個の第2スイッチ11a〜11dがオン状態に切り替えられる。
まず、図4に示す状態では、上記したように第1スイッチ部10の3個の第1スイッチ10a〜10cがオンし、第2スイッチ部11の4個の第2スイッチ11a〜11dがオフする。この状態に切り替わる前には、後述するように図5の動作をすることで、第1コンデンサ8および第2コンデンサ9には、メインアンプ2のオフセットOS1および2差動入力アンプ7のオフセットOS2をキャンセルさせるためのオフセット補正電圧が記憶されている。
これにより、オフセット補正アンプ6は、基準電源5から入力される参照電圧Vrefを、メインアンプ2のオフセットOS1および2差動入力アンプ7のオフセットOS2を補正するようにした参照電圧Vrefxとしてメインアンプ2の非反転入力端子に出力するようになる。この結果、メインアンプ2では、オフセットOS1、OS2をキャンセルした参照電圧Vrefxにより、入力信号と参照電圧Vrefの差に対応した増幅信号を出力端子OUTから出力することができる。
次に、図5に示す状態では、オフセット補正アンプ6は、上記したように第1スイッチ部10の3個の第1スイッチ10a〜10cがオフし、第2スイッチ部11の4個の第2スイッチ11a〜11dがオンする。この状態では、メインアンプ2は、検出動作ではなく補正電圧を生成する動作を実行する。閉ループ内に存在するメインアンプ2のオフセットOS1および2差動入力アンプ7のオフセットOS2がキャンセルするように、第1コンデンサ8および第2コンデンサ9のそれぞれにオフセット補正電圧に相当する電荷が蓄積され、補正電圧が記憶される。
これら第1コンデンサ8および第2コンデンサ9には、第2クロックφ2が与えられる度に、オフセット補正アンプ6によって、その時点でのメインアンプ2のオフセットOS1および2差動入力アンプ7のオフセットOS2がキャンセルするようにオフセット補正電圧に相当する電荷が蓄積され、補正電圧が記憶される。これにより、オフセットOS1、OS2が時間経過とともに変動する場合でも、常に直前のオフセット補正電圧を用いてオフセットのキャンセルをすることができる。
このような第1実施形態によれば、次のような効果を得ることができる。すなわち、クロック生成回路12から第1クロックφ1、第2クロックφ2を、所定時間間隔で交互に出力し、オフセット補正アンプ6は、第2クロックφ2が与えられた時に、その時点でのオフセットに対応したオフセット補正電圧を生成し、第1クロックφ1が与えられた時に、メインアンプ2の増幅動作におけるオフセットをキャンセルさせることができる。
これによって、時間経過に伴うオフセットの変動にも対応して常にオフセットをキャンセルした正確な状態でメインアンプ2による増幅動作を行わせることができる。
これによって、時間経過に伴うオフセットの変動にも対応して常にオフセットをキャンセルした正確な状態でメインアンプ2による増幅動作を行わせることができる。
(第2実施形態)
図6は第2実施形態を示すもので、以下、第1実施形態と異なる部分について説明する。この実施形態では、オフセット補正アンプ6の構成として、2差動入力アンプ7に代えて図6に示す2差動入力アンプ20を用いている。
図6は第2実施形態を示すもので、以下、第1実施形態と異なる部分について説明する。この実施形態では、オフセット補正アンプ6の構成として、2差動入力アンプ7に代えて図6に示す2差動入力アンプ20を用いている。
2差動入力アンプ20は、12個のMOSFET20a〜20m(アフファベット添字「l」は除く)と2個の電流源20n、20pから構成されている。4個の入力端子であるメイン差動入力の非反転入力端子VIN1+、反転入力端子VIN1−、補正差動入力の非反転入力端子VIN2+、反転入力端子VIN2−は、それぞれNチャンネル型のMOSFET20a〜20dのゲートに接続されている。
電源ラインL1とL2との間に、Pチャンネル型のMOSFET20eおよびNチャンネル型のMOSFET20f、20gが直列に接続されている。Pチャンネル型のMOSFET20hは、MOSFET20eとソースおよびゲートを共通に接続されている。MOSFET20hのドレインはゲートに接続され、カレントミラー回路を構成している。MOSFET20hのドレインは、MOSFET20aおよび電流源20nを介して電源ラインL2に接続され、MOSFET20cおよび電流源20pを介して電流ラインL2に接続されている。
Pチャンネル型のMOSFET20mは、MOSFET20iとソースおよびゲートを共通に接続されている。MOSFET20mのドレインはゲートに接続され、カレントミラー回路を構成している。MOSFET20mのドレインは、MOSFET20bおよび電流源20nを介して電源ラインL2に接続され、MOSFET20dおよび電流源20pを介して電流ラインL2に接続されている。
MOSFET20fおよび20jは、バイアス電流用のもので、ゲートを共通に接続され、そのゲートに所定電圧VNbiasが印加される。MOSFET20gおよび20kは、カレントミラー回路を構成しており、ゲートが共通に接続され、そのゲートはMOSFET20eと20fの接続ノードSに接続される。MOSFET20iと20jの接続ノードRは出力端子OUTとされる。
上記のように構成された2差動入力アンプ20は、メイン差動入力および補正差動入力のそれぞれの非反転入力端子VIN1+およびVIN2+の入力信号の加算結果と、反転入力端子VIN1−およびVIN2−の入力信号の加算結果との差に応じた信号を出力信号として出力する。
したがって、このような第2実施形態によっても第1実施形態と同様の作用効果を得ることができる。
したがって、このような第2実施形態によっても第1実施形態と同様の作用効果を得ることができる。
(第3実施形態)
図7から図17は第3実施形態を示すもので、以下、第1実施形態と異なる部分について説明する。この実施形態では、増幅回路30として、オフセット補正アンプ6に代えて、第1補正用増幅回路および第2補正用増幅回路として、オフセット補正アンプ6と同じ構成のオフセット補正部6Aおよび6Bを並列接続したオフセット補正アンプ31を設ける構成である。また、オフセット補正アンプ31は、オフセット補正部6Aおよび6Bに共通のクロック生成回路32を備えている。クロック生成回路32は、第1クロックφ1、第2クロックφ2を所定時間間隔で交互に出力する。
図7から図17は第3実施形態を示すもので、以下、第1実施形態と異なる部分について説明する。この実施形態では、増幅回路30として、オフセット補正アンプ6に代えて、第1補正用増幅回路および第2補正用増幅回路として、オフセット補正アンプ6と同じ構成のオフセット補正部6Aおよび6Bを並列接続したオフセット補正アンプ31を設ける構成である。また、オフセット補正アンプ31は、オフセット補正部6Aおよび6Bに共通のクロック生成回路32を備えている。クロック生成回路32は、第1クロックφ1、第2クロックφ2を所定時間間隔で交互に出力する。
オフセット補正部6Aは、第1実施形態のオフセット補正アンプ6と同じ符号で示し、2差動入力アンプ7、第1および第2コンデンサ8、9は、添字「a」を付して示している。オフセット補正部6Aの第1スイッチ部10は第1クロックφ1で駆動され、第2スイッチ部11は第2クロックφ2で駆動される。
オフセット補正部6Bは、オフセット補正アンプ6と同様の構成としており、2差動入力アンプ7、第1および第2コンデンサ8、9は、添字「b」を付して示している。また、第1、第2スイッチ部10、11に代えて、同位置に同じ構成の第1、第2スイッチ部33、34を設けている。ただし、オフセット補正部6Bにおいては、第1スイッチ部33は第2クロックφ2で駆動され、第2スイッチ部34は、第1クロックφ1で駆動される。
また、前述のクロック生成回路32は、具体的には図8に示すようなロジック回路構成により、クロック信号CLKから第1クロックφ1に相当するクロック信号φCKA1、φCKB1、φCKC1、φCKD1、および第2クロックφ2に相当するφCKA2、φCKB2、φCKC2、φCKD2を生成する。これは、複数個のスイッチ10a〜10c、11a〜11d、33a〜33c、34a〜34dを駆動する際に、それぞれを相互干渉を排除して確実に動作させるために、第1クロックφ1のオン、オフのタイミングおよび第2クロックφ2のオン、オフのタイミングを若干シフトさせたクロックとして生成している。
クロック生成回路32は、17個のインバータ回路32a〜32r(添字「l」は除く)および2個のNAND回路32s、32tを用いて構成している。8個のインバータ回路32a〜32hは直列に接続され、インバータ回路32aの入力端子はクロック信号CLKが入力される。
NAND回路32sの一方の入力端子はインバータ回路32gの出力端子に接続され、他方の入力端子はインバータ回路32aの出力端子に接続される。NAND回路32sの出力端子はインバータ回路32iを介してクロック信号φCKA1の出力端子CKA1に接続される。また、インバータ回路32iの出力端子は、インバータ回路32j、32kを直列に介してクロック信号φCKB1およびφCKD2の出力端子CKB1/CKD2に接続される。
インバータ回路32fの出力端子は、インバータ回路32m、32nを直列に介してクロック信号φCKC1の出力端子CKC1に接続される。また、インバータ回路32nの出力端子はインバータ回路32oを介してクロック信号φCKC2の出力端子CKC2に接続される。
NAND回路32tの一方の入力端子はインバータ回路32hの出力端子に接続され、他方の入力端子はインバータ回路32bの出力端子に接続される。NAND回路32tの出力端子はインバータ回路32pを介してクロック信号φCKA2の出力端子CKA2に接続される。また、インバータ回路32pの出力端子は、インバータ回路32q、32rを直列に介してクロック信号φCKD1およびφCKB2の出力端子CKD1/CKB2に接続される。
ここでは、クロック生成回路32は、オフセット補正部6Aの第1スイッチ部10の3個の第1スイッチ10a〜10cに対して、第1クロック信号φ1に相当するクロック信号として、それぞれ第1クロック信号φ1CKC1、φ1CKD1、φCKC1を与える。また、クロック生成回路32は、オフセット補正部6Aの第2スイッチ部11の4個の第2スイッチ11a〜11dに対して、第2クロック信号φ2に相当するクロック信号として、それぞれ第2クロック信号φ2CKA1、φ2CKA1、φ2CKB1、φ2CKB1を与える。
また、クロック生成回路32は、オフセット補正部6Bの第1スイッチ部33の第1スイッチ33a〜33cに対して、第2クロック信号φ2に相当するクロック信号として、それぞれ第2クロック信号φ2CKC2、φ2CKD2、φ2CKC2を与える。また、クロック生成回路32は、オフセット補正部6Bの第2スイッチ部34の第2スイッチ34a〜34dに対して、第1クロック信号φ1に相当するクロック信号として、それぞれ第1クロック信号φ1CKA2、φ1CKA2、φ1CKB2、φ1CKB2を与える。
なお、上記構成のクロック生成回路32では、遅延時間の生成については各インバータ回路において適宜の時間となるように設定されており、全体として図9に示すようなタイミングで各クロック信号を出力するように構成されている。これにより、クロック生成回路32は、図9中に示すA〜Hの8つの状態に分けてクロック信号が出力された状態が遷移する。この場合、動作状態としては時刻t1までの状態Aおよび時刻t4からt5までの状態Eが目的とする動作の状態であり、それらの間の時刻t1からt4までの状態B〜Dおよび時刻t5からt8までの状態F〜Hは、状態AからEあるいは状態Eから状態Aへの遷移期間の状態とされている。
次に、図9のクロックのタイミングチャートおよび図10〜図17の動作状態図を参照して上記構成の作用について説明する。なお、以下の説明においては、各クロックの変化のタイミングと各スイッチの状態の変化とを中心に説明する。クロック生成回路32においては、クロック信号CLKが時刻taで立ち上がり、一定時間が経過した時刻tbで立ち下がり、以下同様にして繰り返される。
時刻taの状態では、各スイッチは、図10に示すような状態とされており、これは図9の状態Aに相当する期間の状態である。状態Aは、前回の切替タイミングt8から時刻taを経て時刻t1に至る期間である。この状態では、ハイレベルとなっているクロックは、クロック信号φ2CKA1、φ2CKB1、φ2CKC2、φ2CKD2であり、スイッチ11a、11b、11c、11d、スイッチ33a、33b、33cはオンしている。また、ローレベルとなっているクロックは、クロック信号φ1CKC1、φ1CKD1、φ1CKA2、φ1CKB2であり、スイッチ10a、10b、10c、スイッチ34a、34b、34c、34dはオフしている。
この状態Aの期間では、オフセット補正アンプ31は、オフセット補正部6Aにより、第1コンデンサ8aにメインアンプ2のオフセットOS1に対応したオフセット補正電圧が記憶され、第2コンデンサ9aに2差動入力アンプ7aのオフセットOS2に対応したオフセット補正電圧を記憶させる状態である。
また、同じく状態Aの期間では、オフセット補正アンプ31は、オフセット補正部6Bにより、前回の動作によって第1コンデンサ8bに記憶されたメインアンプ2のオフセットOS1に対応したオフセット補正電圧、および第2コンデンサ9bに記憶された2差動入力アンプ7bのオフセットOS2に対応したオフセット補正電圧を用いてオフセット補正された参照電圧Vrefxをメインアンプ2に出力している状態である。
そして、状態Aの期間中、時刻taでクロック信号CLKが立ち上がると、時刻taから若干シフトしたタイミングt1で、状態Bに遷移する。状態Bの期間では、各スイッチは、図11に示すような状態とされている。状態Bは、前回の時刻t1から時刻t2に至る期間である。この状態では、状態Aからクロック信号φ2CKA1がローレベルに変化している期間である。すなわち、図11に示すように、オフセット補正部6Aでは、図10の状態から第2スイッチ部11の第2スイッチ11aおよび11bがオフに変化する。
これにより、オフセット補正部6Aでは、第1コンデンサ8aおよび第2コンデンサ9aが切り離されることで、それぞれに記憶されたオフセットOS1、OS2の情報が保持された状態となる。このとき、オフセット補正部6Bはまだ動作しており、参照電圧Vrefxをメインアンプ2に出力している状態である。
次に、時刻t1から若干シフトしたタイミングt2で、状態Cに遷移する。状態Cの期間では、各スイッチは、図12に示すような状態とされている。状態Cは、前回の時刻t2から時刻t3に至る期間である。この状態では、状態Bからクロック信号φ2CKB1、φ2CKD2がローレベルに変化している期間である。すなわち、図12に示すように、オフセット補正部6Aでは第2スイッチ部11の第2スイッチ11cおよび11dがオフに変化し、オフセット補正部6Bでは第1スイッチ部33の第1スイッチ33bがオフに変化する。
これにより、オフセット補正部6Aでは第1スイッチ部10および第2スイッチ部11のすべてのスイッチ10a〜10c、11a〜11dがオフされた状態に切り替わる。また、オフセット補正部6Bでは、オフセット補正された参照電圧Vrefxをメインアンプ2に出力している状態が終了する。
次に、時刻t2から若干シフトしたタイミングt3で、状態Dに遷移する。状態Dの期間では、各スイッチは、図13に示すような状態とされている。状態Dは、前回の時刻t3から時刻t4に至る期間である。この状態では、状態Cからクロック信号φ1CKB1、φ1CKA2がハイレベルに変化し、クロック信号φ2CKC2がローレベルに変化している期間である。すなわち、図13に示すように、オフセット補正部6Aでは第1スイッチ部10の第1スイッチ10aおよび10cがオンに変化し、オフセット補正部6Bでは第1スイッチ部33の第1スイッチ33a、33cがオフに変化すると共に第2スイッチ部34の第2スイッチ34a、34bがオンに変化する。
次に、時刻t3から若干シフトしたタイミングt4で、状態Eに遷移する。状態Eの期間では、各スイッチは、図14に示すような状態とされている。状態Eは、前回の時刻t4から時刻t5に至る期間である。なお、この状態は前述のように、状態Aと同等の動作期間に対応し、同等の時間が設定される。
この状態では、状態Dからクロック信号φ1CKD1、φ1CKB2がハイレベルに変化している期間である。すなわち、図14に示すように、オフセット補正部6Aでは第1スイッチ部10の第1スイッチ10bがオンに変化し、オフセット補正部6Bでは第1スイッチ部33の第1スイッチ33cがオンに変化すると共に第2スイッチ部34の第2スイッチ34dがオンに変化する。
これにより、オフセット補正部6Aは、第1コンデンサ8aおよび第2コンデンサ9aに記憶させたメインアンプ2のオフセットOS1および2差動入力アンプ7aのオフセットOS2を用いて、メインアンプ2の増幅動作における参照電圧Vrefxを出力する状態となっている。また、オフセット補正部6Bは、第1コンデンサ8bおよび第2コンデンサ9bのそれぞれに、メインアンプ2のオフセットOS1および2差動入力アンプ7aのオフセットOS2を記憶させる状態となる。
そして、状態Eの期間中、時刻tbでクロック信号CLKが立ち下がると、時刻tbから若干シフトしたタイミングt5で、状態Fに遷移する。状態F期間では、各スイッチは、図15示すような状態とされている。状態F、前回の時刻t5から時刻t6に至る期間である。この状態では、状態Eからクロック信号φ1CKA2がローレベルに変化している期間である。すなわち、図15に示すように、オフセット補正部6Bでは第2スイッチ部34の第2スイッチ34aおよび34bがオフに変化する。
これにより、オフセット補正部6Bでは、第1コンデンサ8bおよび第2コンデンサ9bが切り離されることで、それぞれに記憶されたオフセットOS1、OS2の情報が保持された状態となる。このとき、オフセット補正部6Aはまだ動作しており、参照電圧Vrefxをメインアンプ2に出力している状態である。
次に、時刻t5から若干シフトしたタイミングt6で、状態Gに遷移する。状態Gの期間では、各スイッチは、図16に示すような状態とされている。状態Gは、時刻t6から時刻t7に至る期間である。この状態では、状態Eからクロック信号φ1CKD1、φ1CKB2がローレベルに変化している期間である。すなわち、図16に示すように、オフセット補正部6Aでは第1スイッチ部10の第1スイッチ10bがオフに変化し、オフセット補正部6Bでは第2スイッチ部34の第2スイッチ34cおよび34dがオフに変化する。
これにより、オフセット補正部6Aでは、参照電圧Vrefxをメインアンプ2に出力している状態が終了する。また、オフセット補正部6Bでは第1スイッチ部33および第2スイッチ部34のすべてのスイッチ33a〜33c、34a〜34dがオフされた状態に切り替わる。
次に、時刻t6から若干シフトしたタイミングt7で、状態Hに遷移する。状態Hの期間では、各スイッチは、図17に示すような状態とされている。状態Hは、時刻t7から時刻t8に至る期間である。この状態では、状態Gからクロック信号φ2CKA1、φ2CKC2がハイレベルに変化し、クロック信号φ1CKC1がローレベルに変化している期間である。すなわち、図17に示すように、オフセット補正部6Aでは第1スイッチ部10の第1スイッチ10aおよび10cがオフに変化すると共に、第2スイッチ部11の第2スイッチ11a、11bがオンに変化する。また、オフセット補正部6Bでは第1スイッチ部33の第1スイッチ33a、33cがオンに変化する。
そして、この後、時刻t7から若干シフトしたタイミングt8で、前述の状態Aに遷移する。以下、上記した状態A〜Hを繰り返し実行する。
このような第3実施形態によれば、2系統のオフセット補正部6Aおよび6Bを有するオフセット補正回路31を設ける構成としたので、次のような効果を得ることができる。
このような第3実施形態によれば、2系統のオフセット補正部6Aおよび6Bを有するオフセット補正回路31を設ける構成としたので、次のような効果を得ることができる。
すなわち、メインアンプ2による検出動作は、状態Aの期間においてオフセット補正部6Bにより、遷移状態B〜Dの期間を経た後の状態Eの期間においてオフセット補正部6Aにより、オフセット補正を行った参照電圧Vrefxでほぼ連続的に行うことができる。
また、メインアンプ2のオフセットOS1および2差動入力アンプ7a、7bのオフセットOS2のオフセット補正動作は、検出動作を行っていない側のオフセット補正部6A、6Bによりほぼ連続的に行うことができる。
さらに、2系統のオフセット補正部6A、6Bの動作が干渉しないように、クロック生成回路32を設けて、クロックのタイミングをずらすようにしたので、相互干渉を防止して確実に動作させることができる。
さらに、2系統のオフセット補正部6A、6Bの動作が干渉しないように、クロック生成回路32を設けて、クロックのタイミングをずらすようにしたので、相互干渉を防止して確実に動作させることができる。
(第4実施形態)
図18は第4実施形態を示すもので、以下、第3実施形態と異なる部分について説明する。この実施形態では、増幅回路40として、オフセット補正アンプ31とメインアンプ2との間にローパスフィルタ41を設ける構成としている。ローパスフィルタ41は、抵抗41aおよびコンデンサ41bから構成されており、ノイズ成分となる高周波数の領域の信号をカットする。
図18は第4実施形態を示すもので、以下、第3実施形態と異なる部分について説明する。この実施形態では、増幅回路40として、オフセット補正アンプ31とメインアンプ2との間にローパスフィルタ41を設ける構成としている。ローパスフィルタ41は、抵抗41aおよびコンデンサ41bから構成されており、ノイズ成分となる高周波数の領域の信号をカットする。
オフセット補正アンプ31では、第1スイッチ部10、33、第2スイッチ部11、34の多数のスイッチが設けられている。特に2差動入力アンプ7a、7bの出力段に位置するスイッチは、メインアンプ2への入力信号のノイズ成分として大きく影響する。このため、ローパスフィルタ41を介してメインアンプ2に出力することでノイズ成分を抑制することができる。
したがって、このような第4実施形態によっても、第3実施形態と同様の作用効果が得られると共に、オフセット補正アンプ31により発生するノイズを除去してメインアンプ2に与えることができる。
(第5実施形態)
図19は第5実施形態を示すもので、以下、第3実施形態と異なる部分について説明する。この実施形態では、増幅回路50として、トランスインピーダンスアンプとして用いる構成としたものである。トランスインピーダンスアンプは、センサなどの検出出力である微弱なセンサ電流を電圧信号に変換するものである。
図19は第5実施形態を示すもので、以下、第3実施形態と異なる部分について説明する。この実施形態では、増幅回路50として、トランスインピーダンスアンプとして用いる構成としたものである。トランスインピーダンスアンプは、センサなどの検出出力である微弱なセンサ電流を電圧信号に変換するものである。
入力端子INにはセンサからセンサ電流が入力される。入力インピーダンス3は実質的にインピーダンスとして増幅動作には寄与しないノイズ除去用のEMCフィルタが設けられる。具体的には、EMCフィルタを構成する入力インピーダンス3は、抵抗3aとその両端にグランドとの間に接続されたコンデンサ3b、3cを備える構成である。
また、帰還インピーダンス4としては、センス抵抗4aおよび位相補償用のコンデンサ4bの並列回路が設けられる。また、この実施形態では、メインアンプ2の反転入力端子の入力部に保護用抵抗51が設けられている。保護用抵抗51は、メインアンプ2のゲート保護用であると共に、ノイズ除去用の機能も兼ね備えたものである。
上記構成の増幅回路50によれば、オフセット補正アンプ31が前述と同様にして機能するので、センサ電流の増幅動作においてメインアンプ2のオフセットOS1や2差動入力アンプ7a、7bのオフセットOS2についてもオフセット補正をした状態で参照電圧Vrefxにより増幅動作が行われる。これによって、静的オフセットおよび動的オフセットに起因した誤差を極力低減して、精度の高い増幅動作を行うことができる。
また、トランスインピーダンスアンプとして構成した増幅回路50では、オフセット補正用アンプ31によるオフセット補正動作では、メインアンプ2に対して位相のずれなどの影響を与えない閉ループ状態で動作させることができる。これによって、位相補償用コンデンサ4bによる位相補償の調整を行う場合の余裕度を小さくするような制限をすることなくオフセット補正動作を行うことができる。
(他の実施形態)
なお、本発明は、上述した実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。
なお、本発明は、上述した実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。
第2実施形態で示した2差動入力アンプ20は、第3〜第5実施形態の増幅回路30、40、50の2差動入力アンプ7a、7bに適用することができる。
第4実施形態で示したローパスフィルタ41は、第1、第2実施形態にも適用することができる。
第4実施形態で示したローパスフィルタ41は、第1、第2実施形態にも適用することができる。
第5実施形態は、第3実施形態の構成をトランスインピーダンスアンプとして用いた場合で説明したが、第1、第2実施形態にも適用することができる。
上記各実施形態は、反転増幅回路として構成することができる。
上記各実施形態は、反転増幅回路として構成することができる。
図面中、1、30、40、50は増幅回路、2はメインアンプ(主増幅回路)、3は入力インピーダンス、4は帰還インピーダンス、4aはセンス抵抗、4bは補償用コンデンサ、5は基準電源、6、31はオフセット補正アンプ(補正用増幅回路)、6A、6Bはオフセット補正部(補正用増幅回路)、7、7a、7b、20は2差動入力アンプ、8、8a、8bは第1コンデンサ、9、9a、9bは第2コンデンサ、10、33は第1スイッチ部、10a〜10c、33a〜33cは第1スイッチ、11、34は第2スイッチ部、11a〜11d、34a〜34dは第2スイッチ、12、32はクロック生成回路、41はローパスフィルタ(低域通過フィルタ)、51は保護用抵抗である。
Claims (5)
- 入出力端子間に帰還インピーダンス(4)が設けられ、入力端子から入力インピーダンス(3)を介して入力する信号に対して所定レベルの参照信号との差を演算して出力端子から出力する主増幅回路(2)を備えたものであって、
前記主増幅回路に対して前記参照信号の入力段に設けられ、オフセット補正電圧を生成する補正用増幅回路(6、31)と、
前記主増幅回路(2)および前記補正用増幅回路(6、31)のオフセット補正電圧を記憶する第1コンデンサ(8、8a、8b)および第2コンデンサ(9、9a、9b)と、
前記補正用増幅回路(6、31)の動作を切り替えるための第1クロック信号および第2クロック信号を生成するクロック生成回路(12、32)と、
前記補正用増幅回路(6、31)に対して前記第1コンデンサ(8、8a、8b)および第2コンデンサ(9、9a、9b)に保存されたオフセット補正電圧を印加して前記参照信号を補正した信号として前記主増幅回路(2)に入力するように接続する第1スイッチ部(10、33)と、
前記補正用増幅回路(6、31)に対して前記主増幅回路(2)および前記補正用増幅回路(6、31)のオフセットを補正するオフセット補正電圧を前記第1コンデンサ(8、8a、8b)および前記第2コンデンサ(9、9a、9b)に記憶させるように接続する第2スイッチ部(11、34)とを備え、
前記クロック生成回路(12、32)により前記補正用増幅回路(6、31)に対して前記第1クロック信号および第2クロック信号を交互に与えて、前記第1スイッチ部(10、33)および前記第2スイッチ部(11、34)を交互に動作させる増幅回路。 - 請求項1に記載の増幅回路において、
前記補正用増幅回路(31)を第1補正用増幅回路(6A)、第2補正用増幅回路(6B)として2系統設け、
前記第1および第2補正用増幅回路(6A、6B)のそれぞれに、前記第1コンデンサ(8a、8b)、前記第2コンデンサ(9a、9b)、前記第1スイッチ部(10、33)、前記第2スイッチ部(11、34)を設け、
前記クロック生成回路(32)により前記第1および第2補正用増幅回路(6A、6B)に対して前記第1クロック信号および第2クロック信号を与えて、前記第1補正用増幅回路(6A)の前記第1スイッチ部(10)および前記第2補正用増幅回路(6B)の前記第2スイッチ部(34)を動作させる状態と、前記第1補正用増幅器(6A)の前記第2スイッチ部(11)および前記第2補正用増幅回路(6B)の前記第1スイッチ部(33)を動作させる状態とを交互に切り替えるようにした増幅回路。 - 請求項1または2に記載の増幅回路において、
前記補正用増幅器(6、31)の出力端子から前記主増幅器(2)の入力端子に接続する部分に低域通過フィルタ(41)を設けた増幅回路。 - 請求項1から3の何れか一項に記載の増幅回路において、
前記入力インピーダンス(3)は実質的にゼロであり、
前記帰還インピーダンス(4)は、検出抵抗(4a)および補償コンデンサ(4b)の並列回路であり、
前記主増幅回路(2)は、前記入力端子から入力される電流を電圧信号に変換して出力するトランスインピーダンスアンプとして構成されている増幅回路。 - 請求項4に記載の増幅回路において、
前記入力インピーダンス(3)は、ノイズ除去用のフィルタである増幅回路。
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