JP6257019B2 - 磁気センサ - Google Patents

Description

本発明は、被検出体に含まれる磁性体などを磁気抵抗素子により検出した磁気信号を増幅するための増幅回路を具備した磁気センサに関するものである。

磁気抵抗素子により検出された磁気信号を増幅する方法として、磁気抵抗素子対の接続点と増幅回路との間にカップリング容量を介して、磁気検出信号を増幅する方法が広く知られている（例えば、特許文献1参照。）。また、磁気検出信号のＤＣ成分を増幅する場合は、可変抵抗器などを用いて増幅回路の基準電圧を調整し、磁気検出信号のみを増幅する方法が一般的である（例えば、特許文献２の図１３参照。）。

特開平６−２０１８０６号公報 特開２００５−５６９５０号公報

従来のカップリング容量を介して磁気検出信号を増幅する場合、磁気抵抗素子に印加されたバイアス磁界成分（外部磁界によるＤＣ成分）が除去できる。しかし、同時に磁気検出信号に含まれるＤＣ成分も除去されてしまうため、増幅後の出力信号としては、磁性体が移動したときなどの微小変化量（ＡＣ成分）のみしか取り出すことができない。
また、磁気検出信号のＤＣ成分を増幅する場合は、磁気抵抗素子に印加したバイアス磁界に起因する電圧および増幅回路の入力オフセット電圧を打ち消すために、可変抵抗器などを用いて増幅回路の基準電圧入力端子の電圧値を調整して、磁気検出信号のみを増幅するようにしなければならない。
本発明は、このような問題を鑑みてなされたものであり、ＤＣ成分を含む磁気検出信号を増幅する磁気センサを提供する。

上記の問題を解決するために、本発明の磁気センサの一態様は、磁気抵抗素子対を含む磁気検出回路と、基準電圧入力端子と、前記磁気検出回路にて取り出されるＤＣ成分を含む磁気検出信号が入力される信号入力端子とを有し、前記磁気検出信号を増幅して出力する増幅回路と、磁気非検出の状態での前記増幅回路の出力電圧と、前記磁気抵抗素子対に印加される電源の電源電圧端子とグランド端子との中点電圧である参照電圧とを比較するコンパレータを備え、前記コンパレータにて比較した出力結果に基づき、前記磁気抵抗素子対に印加したバイアス磁界に起因する電圧および前記増幅回路の入力オフセット電圧により発生する前記増幅回路の出力オフセット電圧を補正する電圧を生成して、前記増幅回路の前記基準電圧入力端子に前記出力オフセット電圧を補正する電圧を入力するオフセット調整回路とを備え、前記オフセット調整回路は、前記出力オフセット電圧を補正する電圧を生成する逐次比較型ＤＡコンバータと、前記コンパレータの出力に基づいて前記逐次比較型ＤＡコンバータの出力電圧を制御する制御回路と、を具備したことを特徴としている。

本発明によれば、磁気抵抗素子により検出されたＤＣ成分を含む磁気検出信号をそのまま増幅回路に伝えられるようにしているため、磁気検出回路と増幅回路との間にカップリング容量を介さなくてもよい。
また、磁気抵抗素子に印加したバイアス磁界に起因する電圧および増幅回路の入力オフセット電圧により発生する増幅回路の出力オフセット電圧を補正するオフセット調整回路を具備しているため、可変抵抗器などを用いた増幅回路の基準電圧入力端子に対する電圧値調整が不必要となる。
なお、オフセット調整回路には、逐次比較型ＤＡコンバータを具備しており、電圧精度の良い補正信号を生成することができるため、確実に出力オフセット電圧を補正することができ、ＤＣ成分を含む磁気検出信号を安定して増幅することができる。

実施例１における磁気センサの構成ブロック図。 実施例１における磁気非検出の状態での磁気抵抗素子からの信号波形図。 実施例１における図1の磁気センサで磁気非検出の状態としたときの回路図。 実施例１で説明するＮビット逐次比較型ＤＡコンバータの回路図。 実施例１で説明する４ビット逐次比較型ＤＡコンバータの回路図。 実施例１で説明する出力オフセット電圧を補正しているときの４ビット逐次比較型ＤＡコンバータの入出力波形図。 実施例１で説明する出力オフセット電圧の補正信号を生成する際の手順を示したフロー図。 実施例２における磁気センサの構成ブロック図。 実施例２における磁気非検出の状態での磁気抵抗素子からの信号波形図。 実施例２における図８の磁気センサで磁気非検出の状態としたときの回路図。

以下に添付図面に基づいて、本発明の実施形態を説明する。

本発明の実施例１を、図1乃至図７に基づいて説明する。

図１の磁気センサは、磁気抵抗素子のみからなる磁気検出回路を用いた場合の一実施形態であり、電源電圧端子とグランド端子の間に磁気抵抗素子ＭＲ１、ＭＲ２を直列にて接続された磁気抵抗素子対１と、磁気抵抗素子対１での磁気検出信号を増幅するための増幅回路２と、増幅回路２の出力でのオフセット電圧を補正するためのオフセット調整回路３を備えている。

磁気抵抗素子対１の接続点から取り出される信号は、磁気抵抗素子ＭＲ１、ＭＲ２の磁気抵抗値が同じであり、外部磁界が印加されていない場合、電源電圧端子とグランド端子との中点電圧Ｖdd/２となる。
ただし、磁気抵抗素子対１には、図示していないが、ネオジム磁石やサマリウムコバルト磁石などの永久磁石を備えており、その永久磁石を用いて外部からバイアス磁界を与えることで、磁気検出感度が好適になるようにしている。
そのため、磁気非検出のときの磁気抵抗素子対１の接続点から取り出される信号Ｖin0は、図２に示すような中点電圧Ｖdd/２に、バイアス磁界に起因した電圧Ｖibが加えられた信号となる。なお、磁性体等の磁気信号を検出した場合は、Ｖin0を基準として磁気検出信号が取り出される。

図３は、図1の磁気センサで磁気非検出の状態としたときの回路図であり、増幅回路２に前記信号Ｖin0を入力したとき、出力電圧Ｖout0が得られる。

増幅回路２は、抵抗Ｒ１、Ｒ２とＯＰアンプ４により構成される反転型増幅回路であり、図３に示すように、ＯＰアンプ４は理想ＯＰアンプ９のほか、入力オフセット電圧Ｖioを有している。
増幅回路２の信号入力端子２ａに、磁気非検出のときの信号Ｖin0を、基準電圧入力端子２ｂに参照電圧Ｖref=Ｖdd/２を入力したとき、増幅回路の出力電圧Ｖout0は第１式となる。
このとき、出力電圧Ｖout0には、バイアス磁界に起因した電圧Ｖibが増幅された電圧（第１式の右辺第２項）、ＯＰアンプ４の入力オフセット電圧Ｖioが増幅された電圧（第1式の右辺第3項）が出力オフセット電圧として現れる。

（数１）
Ｖout0 ＝ Ｖdd/2
− (Ｒ２/Ｒ１)・Ｖib ＋ (１＋Ｒ２/Ｒ１)・Ｖio
・・・ (1)

オフセット調整回路３は、磁気非検出のときの増幅回路２の出力電圧と参照電圧回路５から生成される参照電圧Ｖrefと比較するコンパレータ６と、出力オフセット電圧を補正する信号Ｖdaoを生成する逐次比較型ＤＡコンバータ７と、コンパレータ６の出力に基づいて逐次比較型ＤＡコンバータ７を制御する制御回路８からなり、生成された前記信号Ｖdaoを増幅回路２の基準電圧入力端子２ｂに入力することで、上記出力オフセット電圧を補正するための回路である。

逐次比較型ＤＡコンバータ７は、具体的には図４に示した回路であり、前記コンパレータ６の出力に基づいたＮビットのディジタル入力信号Ｄ_Ｎ−１、Ｄ_Ｎ−２、…、Ｄ_０
にそれぞれ対応するスイッチＳ_Ｎ−１、Ｓ_Ｎ−２、…、Ｓ_０ とＲ−２Ｒ型抵抗回路網からなる。

ディジタル入力信号Ｄ_Ｎ−１、Ｄ_Ｎ−２、…、Ｄ_０が「１」である場合は、それぞれに対応したスイッチＳ_Ｎ−１、Ｓ_Ｎ−２、…、Ｓ_０がＨｉｇｈ（Ｖｄｄと接続）となり、ディジタル入力信号Ｄ_Ｎ−１、Ｄ_Ｎ−２、…、Ｄ_０が「０」である場合は、それぞれに対応したスイッチＳ_Ｎ−１、Ｓ_Ｎ−２、…、Ｓ_０がＬｏｗ（ＧＮＤと接続）となる。

ここで、オフセット調整回路３により、磁気非検出のときの増幅回路２の出力信号に基づいて、出力オフセット電圧を補正する信号Ｖdaoを生成する方法の一実施形態を説明する。なお、説明においては、逐次比較型ＤＡコンバータとして図５に示した４ビット（Ｎ＝４）とした場合について、図７のフロー図を参照して説明する。

はじめに、初期状態（図6の区間Ｔ_３のとき）として、対象とするビットＸを最上位ビットに設定し（ステップ１０１）、逐次比較型ＤＡコンバータ７の最上位ビットに対応するディジタル入力信号Ｄ_３を「１」とし、スイッチＳ_３をＨｉｇｈにする。また、それ以外のディジタル入力信号Ｄ_２、Ｄ_１、Ｄ_０を「０」とし、スイッチＳ_２、Ｓ_１、Ｓ_０をＬｏｗにする（ステップ１０２）。
そのとき、逐次比較型ＤＡコンバータ７の出力電圧Ｖdaoは、参照電圧Ｖref＝Ｖdd/２であり、その電圧を増幅回路２の基準電圧入力端子２ｂに入力するため、増幅回路の出力電圧は第１式に示したＶout0となり、出力オフセット電圧（第１式の右辺第２項および第３項）を含んだ信号が増幅回路２の出力に現れる。

それから、コンパレータ６により、出力電圧Ｖout0と参照電圧Ｖrefとの電圧比較を行い（ステップ１０３）、Ｖout0＞ＶrefであればスイッチＳ_３をＬｏｗに変更（Ｄ_３＝０）し（ステップ１０４）、Ｖout0＜ＶrefであればスイッチＳ_３をＨｉｇｈのまま（Ｄ_３＝１）にして（ステップ１０５）、スイッチＳ_３の状態を確定させる。
図６に示したＶout0は、区間Ｔ_３の初期状態のとき、Ｖrefよりも低いため、スイッチＳ_３はＨｉｇｈのままとしている。

次に、下位ビットへ移動して（ステップ１０７）、そのビットに対応するディジタル入力信号Ｄ_２を「１」とし、スイッチＳ_２をＨｉｇｈにする（ステップ１０８）。そのとき、ＶdaoはＶrefの１/２（＝Ｖdd/４）の電圧が、以前のＶdaoの値に重畳される（図6の区間Ｔ_２のとき）。

そして、スイッチＳ_３のときと同様、出力電圧Ｖout0と参照電圧Ｖrefをコンパレータ６により電圧比較を行い、Ｖout0＞ＶrefであればスイッチＳ_２をＬｏｗに変更（Ｄ_２＝０）し、Ｖout0＜ＶrefであればスイッチＳ_２をＨｉｇｈのまま（Ｄ_２＝１）にして、スイッチＳ_２の状態を確定させる。
図６に示したＶout0は、区間Ｔ_２のとき、Ｖrefよりも高いため、スイッチＳ_２はＬｏｗに変更している。

このような処理をスイッチＳ_１、スイッチＳ_０に対しても同様に行い、対象となるスイッチを一旦、Ｈｉｇｈの状態にし、それぞれに対応したＶdaoを増幅回路２の基準電圧入力端子２ｂに入力し、そのときの出力電圧Ｖout0と参照電圧Ｖrefをコンパレータ６にて比較した出力結果より、それぞれのスイッチの状態を確定させていく。そして、最下位ビットに対応するスイッチＳ_０の状態が確定した時点で上記処理を終了する（ステップ１０６）。
なお、Ｖdaoは、スイッチＳ_１をＨｉｇｈにするとＶrefの１/４（＝Ｖdd/８）の電圧が、スイッチＳ₀をＨｉｇｈにするとＶrefの１/８（＝Ｖdd/１６）の電圧が、以前のＶdaoの値に重畳される。
図６に示したＶout0は、区間Ｔ_１のとき、Ｖrefよりも高いため、スイッチＳ_１はＬｏｗに変更しており、また、区間Ｔ₀のとき、Ｖrefよりも低いため、スイッチＳ₀はＨｉｇｈのままとしている。

このように、図７のフロー図に基づいて、最上位ビットから最下位ビットへと、それぞれのビットに対応するスイッチの状態を確定していくことで、出力電圧Ｖout0は、図６のように参照電圧Ｖref＝Ｖdd/２に近づき、最終的に出力オフセット電圧が略０になるように補正される。
このとき、Ｖdaoは第２式で表わされ、全てのスイッチの状態が確定した後のＶdaoが出力オフセット電圧を補正する信号となる。

（数２）
Ｖdao ＝｛（Ｄ_３×２^３＋Ｄ_２×２^２＋Ｄ_１×２^１＋Ｄ_０×２^０）／２⁴ ｝・Ｖdd ・・・ (２)

ここでは、４ビットの逐次比較型ＤＡコンバータを実施形態の一例としたが、Ｎビットの逐次比較型ＤＡコンバータを用いた場合のＶdaoは第３式となり、出力オフセット電圧をより高い電圧精度にて補正したい場合は、逐次比較型ＤＡコンバータのビット数をさらに増やせばよい。

（数３）
Ｖdao ＝｛（Ｄ_ｎ−１×２^ｎ−１＋Ｄ_ｎ−２×２^ｎ−２＋
… ＋Ｄ_０×２^０）／２^ｎ｝・Ｖdd ・・・ (３)

本実施例によれば、磁気抵抗素子対１により検出されたＤＣ成分を含む磁気検出信号をそのまま増幅回路２に伝えられるようにしているため、磁気検出回路と増幅回路との間にカップリング容量を介さなくてもよく、また、増幅回路での出力オフセット電圧を補正するオフセット調整回路３を具備しているため、可変抵抗器などを用いて増幅回路の基準電圧を調整する必要がない。
さらに、オフセット調整回路３に、逐次比較型ＤＡコンバータ７を具備したことにより、電圧精度の良い補正信号Ｖdaoを生成することができるため、確実に出力オフセット電圧を補正することができ、ＤＣ成分を含む磁気検出信号を安定して増幅することができる。

本発明の実施例２を図８乃至図１０に基づいて説明する。

図８の磁気センサは、磁気抵抗素子と差動入力型増幅回路からなる磁気検出回路を用いた場合の一実施形態であり、電源電圧端子とグランド端子の間に、磁気抵抗素子ＭＲ１、ＭＲ２を直列にて接続された第１の磁気抵抗素子対１１と、磁気抵抗素子ＭＲ３、ＭＲ４を直列にて接続された第２の磁気抵抗素子対１２と、それらの磁気抵抗素子対の接続点から取り出される磁気検出信号を差動増幅するための差動入力型増幅回路１３からなる磁気検出回路１０を備え、実施例１と同一である、差動入力型増幅回路１３の出力信号をさらに増幅するための増幅回路２と、前記増幅回路２の出力でのオフセット電圧を補正するためのオフセット調整回路３を備えている。

また、上記磁気抵抗素子対１１、１２は、実施例１と同様、永久磁石を用いて外部からバイアス磁界を与えることで、磁気検出感度が好適になるようにしている。
よって、磁気非検出のときの磁気抵抗素子対１１、１２の接続点から取り出される信号Ｖin10、Ｖin20は図９のようになり、Ｖin10は中点電圧Ｖdd/２にバイアス磁界に起因した電圧Ｖib1が加えられた信号、Ｖin20は中点電圧Ｖdd/２にバイアス磁界に起因した電圧Ｖib2が加えられた信号となる。

図１０は、図８の磁気センサで磁気非検出の状態としたときの回路図であり、差動入力型増幅回路１３に前記信号Ｖin10およびＶin20を入力したとき、出力電圧Ｖdif0が得られ、そのＶdif0を増幅回路２によりさらに増幅した電圧Ｖout0が得られる。

差動入力型増幅回路１３は、抵抗Ｒ３乃至Ｒ６とＯＰアンプ１４乃至１６からなり、高入力インピーダンスでかつ高ＣＭＲＲ（同相信号除去比）を特徴とした計測アンプの構成としている。なお、ＯＰアンプ１４乃至１６は、図１０に示すように、理想ＯＰアンプ１７乃至１９のほか、入力オフセット電圧Ｖio1乃至Ｖio3を有している。

差動入力型増幅回路１３の信号入力端子１３ａ、１３ｂに、それぞれ磁気非検出のときの信号Ｖin10、Ｖin20を入力したとき、差動入力型増幅回路１３の出力電圧Ｖdif0は第４式となり、バイアス磁界に起因した電圧Ｖib1、Ｖib2が増幅された電圧（第４式の右辺第２項）、ＯＰアンプ１４乃至１６の入力オフセット電圧Ｖio1乃至Ｖio3が増幅された電圧（第４式の右辺第3項、第４項）が差動入力型増幅回路１３の出力に現れる。

（数４）
Ｖdif0 ＝ Ｖdd/2
−(Ｒ６/Ｒ５)・{１＋２・(Ｒ４/Ｒ３)}・(Ｖib1−Ｖib2）
−(Ｒ６/Ｒ５)・{１＋２・(Ｒ４/Ｒ３)}・(Ｖio1−Ｖio2)
＋(１＋Ｒ６/Ｒ５)・Ｖio3 ・・・ (４)

出力電圧Ｖdif0は、増幅回路２の信号入力端子２ａに入力されるため、増幅回路２の出力電圧Ｖout0には、バイアス磁界に起因した電圧Ｖib1、Ｖib2が増幅された電圧およびＯＰアンプ１４乃至１６の入力オフセット電圧Ｖio1乃至Ｖio3が増幅された電圧、さらにＯＰアンプ４の入力オフセット電圧Ｖioが増幅された電圧が出力オフセット電圧として現れる。
その出力オフセット電圧は、実施例１と同様、オフセット調整回路３より生成された信号Ｖdaoを、増幅回路２の基準電圧入力端子２ｂに入力することにより、略０になるよう補正される。

本実施例によれば、実施例１と同様の効果が得られ、さらに、２つの磁気抵抗素子対から取り出される磁気検出信号の差分信号が差動入力型増幅回路１３に入力されるため、実施例１よりもＳ／Ｎ比の向上が期待できる。

１ 磁気抵抗素子対（差動入力型増幅回路を含まない磁気検出回路）
２ 増幅回路
２ａ 増幅回路２の信号入力端子
２ｂ 増幅回路２の基準電圧入力端子
３ オフセット調整回路
４、１４、１５、１６ ＯＰアンプ
５ 参照電圧回路
６ コンパレータ
７ 逐次比較型ＤＡコンバータ
８ 制御回路
９、１７、１８、１９ 理想ＯＰアンプ
１０ 差動入力型増幅回路を含む磁気検出回路
１１、１２ 磁気抵抗素子対
１３ 差動入力型増幅回路
１３ａ、１３ｂ 差動入力型増幅回路１３の信号入力端子

Claims (1)

1. 磁気抵抗素子対を含む磁気検出回路と、
   基準電圧入力端子と、前記磁気検出回路にて取り出されるＤＣ成分を含む磁気検出信号が入力される信号入力端子とを有し、前記磁気検出信号を増幅して出力する増幅回路と、
   磁気非検出の状態での前記増幅回路の出力電圧と、前記磁気抵抗素子対に印加される電源の電源電圧端子とグランド端子との中点電圧である参照電圧とを比較するコンパレータを備え、前記コンパレータにて比較した出力結果に基づき、前記磁気抵抗素子対に印加したバイアス磁界に起因する電圧および前記増幅回路の入力オフセット電圧により発生する前記増幅回路の出力オフセット電圧を補正する電圧を生成して、前記増幅回路の前記基準電圧入力端子に前記出力オフセット電圧を補正する電圧を入力するオフセット調整回路とを備え、
   前記オフセット調整回路は、
   前記出力オフセット電圧を補正する電圧を生成する逐次比較型ＤＡコンバータと、
   前記コンパレータの出力に基づいて前記逐次比較型ＤＡコンバータの出力電圧を制御する制御回路と、
   を具備したことを特徴とする磁気センサ。

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