JP5284875B2 - オフセット電圧補正回路 - Google Patents
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Description
2VREF1+2VREF4−2VREF2−2VREF3+V2−V1=0
に設定することを特徴とする。
図1に本発明の第1の実施例のオフセット電圧補正回路10を示す。11,12はオフセット電圧を含む差動信号が入力する入力端子、13,14はオフセット電圧を除去した差動信号が出力する出力端子、15は差動の入力端子11,12に入力する無信号電圧を検出する電圧検出回路、OP1,OP2はそれぞれ演算増幅器である。また、SW1,SW2,SW3,SW4、SW5,SW6は接点a,bをもつスイッチ、C1,C2,C3,C4はキャパシタ、VREF1,VREF2,VREF3,VREF4は基準電圧源の基準電圧である。
C1=C2=CA …(1)
C3=C4=CB …(2)
の関係にあるものとする。
2VREF1+2VREF4−2VREF2−2VREF3+V2−V1=0 …(3)
が成立するように、制御する。この設定方法としては、例えば、各無信号電圧V1、V2をA/Dコンバータでデジタル信号に変換し、そのデシタル信号で各基準電圧VREF1,VREF2,VREF3,VREF4を設定する方法が考えられる。
Q1=CA(V2+ΔV2−VREF1−ΔVOP1)
Q2=CA(V1+ΔV1−VREF1−ΔVOP1)
Q3=CB(V1+ΔV1−VREF3−ΔVOP2)
Q4=CB(V2+ΔV2−VREF3−ΔVOP2) …(4)
となる。
Q5=CA(V2+ΔV2−VREF2−ΔVOP1)
Q6=CA(Vout1−VREF2−ΔVOP1)
Q7=CB(V1+ΔV1−VREF4−ΔVOP2)
Q8=CB(Vout2−VREF4−ΔVOP2) …(5)
が成立する。
Q1+Q2=Q5+Q6 …(6)
となり、この式(6)に式(4)、(5)を代入すると、
CA(V2+ΔV2−VREF1−ΔVOP1)+CA(V1+ΔV1−VREF1−ΔVOP1)
=CA(V2+ΔV2−VREF2−ΔVOP1)+CA(Vout1−VREF2−ΔVOP1) …(7)
となる。この式(7)を出力電圧Vout1について解くと、
Vout1=2VREF2−2VREF1+V1+ΔV1 …(8)
となる。
Q3+Q4=Q7+Q8 …(9)
となり、この式(9)に式(4)、(5)を代入すると、
CB(V1+ΔV1−VREF3−ΔVOP2)+CB(V2+ΔV2−VREF3−ΔVOP2)
=CB(V1+ΔV1−VREF4−ΔVOP2)+CB(Vout2−VREF4−ΔVOP2) …(10)
となる。この式(10)を出力電圧Vout2について解くと、
Vout2=2VREF4−2VREF3+V2+ΔV2 …(11)
となる。
Vout2−Vout1=(2VREF4−2VREF3+V2+ΔV2)−(2VREF2−2VREF1+V1+ΔV1)
=(2VREF1+2VREF4−2VREF2−2VREF3+V2−V1)+ΔV2−ΔV1
…(12)
となる。式(12)下段のカッコ内は式(3)によりゼロであるので、
Vout2−Vout1=ΔV2−ΔV1 …(13)
となって、差動入力信号の信号電圧ΔV2,ΔV1の差分のみを、出力端子13,14に取り出すことができる。
VREF1−VREF2=V1/2 …(14)
VREF3−VREF4=V2/2 …(15)
に設定すると、式(14)を式(8)に代入して解くと、
Vout1=ΔV1 …(16)
となり、(15)を式(11)に代入して解くと、
Vout2=ΔV2 …(17)
となる。
図3に本発明の実施例2を示す。本実施例は、オフセットを有する差動出力段の一例として、抵抗ブリッジ型の圧力センサ回路20を想定したもので、そのセンサ回路20の出力電圧を図1に示した実施例のオフセット電圧補正回路10で受ける構成となっている。そして、このオフセット電圧補正回路10でオフセット補正を行った出力電圧Vout1、Vout2を後段の差動増幅器40に出力する構成としている。
20:圧力センサ
30:センサ駆動回路
40:差動増幅器
50:オフセット電圧補正機能付き差動増幅回路
Claims (3)
- 差動信号の一方が入力する第1の入力端子に一端が接続される第3のキャパシタと、差動信号の他方が入力する第2の入力端子に一端が接続される第1のキャパシタと、反転入力端子に該第1のキャパシタの他端が接続され非反転入力端子に第1又は第2の基準電圧が接続される第1の演算増幅器と、反転入力端子に前記第3のキャパシタの他端が接続され非反転入力端子に第3又は第4の基準電圧が接続される第2の演算増幅器と、前記第1の演算増幅器の反転入力端子に一端が接続され前記第1の入力端子又は前記第1の演算増幅器の出力端子に他端が接続される第2のキャパシタと、前記第2の演算増幅器の反転入力端子に一端が接続され前記第2の入力端子又は前記第2の演算増幅器の出力端子に他端が接続される第4のキャパシタとを備え、
前記差動信号として前記第1および第2の入力端子に無信号電圧が各々入力するとき、前記第1および第2の入力端子の各々の電圧に応じて前記第1乃至第4の基準電圧の値を各々設定し、
前記差動信号として前記第1および第2の入力端子に前記無信号電圧に信号電圧が加算されて入力するとき、前記第2のキャパシタの他端を前記第1の入力端子に接続するとともに、前記第1の演算増幅器の非反転入力端子に前記第1の基準電圧を接続し、且つ、前記第4のキャパシタの他端を前記第2の入力端子に接続するとともに、前記第2の演算増幅器の非反転入力端子に前記第3の基準電圧を接続し、且つ、前記第1および第2の演算増幅器の反転入力端子と出力端子を各々接続し、
その後、前記第2のキャパシタの他端を前記第1の演算増幅器の出力端子に接続するとともに、前記第1の演算増幅器の非反転入力端子に前記第2の基準電圧を接続し、且つ、前記第1の演算増幅器の反転入力端子と出力端子の間の接続を開放し、前記第4のキャパシタの他端を前記第2の演算増幅器の出力端子に接続するとともに、前記第2の演算増幅器の非反転入力端子に前記第4の基準電圧を接続し、且つ、前記第2の演算増幅器の反転入力端子と出力端子の間の接続を開放し、
前記第1および第2の演算増幅器の出力端子に、前記第1および第2の入力端子に入力した前記無信号電圧に前記信号電圧が加算された差動信号から前記無信号電圧を除去した前記信号電圧の差動信号を出力させることを特徴とするオフセット電圧補正回路。 - 請求項1に記載のオフセット電圧補正回路において、
前記第1および第2のキャパシタを同値とし、前記第3および第4のキャパシタを同値とし、且つ、前記差動信号として前記第1および第2の入力端子に無信号電圧V1、V2が各々入力するとき、前記第1乃至第4の基準電圧VREF1,VREF2,VREF3,VREF4の値を、
2VREF1+2VREF4−2VREF2−2VREF3+V2−V1=0
に設定することを特徴とするオフセット電圧補正回路。 - 請求項1又は2に記載のオフセット電圧補正回路において、
前記第1の基準電圧から前記第2の基準電圧を差し引いた電圧を前記第1の入力端子に入力する無信号電圧の1/2に設定し、
前記第3の基準電圧から前記第4の基準電圧を差し引いた電圧を前記第2の入力端子に入力する無信号電圧の1/2に設定し、
前記第1の出力端子に前記第1の入力端子に入力した前記信号電圧を出力させるとともに、前記第2の出力端子に前記第2の入力端子に入力した前記信号電圧を出力させることを特徴とするオフセット電圧補正回路。
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