KR20140002368A - 하이브리드 아날로그 디지털 변환 장치 및 이를 이용한 센싱 장치 - Google Patents

하이브리드 아날로그 디지털 변환 장치 및 이를 이용한 센싱 장치 Download PDF

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Abstract

본 발명은 하이브리드 아날로그 디지털 변환 장치 및 그를 이용한 센싱 장치에 관한 것으로, 아날로그 차분 신호를 증폭하여 출력하는 연속 시간 변조기; 상기 연속 시간 변조기에서 출력되는 증폭된 아날로그 차분 신호를 재차 증폭하여 출력하는 이산 시간 변조기; 및 상기 이산 시간 변조기에서 출력되는 아날로그 신호를 하이(HIGH)와 로우(LOW)로 표시하는 1 비트 아날로그-디지털 변환 기능을 수행하는 비교기를 포함하는 하이브리드 아날로그 디지털 변환 장치 및 그를 이용한 센싱 장치가 제공된다.

Description

하이브리드 아날로그 디지털 변환 장치 및 이를 이용한 센싱 장치{Hybrid analog to digital converter and sensing apparatus using its}
본 발명은 하이브리드 아날로그 디지털 변환 장치 및 이를 이용한 센싱 장치에 관한 것이다.
관성 센서는 과거로부터 최근까지 항공기 및 로켓, 로봇 등의 자세 제어 및 카메라, 쌍안경 등의 손 떨림 보정, 네비게이션 등에 많이 사용되어 왔으며, 스마트 폰에도 장착되어 활용 범위가 더욱 늘어나고 있다.
최근에 이처럼 관성 센서에 대한 관심이 증가함에 따라 센서의 신호를 검출하고 전송하는 회로에 대한 관심도 증가하게 되었다.
일반적으로 센서의 신호를 검출하는 전송하는 회로는 챠지 증폭부(charge amplifier)와, 샘플 앤 홀드부(sample-and-hold)와, 저대역 필터부(low-pass filter) 및 아날로그 디지털 변환부를 구비하고 있다.
상기 챠지 증폭부는 신호를 검출하고 증폭하며, 다양한 기법을 사용하여 회로 자체의 노이즈 및 오프-셋 등을 최소화시키고 있다.
그리고, 샘플 앤 홀드부는 센서로부터 검출된 신호를 아날로그 디지털 변환부에서 처리 가능하도록 샘플(sampling) 및 홀딩(holding)하는 동작을 수행한다.
이렇게 처리된 신호는 아날로그 디지털 변환부에 들어가기 이전에 저대역 필터부를 통과하게 되는데, 저대역 필터부는 검출된 신호에 안티 얼라이징(anti-aliasing) 처리를 수행한다.
이처럼 저대역 필터부에서 필터링(filtering)된 신호는 아날로그 디지털 변환부의 입력으로 인가된다.
센서 응용분야에 사용되는 아날로그 디지털 변환부는 일반적으로 연속 접근 아날로그 디지털 변환부(successive approximation ADC)나 시그마 델타 아날로그 디지털 변환부(sigma-delta (ΣΔ) ADC) 등이 주로 사용되는데, 최근에는 고 해상도(high-resolution)에 대한 요구가 증가하여 이를 처리할 수 있는 시그마 델타 아날로그 디지털 변환부가 많이 사용되고 있다.
이와 같은 회로를 구비한 관성 센서용 칩은 이동통신 기기의 내부에 장착되게 되는데 최근에 스마트 폰과 같은 이동 통신 기기의 사이즈가 점차적으로 감소함에 따라 그 크기도 감소되어야만 한다.
이러한 필요는 센서 자체 뿐만 아니라 아날로그 및 디지털 회로에도 적용되게 된다.
이와 같은 필요에 대응하여 회로의 사이즈를 감소시키는 방법으로 65nm 공정과 같이 낮은 공정을 사용하는 것이 있으나 이는 칩의 가격 상승 요인으로 작용할 가능성이 있으며, 낮은 문턱 전압(threshold voltage)의 사용으로 인해 누설 전류(leakage current) 등과 같은 노이즈 증가를 야기할 수도 있다.
국내공개번호 10-2009-0111012호
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 필터링 기능과 아날로그 디지털 변환 기능이 혼합된 하이브리드 방식으로 구현하여 크기를 감소시키고 전류 소모를 감소시킨 하이브리드 아날로그 디지털 변환 장치를 제공하는 데 있다.
또한, 본 발명은 상기와 같은 아날로그 디지털 변환 장치를 사용하여 크기가 감소되고 전류 소모가 감소된 센싱 장치를 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 변환 장치는, 아날로그 차분 신호를 증폭하여 출력하는 연속 시간 변조기; 상기 연속 시간 변조기에서 출력되는 증폭된 아날로그 차분 신호를 재차 증폭하여 출력하는 이산 시간 변조기; 및 상기 이산 시간 변조기에서 출력되는 아날로그 신호를 하이(HIGH)와 로우(LOW)로 표시하는 1 비트 아날로그-디지털 변환 기능을 수행하는 비교기를 포함한다.
또한, 본 발명의 변환 장치의 상기 연속 시간 변조기는, 한쌍의 가변 입력 저항을 포함하여 아날로그 신호를 입력받는 제1 신호 입력 회로; 및 한쌍의 가변 커패시터로 이루어진 제1 피드백 회로 및 제1 차동연산 증폭기를 포함하여, 상기 제1 신호 입력 회로에서 입력되는 신호를 증폭하여 출력하는 제1 적분 회로를 포함한다.
또한, 본 발명의 변환 장치의 상기 제2 적분 회로의 이득은 상기 한쌍의 가변 입력 저항에 의해 가변되는 저항과 상기 한쌍의 가변 커패시터에 의해 가변되는 커패시턴스에 의해 조절되는 것을 특징으로 한다.
또한, 본 발명의 변환 장치의 상기 한쌍의 가변 입력 저항은 제1입력단에 연결된 제1베이스저항; 제2입력단에 연결된 제2베이스저항; 상기 제1베이스저항과 상기 제1 적분 회로의 비반전 단자 사이에 연결된 제1저항부; 및 상기 제2베이스저항과 상기 제1 적분 회로의 반전 단자 사이에 연결된 제2저항부를 포함한다.
또한, 본 발명의 변환 장치의 상기 제1저항부 및 제2저항부는, 직렬로 연결된 복수의 저항; 및 상기 복수의 저항을 각각 온/오프하기 위한 복수의 스위치를 포함한다.
또한, 본 발명의 변환 장치의 상기 한쌍의 가변 입력 저항은 제1입력단과 제1 적분 회로의 비반전 단자 사이에 연결된 제1베이스저항; 제2입력단과 제1 적분 회로의 반전 단자 사이에 연결된 제2베이스저항; 상기 제1베이스저항과 상기 제1 적분 회로의 비반전 단자 사이에 연결된 제1저항부; 및 상기 제2베이스저항과 상기 제1 적분 회로의 반전 단자 사이에 연결된 제2저항부를 포함한다.
또한, 본 발명의 변환 장치의 상기 제1저항부 및 제2저항부는,병렬로 연결된 복수의 저항; 및 상기 복수의 저항을 각각 온/오프하기 위한 복수의 스위치를 포함한다.
또한, 본 발명의 변환 장치의 상기 이산 시간 변조기는 상기 연속 시간 변조기의 출력단에 연결되며, 서로 180°의 위상차를 갖는 스위칭 클럭에 의해 개방/단락되는 2 종의 스위치와 커패시터를 포함하는 스위치드 캐패시터 회로 구조를 갖는 제2 신호 입력 회로; 및 상기 제2 신호입력회로에 연결된 입력단을 갖는 제2 차동연산증폭기와, 상기 제2 차동연산증폭기의 입출력단 사이에 연결되는 한쌍의 커패시터로 이루어진 제2 피드백 회로를 포함하는 제2 적분 회로를 포함한다.
또한, 본 발명의 변환 장치의 상기 제2 신호 입력 회로는, 상기 제1 출력단에 일단이 연결된 제1 스위치와, 상기 제1 스위치의 타단에 일단이 연결된 제1 커패시터와, 상기 제1 커패시터의 타단에 일단이 연결되고 상기 제2 차동연산증폭기의 반전입력단에 타단이 연결된 제2 스위치와, 상기 제1 커패시터와 상기 제2 스위치의 연결노드와 접지 사이에 연결된 제3 스위치와, 상기 제1 스위치와 상기 제1 커패시터의 연결노드와 접지 사이에 연결된 제4 스위치를 포함하는 제1 스위치드 커패시터 회로; 및 상기 제2 출력단에 일단이 연결된 제5 스위치와, 상기 제5 스위치의 타단에 일단이 연결된 제2 커패시터와, 상기 제2 커패시터의 타단에 일단이 연결되고 상기 제2 차동연산증폭기의 비반전입력단에 타단이 연결된 제6 스위치와, 상기 제2 커패시터와 상기 제6 스위치의 연결노드와 접지 사이에 연결된 제7 스위치와, 상기 제5 스위치와 상기 제2 커패시터의 연결노드와 접지 사이에 연결된 제8 스위치를 포함하는 제2 스위치드 커패시터 회로를 포함하며, 상기 제1, 3, 5 및 7 스위치는 제1 스위칭 클럭에 의해 단락/개방되고, 상기 제2, 4, 6 및 8 스위치는 상기 제1 스위칭 클럭과 180°의 위상차를 갖는 제2 스위칭 클럭에 의해 단락/개방되는 것을 특징으로 한다.
한편, 본 발명의 센싱 장치는 진동에 따른 아날로그 신호를 검출하여 출력하는 센서부; 상기 센서부에서 출력되는 아날로그 신호를 입력받아 증폭하여 출력하는 챠지 증폭부; 및 상기 챠지 증폭부에서 입력되는 신호를 디지털 신호로 변환하여 출력하는 아날로그 디지털 변환 장치를 포함한다.
또한, 본 발명의 센싱 장치의 상기 아날로그 디지털 변환 장치는, 상기 챠지 증폭부에서 출력되는 아날로그 신호의 차분 신호를 증폭하여 출력하는 연속 시간 변조기; 상기 연속 시간 변조기에서 출력되는 증폭된 아날로그 차분 신호를 재차 증폭하여 출력하는 이산 시간 변조기; 및 상기 이산 시간 변조기에서 출력되는 아날로그 신호를 하이(HIGH)와 로우(LOW)로 표시하는 1 비트 아날로그-디지털 변환 기능을 수행하는 비교기를 포함한다.
또한, 본 발명의 센싱 장치의 상기 연속 시간 변조기는, 한쌍의 가변 입력 저항을 포함하여 아날로그 신호를 입력받는 제1 신호 입력 회로; 및 한쌍의 가변 커패시터로 이루어진 제1 피드백 회로 및 제1 차동연산 증폭기를 포함하여, 상기 제1 신호 입력 회로에서 입력되는 신호를 증폭하여 출력하는 제1 적분 회로를 포함한다.
또한, 본 발명의 센싱 장치의 상기 이산 시간 변조기는 상기 연속 시간 변조기의 출력단에 연결되며, 서로 180°의 위상차를 갖는 스위칭 클럭에 의해 개방/단락되는 2 종의 스위치와 커패시터를 포함하는 스위치드 캐패시터 회로 구조를 갖는 제2 신호 입력 회로; 및 상기 제2 신호입력회로에 연결된 입력단을 갖는 제2 차동연산증폭기와, 상기 제2 차동연산증폭기의 입출력단 사이에 연결되는 한쌍의 커패시터로 이루어진 제2 피드백 회로를 포함하는 제2 적분 회로를 포함한다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
상기와 같은 본 발명에 따르면, 필터링 기능과 아날로그 디지털 변환 기능이 혼합된 하이브리드 방식으로 구현하여 크기를 감소시키고 전류 소모를 감소시킨다.
또한, 본 발명은 챠지 충전부에 사용되는 클럭과 상이한 클럭을 사용하도록 하여 샘플시의 데이터 왜곡을 최소화시킨다.
도 1은 본 발명의 일실시예에 따른 하이브리드 아날로그 디지털 변환 장치의 구성도이다.
도 2는 도 1의 이산 시간 변조기의 제1 스위칭 클럭이 하이 상태의 예시도이다.
도 3은 도 1의 이산 시간 변조기의 제2 스위칭 클럭이 하이 상태의 예시도이다.
도 4는 도 1의 한쌍의 가변 입력 저항(R11,R12)의 일예를 구체적으로 표현한 예시도이다.
도 5는 도 1의 한쌍의 가변 입력 저항(R11, R12)의 다른예를 구체적으로 표현한 예시도이다.
도 6은 도 1의 아날로그 디지털 변환 장치를 이용한 센싱 장치의 구성도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "제1", "제2", "일면", "타면" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
도 1은 본 발명의 일실시예에 따른 하이브리드 아날로그 디지털 변환 장치의 구성도이다.
도 1을 참조하면, 본 발명의 일실시예에 따른 하이브리드 아날로그 디지털 변환 장치는, 연속 시간 변조기(10)와, 이산 시간 변조기(20) 및 비교기(30)로 이루어져 있다.
상기 연속 시간 변조기(10)는 제1 신호 입력 회로(11)와 제1 적분 회로(12)를 포함한다.
상기 제1 신호 입력 회로(11)는 한쌍의 가변 입력 저항(R11, R12)을 포함하며, 저항의 변화에 따라 제1 적분 회로(12)의 이득을 변화시킨다.
또한, 상기 제1 적분 회로(12)는 한쌍의 가변 커패시터(C11, C12)로 이루어진 제1 피드백 회로(12-1) 및 제1 차동연산 증폭기(OP1)를 포함한다.
이와 같은 구조를 갖는 연속 시간 변조기(10)는 입력 신호에 대해 샘플링 과정없이 동작하며, 아날로그의 신호를 조절된 이득에 따라 증폭하여 이산 시간 변조기(20)로 전달한다.
특히, 제1 적분 회로(12)는 가변 입력 저항(R11, R12)의 저항의 변화와 가변 커패시터(C11,C12)의 커패시턴스의 변화에 따라 이득이 변화되며, 입력된 아날로그 신호를 조절된 이득에 따라 증폭하여 출력한다.
다음으로, 이산 시간 변조기(20)는 제2 신호 입력 회로(21)와, 제2 적분 회로(22)를 포함한다.
상기 제2 신호 입력 회로(21)는 상기 연속 시간 변조기(10)의 출력단에 연결되며, 서로 180°의 위상차를 갖는 스위칭 클럭에 의해 개방/단락되는 2 종의 스위치와 커패시터를 포함하는 스위치드 커패시터 회로 구조를 가질 수 있다.
이하의 설명에서 언급되는 스위치들은 제1 스위칭 클럭 및 제2 스위칭 클럭으로 구성되는 2 종의 스위칭 클럭에 의해 동작하며, 상기 제1 스위칭 클럭과 제2 스위칭 클럭은 서로 180°의 위상차를 갖는 클럭이다.
도 1에서 'SW1'로 표시되는 스위치는 상기 제1 스위칭 클럭에 의해 동작하는 스위치이고, 'SW2'로 표시되는 스위치는 상기 제2 스위칭 클럭에 의해 동작하는 스위치이다.
또한, 도 1에서, 도면의 간결한 표현을 위하여 각 스위치에 대한 도면부호는 생략하였으며, 각 스위치가 포함된 구성요소와 연결된 커패시터 또는 접지의 관계, 및 사용되는 스위칭 클럭을 참조하면 도면에서 해당 스위치의 위치를 확인할 수 있을 것이다.
더욱 구체적으로, 상기 제2 신호 입력 회로(21)는, 제1 출력단(OUTN)과 제2 적분 회로(22) 내의 제2 차동연산증폭기(OP2)의 반전입력단 사이에 연결된 제1 스위치드 커패시터 회로와, 상기 제2 출력단(OUTP)과 제2적분기 회로(22) 내의 제2 차동연산증폭기(OP2)의 비반전 입력단 사이에 연결된 제2 스위치드 캐패시터 회로를 포함할 수 있다.
상기 제1 스위치드 커패시터 회로는, 상기 제1 출력단(OUTN)에 일단이 연결된 제1 스위치와, 상기 제1 스위치의 타단에 일단이 연결된 제1 커패시터(C21)와, 상기 제1 커패시터(C21)의 타단에 일단이 연결되고 상기 제2 차동연산증폭기(OP2)의 반전입력단에 타단이 연결된 제2 스위치와, 상기 제1 커패시터(C21)와 상기 제2 스위치의 연결노드와 접지 사이에 연결된 제3 스위치와, 상기 제1 스위치와 상기 제1 커패시터(C21)의 연결노드와 접지 사이에 연결된 제4 스위치를 포함할 수 있다.
상기 제2 스위치드 커패시터 회로는, 상기 제2 출력단(OUTP)에 일단이 연결된 제5 스위치와, 상기 제5 스위치의 타단에 일단이 연결된 제2 커패시터(C22)와, 상기 제2 커패시터(C22)의 타단에 일단이 연결되고 상기 제2 차동연산증폭기(OP2)의 비반전입력단에 타단이 연결된 제6 스위치와, 상기 제2 커패시터(C22)와 상기 제6 스위치의 연결노드와 접지 사이에 연결된 제7 스위치와, 상기 제5 스위치와 상기 제2 커패시터(C22)의 연결노드와 접지 사이에 연결된 제8 스위치를 포함할 수 있다.
상기 제1, 3, 5 및 7 스위치는 제1 스위칭 클럭에 의해 단락/개방되는 스위치(SW1)이고, 상기 제2, 4, 6 및 8 스위치는 상기 제1 스위칭 클럭과 180°의 위상차를 갖는 제2 스위칭 클럭에 의해 단락/개방되는 스위치(SW2)일 수 있다.
상기 제2 적분 회로(22)는, 상기 제2 신호 입력 회로(21)에 연결된 입력단을 갖는 제2 차동연산증폭기(OP2)와, 상기 제2 차동연산증폭기(OP2)의 입출력단 사이에 연결되는 제2 서브 피드백 회로(22-1)를 포함할 수 있다.
상기 제2 서브 피드백 회로(22-1)는 상기 제2 차동연산증폭기(OP2)의 반전입력단과 비반전출력단 사이에 연결되는 제3 커패시터(C23)와, 상기 제2 차동연산증폭기(OP2)의 비반전입력단과 반전출력단 사이에 연결되는 제4 커패시터(C24)를 포함할 수 있다.
이와 같이 구성되는 이산 시간 변조기(20)는 제1 스위칭 클럭이 하이(HIGH) 상태인 경우, 제2 스위칭 클럭은 상기 제1 스위칭 클럭과 180°의 위상차를 가지므로, 로우(LOW) 상태가 된다. 이와 같은 환경에서, 도 2에 도시된 바와 같이 이산 시간 변조기(20)는 도 1에서 'SW1'으로 표시된 스위치들이 단락 상태이고, 'SW2'로 표시된 스위치들이 개방 상태가 된다.
다음으로, 도 3은, 제2 스위칭 클럭이 하이(HIGH) 상태인 경우, 도 1에 도시된 본 발명의 일실시형태에 따른 이산 시간 변조기(20)의 회로 구조를 도시한 회로도이다.
상기 도 2의 설명에서와 같이, 제1 스위칭 클럭은 상기 제2 스위칭 클럭과 180°의 위상차를 가지므로, 로우(LOW) 상태가 된다. 즉, 도 3에서 'SW1'으로 표시된 스위치들이 개방 상태이고, 'SW2'로 표시된 스위치들이 단락 상태인 경우를 도시한다.
이와 같이 구성되는 이산 시간 변조기(20)는 연속 시간 변조기(10)에서 출력되는 차분 신호를 증폭하여 출력한다.
그리고, 상기 비교기(30)는 입력되는 아날로그 신호를 하이(HIGH)와 로우(LOW)로 표시하는 1 비트 아날로그-디지털 변환 기능을 수행한다.
상기와 같은 본 발명의 하이브리드 아날로그 디지털 변환 장치는 연속 시간 변조기의 이득 제어를 가변 입력 저항과 가변 커패시터를 사용하여 수행하기 때문에 이득 제어 회로를 별로로 구성했던 종래 기술에 비하여 크기를 줄일 수 있으며, 저전력 시스템을 구축할 수 있다.
도 4는 도 1의 한쌍의 가변 입력 저항(R11,R12)의 일예를 구체적으로 표현한 예시도이다.
도 4를 참조하면, 도 1의 가변 입력 저항(R11, R12)은 제1,제2입력노드(Vin
+,Vin-)와 제1 차동 연산 증폭기(OP1)의 입력단(TP,TN) 사이에 연결된 베이스 저항(RBASE), 베이스 저항(RBASE)과 증폭기(OP1)의 입력단 사이에 직렬로 연결된 복수의 저항(RG), 복수의 저항(RG)의 온/오프를 각각 제어하기 위한 복수의 스위치(SWG)로 이루어져 있다.
이와 같은 구조를 갖는 가변 입력 저항(R11,R12)은 복수의 스위치(SWG)에 이득 조절 신호(G[1]~G[N])를 각각 인가함으로써, 이득을 조절할 수 있다.
이와 같이 저항을 직렬로 연결하여 이득을 조절하는 경우, 스위치(SWG;예를 들어, MOSFET)의 온(ON) 저항이 저항(Rg)에 비해 작아야 하므로, 스위치(SWG)의 크기를 증가시키는 것이 바람직하다. 단, 직렬로 연결된 스위치(SWG)들의 온 저항에 의해 스위치의 양단 전압이 입력 신호 성분을 가지므로, 스위치(SWG)의 양단 전압 변화에 따라 스위치(SWG)의 온 저항이 변화되어 신호가 왜곡될 가능성이 있다.
도 5는 도 1의 한쌍의 가변 입력 저항(R11, R12)의 다른예를 구체적으로 표현한 예시도이다.
도시된 바와 같이, 본 발명의 제2 실시예에 따른 가변 입력 저항(R11, R12)는 제1,제2입력노드(Vin+,Vin-)와 제1 차동 연산 증폭기(OP1)의 양의 입력단 사이에 연결된 제1,제2베이스 저항(RBASE1, RBASE2), 제1,제2베이스 저항(RBASE1,RBASE2)의 온/오프를 각각 제어하기 위한 제1,제2스위치(SWDUM1,SWDUM2), 제1베이스저항(RBASE1)에 병렬로 연결된 복수의 저항(RG[1]~RG[N]) 및 복수의 저항(RG[1]~RG[N])의 온/오프를 각각 제어하기 위한 복수의 스위치(SWG[1]~SWG[N]), 제2베이스저항(RBASE2)에 병렬로 연결된 복수의 저항(RG[1]~RG[N]) 및 복수의 저항(RG[1]~RG[N])의 온/오프를 각각 제어하기 위한 복수의 스위치(SWG[1]~SWG[N])를 포함한다.
이와 같은 구조를 갖는 가변 입력 저항(R11, R12)는 복수의 스위치(SWG[1]~SWG[N])에 이득조절 신호(G[1]~G[N])를 인가함으로써, 이득을 조절할 수 있다.
이와 같이 제1,제2베이스저항(RBASE1,RBASE2)에 복수의 저항(RG[1]~RG[N])을 병렬로 연결하여 이득을 조절하는 경우, 최소 이득을 얻기 위해서는 복수의 스위치(SWG[1]~SWG[N])를 모두 오프시켜야 한다. 또한, 제1,제2베이스저항
(RBASE1, RBASE2)가 큰 저항값을 가질수록 적은 이득을 얻을 수 있다. 단, 제1,제2베이스저항(RBASE1, RBASE2)의 저항값을 증가시킬수록 회로 면적이 증가된다.
도 6은 도 1의 아날로그 디지털 변환 장치를 이용한 센싱 장치의 구성도이다.
도 6을 참조하면, 도 1의 아날로그 디지털 변환 장치를 이용한 센싱 장치는 센서부(60)와, 챠지 증폭부(61) 및 아날로그 디지털 변환 장치(62)를 구비하고 있다.
여기에서, 센서부(60)는 일예로 관성 센서일 수 있으며, 진동에 따른 센싱 신호를 검출하여 출력하며, 아날로그 신호가 출력된다.
그리고, 챠지 증폭부(61)는 일예로, 단일 입력 단일 증폭기로서 상기 센서부(60)에서 출력되는 신호를 입력받아 증폭하여 출력한다.
이후에, 아날로그 디지털 변환 장치(62)는 상기 챠지 증폭부(61)에서 입력되는 신호를 디지털 신호로 변환하여 출력한다.
특히 본원발명의 아날로그 디지털 변환 장치(62)는 연속 시간 변조기와 이산 시간 변조기로 구성되어 있으며, 연속 시간 변조기는 차수를 증가시키는 역할을 함과 동시에 저대역 통과 필터의 역할을 수행하고 이산 시간 변조기로 입력되는 신호에 대한 안티 얼라이징 작업을 처리한다.
또한, 본원발명의 아날로그 디지털 변환 장치(62)는 챠지 증폭부(61)에서 구현하지 못한 증폭 기능의 일부를 이력 저항 또는 커패시터를 양의 변화시켜 수행할 수 있다.
이와 같이 아날로그 디지털 변환 장치(63)가 연속 시간 변조기와 이산 시간 변조기를 포함함에 따라 종래 기술에 있어서 샘플 앤 홀드 회로와 저대역 통과 필터 기능을 대처할 수 있어 회로 크기를 줄일 수 있고, 전력을 절감할 수 있다.
또한, 챠지 증폭부와 아날로그 디지털 변환 장치에 사용되는 클럭을 다르게 하여 샘플시의 데이터 왜곡을 최소화 할 수 있다.
10 : 연속 시간 변조기 11 : 제1 신호 입력 회로
12 : 제1 적분 회로 12-1 : 제1 피드백 회로
20 : 이산 시간 변조기 21 : 제2 신호 입력 회로
22 : 제2 적분 회로 22-1 : 제2 피드백 회로
30 : 비교기 60 : 센서부
61 : 챠지 증폭부 62 : 아날로그 디지털 변환 장치

Claims (13)

  1. 아날로그 차분 신호를 증폭하여 출력하는 연속 시간 변조기;
    상기 연속 시간 변조기에서 출력되는 증폭된 아날로그 차분 신호를 재차 증폭하여 출력하는 이산 시간 변조기; 및
    상기 이산 시간 변조기에서 출력되는 아날로그 신호를 하이(HIGH)와 로우(LOW)로 표시하는 1 비트 아날로그-디지털 변환 기능을 수행하는 비교기를 포함하는 하이브리드 아날로그 디지털 변환 장치.
  2. 청구항 1에 있어서,
    상기 연속 시간 변조기는,
    한쌍의 가변 입력 저항을 포함하여 아날로그 신호를 입력받는 제1 신호 입력 회로; 및
    한쌍의 가변 커패시터로 이루어진 제1 피드백 회로 및 제1 차동연산 증폭기를 포함하여, 상기 제1 신호 입력 회로에서 입력되는 신호를 증폭하여 출력하는 제1 적분 회로를 포함하는 하이브리드 아날로그 디지털 변환 장치.
  3. 청구항 2에 있어서,
    상기 제2 적분 회로의 이득은 상기 한쌍의 가변 입력 저항에 의해 가변되는 저항과 상기 한쌍의 가변 커패시터에 의해 가변되는 커패시턴스에 의해 조절되는 것을 특징으로 하는 하이브리드 아날로그 디지털 변환 장치.
  4. 청구항 2에 있어서,
    상기 한쌍의 가변 입력 저항은
    제1입력단에 연결된 제1베이스저항;
    제2입력단에 연결된 제2베이스저항;
    상기 제1베이스저항과 상기 제1 적분 회로의 비반전 단자 사이에 연결된 제1저항부; 및
    상기 제2베이스저항과 상기 제1 적분 회로의 반전 단자 사이에 연결된 제2저항부를 포함하는 하이브리드 아날로그 디지털 변환 장치.
  5. 청구항 4에 있어서,
    상기 제1저항부 및 제2저항부는,
    직렬로 연결된 복수의 저항; 및
    상기 복수의 저항을 각각 온/오프하기 위한 복수의 스위치를 포함하는 하이브리드 아날로그 디지털 변환 장치.
  6. 청구항 2에 있어서,
    상기 한쌍의 가변 입력 저항은
    제1입력단과 제1 적분 회로의 비반전 단자 사이에 연결된 제1베이스저항;
    제2입력단과 제1 적분 회로의 반전 단자 사이에 연결된 제2베이스저항;
    상기 제1베이스저항과 상기 제1 적분 회로의 비반전 단자 사이에 연결된 제1저항부; 및
    상기 제2베이스저항과 상기 제1 적분 회로의 반전 단자 사이에 연결된 제2저항부를 포함하는 하이브리드 아날로그 디지털 변환 장치.
  7. 청구항 6에 있어서,
    상기 제1저항부 및 제2저항부는,
    병렬로 연결된 복수의 저항; 및
    상기 복수의 저항을 각각 온/오프하기 위한 복수의 스위치를 포함하는 하이브리드 아날로그 디지털 변환 장치.
  8. 청구항 1에 있어서,
    상기 이산 시간 변조기는
    상기 연속 시간 변조기의 출력단에 연결되며, 서로 180°의 위상차를 갖는 스위칭 클럭에 의해 개방/단락되는 2 종의 스위치와 커패시터를 포함하는 스위치드 캐패시터 회로 구조를 갖는 제2 신호 입력 회로; 및
    상기 제2 신호입력회로에 연결된 입력단을 갖는 제2 차동연산증폭기와, 상기 제2 차동연산증폭기의 입출력단 사이에 연결되는 한쌍의 커패시터로 이루어진 제2 피드백 회로를 포함하는 제2 적분 회로를 포함하는 하이브리드 아날로그 디지털 변환 장치.
  9. 청구항 8에 있어서,
    상기 제2 신호 입력 회로는,
    상기 제1 출력단에 일단이 연결된 제1 스위치와, 상기 제1 스위치의 타단에 일단이 연결된 제1 커패시터와, 상기 제1 커패시터의 타단에 일단이 연결되고 상기 제2 차동연산증폭기의 반전입력단에 타단이 연결된 제2 스위치와, 상기 제1 커패시터와 상기 제2 스위치의 연결노드와 접지 사이에 연결된 제3 스위치와, 상기 제1 스위치와 상기 제1 커패시터의 연결노드와 접지 사이에 연결된 제4 스위치를 포함하는 제1 스위치드 커패시터 회로; 및
    상기 제2 출력단에 일단이 연결된 제5 스위치와, 상기 제5 스위치의 타단에 일단이 연결된 제2 커패시터와, 상기 제2 커패시터의 타단에 일단이 연결되고 상기 제2 차동연산증폭기의 비반전입력단에 타단이 연결된 제6 스위치와, 상기 제2 커패시터와 상기 제6 스위치의 연결노드와 접지 사이에 연결된 제7 스위치와, 상기 제5 스위치와 상기 제2 커패시터의 연결노드와 접지 사이에 연결된 제8 스위치를 포함하는 제2 스위치드 커패시터 회로를 포함하며,
    상기 제1, 3, 5 및 7 스위치는 제1 스위칭 클럭에 의해 단락/개방되고, 상기 제2, 4, 6 및 8 스위치는 상기 제1 스위칭 클럭과 180°의 위상차를 갖는 제2 스위칭 클럭에 의해 단락/개방되는 것을 특징으로 하는 하이브리드 아날로그 디지털 변환 장치.
  10. 진동에 따른 아날로그 신호를 검출하여 출력하는 센서부;
    상기 센서부에서 출력되는 아날로그 신호를 입력받아 증폭하여 출력하는 챠지 증폭부; 및
    상기 챠지 증폭부에서 입력되는 신호를 디지털 신호로 변환하여 출력하는 아날로그 디지털 변환 장치를 포함하는 센싱 장치.
  11. 청구항 10항에 있어서,
    상기 아날로그 디지털 변환 장치는,
    상기 챠지 증폭부에서 출력되는 아날로그 신호의 차분 신호를 증폭하여 출력하는 연속 시간 변조기;
    상기 연속 시간 변조기에서 출력되는 증폭된 아날로그 차분 신호를 재차 증폭하여 출력하는 이산 시간 변조기; 및
    상기 이산 시간 변조기에서 출력되는 아날로그 신호를 하이(HIGH)와 로우(LOW)로 표시하는 1 비트 아날로그-디지털 변환 기능을 수행하는 비교기를 포함하는 센싱 장치.
  12. 청구항 11에 있어서,
    상기 연속 시간 변조기는,
    한쌍의 가변 입력 저항을 포함하여 아날로그 신호를 입력받는 제1 신호 입력 회로; 및
    한쌍의 가변 커패시터로 이루어진 제1 피드백 회로 및 제1 차동연산 증폭기를 포함하여, 상기 제1 신호 입력 회로에서 입력되는 신호를 증폭하여 출력하는 제1 적분 회로를 포함하는 센싱 장치.
  13. 청구항 11에 있어서,
    상기 이산 시간 변조기는
    상기 연속 시간 변조기의 출력단에 연결되며, 서로 180°의 위상차를 갖는 스위칭 클럭에 의해 개방/단락되는 2 종의 스위치와 커패시터를 포함하는 스위치드 캐패시터 회로 구조를 갖는 제2 신호 입력 회로; 및
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