JP2010136039A - 信号増幅装置、及び磁気センサ装置 - Google Patents

Abstract

【課題】磁気センサ等の微少な検出対象信号を入力信号とする信号増幅装置において、入力信号のオフセットが大きいため、ダイナミックレンジを確保できない。
【解決手段】差動入力信号の一方を入力される増幅部３０と、他方を入力される増幅部３２と、増幅部３０，３２から得られる差動出力信号の中点電位を検出して当該差動出力信号のオフセット電位をフィードバック制御するコモンモード検出回路２８とを備える。増幅部３０，３２は差動増幅回路３４ａ，３４ｂから出力される中間差動信号をドライバ回路３８ａ，３８ｂに印加するバイアス信号に変換するバイアス回路３６ａ，３６ｂを有する。バイアス回路３６ａ，３６ｂは、コモンモード検出回路２８からの制御信号に応じて抵抗値が変化する抵抗可変素子を有し、分圧比を調節してバイアス信号を調節する。
【選択図】図２

Description

本発明は、差動信号を増幅する信号増幅装置、及び当該信号増幅装置を用いた磁気センサ装置に関する。

磁気センサには磁気抵抗素子を用いたホイートストン型のブリッジ回路の構造を有するものがある。このようなホイートストンブリッジ型センサなどの微弱な出力電圧を高い入力インピーダンスで検出し、増幅する回路として、インスツルメンテーションアンプが知られている。図４は、このインスツルメンテーションアンプである増幅回路４を用いて構成された従来のセンサ出力回路の回路図である。ホイートストン型のセンサ２は差動信号を出力し、この差動信号が増幅回路４への入力信号Ｖ_ＩＮとなる。

増幅回路４は、３つのオペアンプ（演算増幅器）８，１０，１２を用いて構成される。オペアンプ８は、差動信号である入力信号Ｖ_ＩＮの一方極の信号を増幅する非反転増幅回路を構成し、オペアンプ１０は他方極の信号を増幅する非反転増幅回路を構成する。オペアンプ８，１０の出力は差動信号を構成し、それぞれオペアンプ１２の反転入力端子、非反転入力端子に入力される。オペアンプ１２は反転増幅回路を構成し、非反転入力端子はオフセット調整電源Ｖ_ＡＤＪに接続される。

増幅回路４は、電源から正電圧Ｖ_ＤＤの供給を受けて、Ｖ_ＤＤと接地電位ＧＮＤ（＝０Ｖ）との間で動作する。増幅回路４を構成する各オペアンプ８，１０，１２の出力電圧の変動範囲も正電圧Ｖ_ＤＤと接地電位ＧＮＤとの間に包含される所定の動作範囲に制限される。

低消費電力化の点から、Ｖ_ＤＤは比較的小さな電圧に設定される。例えば、Ｖ_ＤＤは３Ｖ程度に設定される。

ちなみに、増幅回路４は、オフセット調整電源Ｖ_ＡＤＪにより出力信号Ｖ_ＯＵＴのＤＣレベルを調整することができる。
特開２００６−１７４１２２号公報

センサ２は、基準状態において原理的には０Ｖを出力するように設計されたものであっても、実際には、センサ２の製造ばらつきや使用条件等に起因するオフセット電圧を有し得る。すなわち、増幅回路４への入力信号Ｖ_ＩＮを構成する差動形式の２つ信号にはそれぞれオフセット電圧Ｖ_ＯＦＳがコモンモードで重畳し得る。特に、ＧＩＧ（Granular In Gap）素子は高感度である一方、オフセットばらつきが比較的大きい。

オフセット電圧Ｖ_ＯＦＳは、入力バッファであるオペアンプ８，１０にて増幅され、その出力信号に現れる。そのため、オペアンプ８，１０のゲインを大きくすると、オフセット電圧Ｖ_ＯＦＳに重畳した本来の検出対象信号が、正電圧Ｖ_ＤＤと接地電位ＧＮＤとの間に包含される上記動作範囲による制限を受けてクリップされ、信号波形に歪みが生じ得るという問題があった。すなわち、増幅回路４のダイナミックレンジが小さくなるという問題があった。

ちなみに、オフセット調整電圧Ｖ_ＡＤＪは、オペアンプ１２の出力信号Ｖ_ＯＵＴにおけるオフセットを除去可能することはできても、オペアンプ８，１０からオペアンプ１２へ入力される信号のオフセットを除去することはできない。

ここで、検出対象信号のクリップを避けようとして、オペアンプ８，１０のゲインを下げ、後段のオペアンプ１２のゲインを上げると、ＳＮ比が低下するという問題が生じ得る。

また、磁気センサには、ＧＩＧ素子を用いた磁気センサのように出力インピーダンスが高いものがある。そのような高出力インピーダンスの磁気センサに対しては、入力インピーダンスが低いアンプの使用は適さない。また、インスツルメンテーションアンプは、シングルエンド出力であり、コモンモードノイズに対して弱いという問題もあった。

本発明は上記問題点を解決するためになされたものであり、入力信号に重畳したオフセット電圧に起因した検出対象信号のクリップを生じにくくして、ＳＮ比の確保と共にダイナミックレンジの拡大を可能とする全差動型の信号増幅装置、及びそれを用いた磁気センサ装置を提供することを目的とする。

本発明に係る信号増幅装置、及び磁気センサ装置は、第１及び第２の入力信号からなる差動信号を入力され、第１及び第２の出力信号からなる差動信号を出力するものであって、前記第１の入力信号を入力され前記第１の出力信号を出力する第１の増幅部と、前記第２の入力信号を入力され前記第２の出力信号を出力する第２の増幅部と、前記第１の出力信号と前記第２の出力信号との中点電位を求め、当該中点電位に基づき、前記第１の出力信号及び前記第２の出力信号それぞれのオフセット電位をフィードバック制御するオフセット制御信号を生成するフィードバック制御部と、を有し、前記各増幅部は、それぞれの前記入力信号と、それぞれの前記出力信号に基づく帰還信号とからなる差動信号を入力され、中間差動信号を出力する差動増幅回路と、入力されるバイアス信号に応じてプッシュプル動作を行い前記出力信号を生成するプッシュプル回路を備えたドライバ回路と、前記中間差動信号に基づき前記バイアス信号を生成するバイアス回路と、を有し、前記バイアス回路は、第１信号点と第２信号点との間に接続され、当該両信号点間に印加される電圧を分圧して分圧点の電位を前記バイアス信号として出力する分圧回路と、前記第１信号点及び前記第２信号点それぞれの電位を、前記中間差動信号の強度に応じ互いに同相で変化させる信号点電位生成回路と、を有し、前記分圧回路は、前記第１信号点又は前記第２信号点と前記分圧点との間に直列に接続され、前記オフセット制御信号に応じて抵抗値が変化する抵抗可変素子を有する。

本発明によれば、信号増幅装置から出力される差動信号の中点電位に基づいてコモンモードのオフセット電位が検出され、オフセット電位を低減するフィードバック制御が行われる。オフセット電位を低減する補正は、差動増幅回路の入力段である差動増幅回路の出力信号に対して行われるので、出力段であるプッシュプル回路での信号のクリップが起こりにくい。これにより、ＳＮ比の確保と共にダイナミックレンジの拡大を図ることができる。また、差動増幅回路を、演算増幅器を用いた非反転増幅回路とすることで高入力インピーダンスとし、高出力インピーダンスの磁気センサからの出力信号を好適に増幅することができる。

以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。

図１は、実施形態に係る磁気センサ装置２０の概略の回路構成図である。磁気センサ装置２０は、磁気センサ２２とセンサ出力回路２４とからなる。センサ出力回路２４は本発明に係る信号増幅装置である。

磁気センサ２２は、抵抗Ｒa，Ｒb，Ｒc，Ｒdからなるホイートストンブリッジ回路である。抵抗Ｒa，Ｒdは端子Ｖ_Ａ１，Ｖ_Ａ２の間に直列接続され、また、抵抗Ｒb，Ｒcも端子Ｖ_Ａ１，Ｖ_Ａ２の間に直列接続される。そして、抵抗Ｒa，Ｒdの接続点が出力端子Ｖ_Ｂ１であり、抵抗Ｒb，Ｒcの接続点が出力端子Ｖ_Ｂ２である。抵抗Ｒa，Ｒb，Ｒc，Ｒdのうち、磁気抵抗変化を示すＧＩＧ素子はＲa，Ｒcである。一方、Ｒb，Ｒdは固定抵抗である。このブリッジ回路の一対の入力端子Ｖ_Ａ１，Ｖ_Ａ２に電圧を印加すると、抵抗Ｒa，Ｒdで分圧された電圧が出力端子Ｖ_Ｂ１に得られ、抵抗Ｒb，Ｒcで分圧された電圧が出力端子Ｖ_Ｂ２に得られる。抵抗Ｒa，Ｒcは外部磁界により抵抗が変化するので、外部磁界に応じた電圧信号が、出力端子Ｖ_Ｂ１，Ｖ_Ｂ２から差動形式で出力される。

上述のように磁気センサ２２ではＧＩＧ素子を抵抗Ｒa，Ｒcに用いる。ＧＩＧ素子は高感度である一方、オフセットばらつきが比較的大きく、また出力インピーダンスが大きい。本発明の信号増幅装置であるセンサ出力回路２４は、後述するように、オフセットの影響を軽減・除去することができる。また、磁気センサ２２の大きな出力インピーダンスに対しては、高入力抵抗のプリアンプでの増幅が必要となる。この点については、センサ出力回路２４は磁気センサ２２からの差動信号を構成する２つの信号それぞれに対して非反転増幅回路となり、入力インピーダンスを大きく設定することができる。これらの点から、センサ出力回路２４はＧＩＧ素子を用いた磁気センサ２２に適用できる。

なお、センサ出力回路２４は、ＭＲ（Magneto Resistance）素子を磁気抵抗素子として用いた磁気センサ２２や、その他のセンサからの検出信号の増幅に用いることもできる。

センサ出力回路２４は、全差動増幅回路２６及びコモンモード検出回路２８を有する。全差動増幅回路２６は、２対の差動入力端子と１対の差動出力端子を有する。一方対の差動入力端子Ｖ_ＩＮ１＋，Ｖ_ＩＮ１−のうち非反転入力端子Ｖ_ＩＮ１＋は、磁気センサ２２の出力端子Ｖ_Ｂ２に接続される。一方、反転入力端子Ｖ_ＩＮ１−は抵抗Ｒ_ｆ１を介して差動出力端子Ｖ_ＯＵＴ＋，Ｖ_ＯＵＴ−のうち非反転出力端子Ｖ_ＯＵＴ＋に接続される。入力端子Ｖ_ＩＮ１−には、Ｖ_ＯＵＴ＋からの出力電位を抵抗Ｒ_ｆ１，Ｒ_ｅ１で分圧した電位が印加される。後述するように、Ｖ_ＩＮ１＋，Ｖ_ＩＮ１−，Ｖ_ＯＵＴ＋は第１の増幅部に対応する入出力端子であり、上述の接続により、当該増幅部は非反転増幅回路として動作する。

もう一つの対の差動入力端子Ｖ_ＩＮ２＋，Ｖ_ＩＮ２−と反転出力端子Ｖ_ＯＵＴ−とは第２の増幅部に対応する入出力端子である。第２の増幅部は上述の第１の増幅部とは極性は逆であるが、同様の非反転増幅回路として動作する。具体的には、反転入力端子Ｖ_ＩＮ２−は磁気センサ２２の出力端子Ｖ_Ｂ１に接続される。非反転入力端子Ｖ_ＩＮ２＋は抵抗Ｒ_ｆ２を介して反転出力端子Ｖ_ＯＵＴ−に接続され、抵抗Ｒ_ｅ２を介して接地電位ＧＮＤに接続される。

差動出力端子Ｖ_ＯＵＴ＋，Ｖ_ＯＵＴ−の間には抵抗Ｒ_ｇ１，Ｒ_ｇ２が直列接続される。抵抗Ｒ_ｇ１，Ｒ_ｇ２は、全差動増幅回路２６の差動出力を分圧し、それらの接続点に差動出力の中点電位Ｖ_ＣＭを生成する。この中点電位Ｖ_ＣＭはコモンモード検出回路２８に入力される。

コモンモード検出回路２８は、入力された中点電位Ｖ_ＣＭに基づき、第１の増幅部の出力信号Ｖ_ＯＵＴ＋及び第２の増幅部の出力信号Ｖ_ＯＵＴ−それぞれのオフセット電位をフィードバック制御するオフセット制御信号Ｓ_ＯＣを生成する。

図２は、センサ出力回路２４の概略の回路構成図である。図２では、全差動増幅回路２６の構成が図１より詳しく示されている。全差動増幅回路２６は第１の増幅部３０と第２の増幅部３２とを有する。

第１の増幅部３０は、差動増幅回路３４ａ、バイアス回路３６ａ、ドライバ回路３８ａ及びバッファ回路４０ａを有する。差動増幅回路３４ａの入力端子は上述の差動入力端子Ｖ_ＩＮ１＋，Ｖ_ＩＮ１−である。差動増幅回路３４ａはその差動対を構成する各ＭＯＳトランジスタのドレイン電流を中間差動信号としてバイアス回路３６ａへ出力する。差動増幅回路３４ａは１つの差動対で構成することもできるが、本センサ出力回路２４では後述する理由により、差動増幅回路３４ａは２つの差動対を備え、それら４つのＭＯＳトランジスタのドレイン電流をバイアス回路３６ａへ出力する。

バイアス回路３６ａは、差動増幅回路３４ａから入力された中間差動信号に基づき、ドライバ回路３８ａへのバイアス信号を生成する。ドライバ回路３８ａは、出力ＭＯＳトランジスタ４２ｕ，４２ｄからなるプッシュプル回路を有する。バイアス回路３６ａは、差動増幅回路３４ａが生じる４つのドレイン電流に基づいてバイアス信号を生成して、ドライバ回路３８ａの出力ＭＯＳトランジスタ４２ｕ，４２ｄのゲートに印加する。バイアス信号は、ドライバ回路３８ａのプッシュプル動作が適切に行われる電位にレベル調整される。本実施形態ではバイアス回路３６ａは、上側のＭＯＳトランジスタ４２ｕと下側のＭＯＳトランジスタ４２ｄとに対して、別々の電位のバイアス信号を供給する。

ドライバ回路３８ａは、バイアス回路３６ａからのバイアス信号に応じてプッシュプル回路にて増幅を行い、出力信号を生成する。この出力信号はバッファ回路４０ａを介して、出力端子Ｖ_ＯＵＴ＋から出力される。

第２の増幅部３２も第１の増幅部３０と同様の構成であり、差動増幅回路３４ｂ、バイアス回路３６ｂ、ドライバ回路３８ｂ及びバッファ回路４０ｂを有する。ちなみに、差動増幅回路３４ｂの入力端子は上述の差動入力端子Ｖ_ＩＮ２＋，Ｖ_ＩＮ２−である。また、バッファ回路４０ｂの出力端子が上述の差動出力端子の一方であるＶ_ＯＵＴ−となる。

なお、後述するように、差動増幅回路３４ａ，３４ｂの出力の間には接続線が存在するが、図２では省略している。

図３は、センサ出力回路２４の具体的な構成例を示す回路図である。以下、ｎチャネルのＭＯＳトランジスタは、記号“Ｎ_Ａｋ”，“Ｎ_Ｂｋ”，“Ｎ_Ｃｋ”で表し、ｐチャネルのＭＯＳトランジスタは、記号“Ｐ_Ａｋ”，“Ｐ_Ｂｋ”，“Ｐ_Ｃｋ”で表す。ここで、添え字の“Ａ”，“Ｂ”，“Ｃ”はそれぞれ第１の増幅部３０の構成素子、第２の増幅部３２の構成素子、コモンモード検出回路２８の構成素子であることを意味し、添え字“ｋ”は増幅部３０，３２及びコモンモード検出回路２８にそれぞれ複数存在するＭＯＳトランジスタを区別するために付した識別番号である。

差動増幅回路３４ａは、トランジスタＮ_Ａ１，Ｎ_Ａ２からなる差動対（以下、ｎチャネル差動対と称する）とトランジスタＰ_Ａ１，Ｐ_Ａ２からなる差動対（以下、ｐチャネル差動対と称する）とを有する。ｎチャネル差動対はＮ_Ａ１，Ｎ_Ａ２のソースと接地電位ＧＮＤとの間に定電流源Ｉ_Ａ１を接続される。ｐチャネル差動対はＰ_Ａ１，Ｐ_Ａ２のソースと正電圧Ｖ_ＤＤとの間に定電流源Ｉ_Ａ２を接続される。これら２つの差動対はそれぞれ、Ｖ_ＩＮ１＋とＶ_ＩＮ１−との間に互いに並列に配置され、Ｎ_Ａ１，Ｐ_Ａ１のゲートにＶ_ＩＮ１＋からの入力信号が印加され、Ｎ_Ａ２，Ｐ_Ａ２のゲートにＶ_ＯＵＴ＋からの帰還信号が印加される。

差動増幅回路３４ａをｎチャネル差動対とｐチャネル差動対との並列構成とすることで、Ｖ_ＤＤを低電圧とする動作においても、入力信号に対するダイナミックレンジを確保することができる。すなわち、ｎチャネル差動対は入力信号が低電圧では動作しなかったり線形性が低下し得ることから、好適に動作する入力信号の範囲が、ＧＮＤからＶ_ＤＤまでの電圧範囲のうちＶ_ＤＤ寄りに位置し得る。逆に、ｐチャネル差動対は入力信号が高電圧では動作しなかったり線形性が低下し得ることから、好適に動作する入力信号の範囲が、ＧＮＤからＶ_ＤＤまでの電圧範囲のうちＧＮＤ寄りに位置し得る。そこで、これらｎチャネル差動対とｐチャネル差動対とを並列に用いることで、それらの一方が動作しない入力電圧領域を他方の動作で補うことができ、いずれか一方のみを用いる場合より入力信号に対し動作し得る電圧範囲を拡大することができる。

図２に示したバイアス回路３６ａは、図３において信号点Ｘ_Ａ１，Ｘ_Ａ２間に接続され、当該信号点間に印加される電圧を分圧して分圧点Ｘ_Ａ３，Ｘ_Ａ４の電位をバイアス信号として出力する分圧回路と、信号点Ｘ_Ａ１，Ｘ_Ａ２それぞれの電位を中間差動信号の強度に応じ互いに同相で変化させる信号点電位生成回路とを有する。

分圧回路は、トランジスタＰ_Ａ７，Ｐ_Ａ８，Ｎ_Ａ７，Ｎ_Ａ８からなる。Ｐ_Ａ７，Ｎ_Ａ７はそれぞれソースを点Ｘ_Ａ１，Ｘ_Ａ２に接続され、ドレインを分圧点Ｘ_Ａ３，Ｘ_Ａ４に接続される。Ｐ_Ａ７，Ｎ_Ａ７はそれぞれゲートに、コモンモード検出回路２８からオフセット制御信号Ｓ_ＯＣを印加され、オフセット制御信号Ｓ_ＯＣに応じてチャネル抵抗の抵抗値が変化する抵抗可変素子として機能する。一方、Ｐ_Ａ８，Ｎ_Ａ８は分圧点Ｘ_Ａ３，Ｘ_Ａ４間に互いに並列に接続される。Ｐ_Ａ８，Ｎ_Ａ８はそれぞれゲートを一定の電位にバイアスされ、分圧点Ｘ_Ａ３，Ｘ_Ａ４間にて基本的に一定の抵抗値を有する素子として機能する。

信号点電位生成回路は、トランジスタＰ_Ａ３〜Ｐ_Ａ６，Ｎ_Ａ３〜Ｎ_Ａ６からなる。このうち、トランジスタＰ_Ａ４，Ｐ_Ａ５，Ｎ_Ａ４，Ｎ_Ａ５は、上述の分圧回路と同様の回路を構成し、信号点Ｘ_Ａ５，Ｘ_Ａ６間を分圧する。信号点電位生成回路の残りのトランジスタのうちＰ_Ａ３，Ｐ_Ａ６はそれぞれ信号点Ｘ_Ａ５，Ｘ_Ａ１とＶ_ＤＤとの間に接続され、Ｎ_Ａ３，Ｎ_Ａ６はそれぞれ信号点Ｘ_Ａ６，Ｘ_Ａ２とＧＮＤとの間に接続される。これらＰ_Ａ３，Ｐ_Ａ６，Ｎ_Ａ３，Ｎ_Ａ６は分圧回路を構成するトランジスタと同様に基本的に抵抗素子として機能する。Ｐ_Ａ３，Ｐ_Ａ６のゲートは信号点Ｘ_Ａ５，Ｘ_Ａ６間の分圧点Ｘ_Ａ７に接続され、Ｐ_Ａ３，Ｐ_Ａ６のチャネル間の抵抗値は分圧点Ｘ_Ａ７の電位に応じて変化する。また、Ｎ_Ａ３，Ｎ_Ａ６のゲートは信号点Ｘ_Ａ５，Ｘ_Ａ６間の分圧点Ｘ_Ａ８に接続され、Ｎ_Ａ３，Ｎ_Ａ６のチャネル間の抵抗値は分圧点Ｘ_Ａ８の電位に応じて変化する。

図２に示したドライバ回路３８ａは、図３に示すように、出力ＭＯＳトランジスタ４２ｕであるトランジスタＰ_Ａ１１と、出力ＭＯＳトランジスタ４２ｄであるトランジスタＮ_Ａ１１とを有する。Ｐ_Ａ１１はＶ_ＤＤと信号点Ｘ_Ａ９との間にチャネルを接続され、ゲートに分圧点Ｘ_Ａ３の電位をバイアス信号として印加される。Ｎ_Ａ１１はＧＮＤと信号点Ｘ_Ａ９との間にチャネルを接続され、ゲートに分圧点Ｘ_Ａ４の電位をバイアス信号として印加される。

プッシュプル回路の出力端子である信号点Ｘ_Ａ９はバッファ回路４０ａの入力端子に接続される。

以上、第１の増幅部３０の各部の構成を説明したが、第２の増幅部３２は第１の増幅部３０と同様であるので、図３に示した第２の増幅部３２についての説明は省略する。ちなみに、第２の増幅部３２において、第１の増幅部３０と同様の構成要素については、第１の増幅部３０における記号の添え字“Ａ”を“Ｂ”に置き換えた記号で表している。

第１の増幅部３０の差動増幅回路３４ａ及び第２の増幅部３２の差動増幅回路３４ｂを構成する差動対のトランジスタのうち、Ｖ_ＩＮ１＋，Ｖ_ＩＮ２−に入力される差動信号に対して同相のドレイン電流を生じるもの同士が互いのドレインを接続される。すなわち、Ｎ_Ａ１とＮ_Ｂ２とが互いのドレインを接続され、同様に、Ｎ_Ａ２とＮ_Ｂ１、Ｐ_Ａ１とＰ_Ｂ２、Ｐ_Ａ２とＰ_Ｂ１が互いのドレインを接続される。

バッファ回路４０ａ，４０ｂの中点電位Ｖ_ＣＭはコモンモード検出回路２８に入力される。コモンモード検出回路２８は、トランジスタＮ_Ｃ１，Ｎ_Ｃ２からなる差動対を含む差動増幅回路を有する。中点電位Ｖ_ＣＭはＮ_Ｃ１のゲートに入力される。一方、Ｎ_Ｃ２のゲートは定電圧源Ｖ_ＣＲに接続される。Ｖ_ＣＲの出力電位は、Ｖ_ＯＵＴ＋及びＶ_ＯＵＴ−のオフセット電位の目標レベルに応じて設定される。例えば、Ｖ_ＣＲはＶ_ＤＤの１／２程度に設定される。

トランジスタＮ_Ｃ１に流れる電流は、カレントミラー回路で折り返されて、一方端をＶ_ＤＤに接続された抵抗Ｒ_Ｃ１の他方端に伝達される。また、トランジスタＮ_Ｃ２に流れる電流は、カレントミラー回路で折り返されて、一方端をＧＮＤに接続された抵抗Ｒ_Ｃ２の他方端に伝達される。

次に、図３に示す回路の動作を説明する。差動増幅回路３４ａのトランジスタＮ_Ａ１，Ｎ_Ａ２，Ｐ_Ａ１，Ｐ_Ａ２のドレイン電流をそれぞれｉ_ＮＡ１，ｉ_ＮＡ２，ｉ_ＰＡ１，ｉ_ＰＡ２と表す。ちなみにｉ_ＮＡ１，ｉ_ＮＡ２はＮ_Ａ１，Ｎ_Ａ２のドレインに流れ込む方向を有し、ｉ_ＰＡ１，ｉ_ＰＡ２はＰ_Ａ１，Ｐ_Ａ２のドレインから流れ出る方向を有する。

入力端子Ｖ_ＩＮ１＋の電圧変化に対して、ｉ_ＮＡ１及びｉ_ＰＡ２の大きさの変化は基本的に互いに同相であり、またｉ_ＰＡ１及びｉ_ＮＡ２も互いに同相の変化を示す。一方、ｉ_ＮＡ１とｉ_ＰＡ１とは互いに逆相の変化を示す。

例えば、Ｖ_ＩＮ１＋の電圧上昇によりｉ_ＮＡ１が増加し、またｉ_ＰＡ１が減少する場合を説明する。この場合、ｉ_ＮＡ２は減少する一方、ｉ_ＰＡ２は増加する。これらｉ_ＮＡ２，ｉ_ＰＡ２の変化に対して、Ｐ_Ａ３がチャネル電流を減少させると共に、Ｎ_Ａ３がチャネル電流を増加させ、その結果、信号点Ｘ_Ａ５，Ｘ_Ａ６の電位は共に上昇する。信号点Ｘ_Ａ５，Ｘ_Ａ６の電位のシフトに連動して分圧点Ｘ_Ａ７，Ｘ_Ａ８の電位も同じ方向にシフトする。すなわち、ここで述べているｉ_ＮＡ１の増加時には、Ｐ_Ａ３，Ｐ_Ａ６，Ｎ_Ａ３，Ｎ_Ａ６のゲート電位が上昇し、Ｐ_Ａ３，Ｐ_Ａ６のチャネル抵抗は増加し、Ｎ_Ａ３，Ｎ_Ａ６のチャネル抵抗は減少する。信号点Ｘ_Ａ１の電位は、ｉ_ＮＡ１の増加に対応したＰ_Ａ６の電流増加によって低下すると共に、ｉ_ＮＡ２の減少に起因するＰ_Ａ６の抵抗増加の影響によっても低下する。一方、信号点Ｘ_Ａ２の電位はｉ_ＰＡ１の減少に対応したＰ_Ａ６の電流減少によって低下すると共に、ｉ_ＰＡ２の増加に起因するＮ_Ａ６の抵抗減少の影響によっても低下する。すなわち、Ｐ_Ａ３〜Ｐ_Ａ６，Ｎ_Ａ３〜Ｎ_Ａ６からなる信号点電位生成回路は、差動増幅回路３４ａの差動対Ｎ_Ａ１，Ｎ_Ａ２を備えた第１差動増幅器が出力する第１の中間差動信号の強度に応じた大きさの電位低下を信号点Ｘ_Ａ１に生じる。同様に、信号点電位生成回路は、信号点Ｘ_Ａ２には、差動増幅回路３４ａの差動対Ｐ_Ａ１，Ｐ_Ａ２を備えた第２差動増幅器が出力する第２の中間差動信号の強度に応じた大きさの電位低下を生じる。

信号点Ｘ_Ａ１，Ｘ_Ａ２の電位のシフトに連動して分圧点Ｘ_Ａ３，Ｘ_Ａ４の電位も同じ方向にシフトする。すなわち、ここで述べているｉ_ＮＡ１の増加時には、分圧点Ｘ_Ａ３，Ｘ_Ａ４からドライバ回路３８ａのＰ_Ａ１１，Ｎ_Ａ１１のゲートへ供給されるバイアス信号の電位は低下する。その結果、信号点Ｘ_Ａ９の電位は上昇し、Ｖ_ＩＮ１＋への入力電圧と同相の変化を示す。

以上、第１の増幅部３０の基本的な動作をＶ_ＩＮ１＋の電圧上昇時を例に説明したが、これとＶ_ＩＮ１＋の電圧低下時の動作とは対称である。また、第２の増幅部３２も第１の増幅部３０と同様に動作する。

次にコモンモード検出回路２８による制御を説明する。例えば、第１の増幅部３０、第２の増幅部３２からの差動出力信号のオフセット電位が上昇すると、抵抗Ｒ_ｇ１，Ｒ_ｇ２の中点の電位Ｖ_ＣＭが上がる。すると、Ｎ_Ｃ１のチャネル電流が増加し、Ｒ_Ｃ１の電流が増加する結果、一対のオフセット制御信号Ｓ_ＯＣのうちの一方として取り出されるＲ_Ｃ１の一方端の電位Ｖ_ＯＣ１は低下する。一方、Ｎ_Ｃ１と差動対を構成するＮ_Ｃ２のチャネル電流は減少し、Ｒ_Ｃ２の電流が減少する結果、一対のオフセット制御信号Ｓ_ＯＣのうちの他方として取り出されるＲ_Ｃ２の一方端の電位Ｖ_ＯＣ２も低下する。Ｖ_ＯＣ１の低下により、これをゲートに印加されるＰ_Ａ４，Ｐ_Ａ７，Ｐ_Ｂ４，Ｐ_Ｂ７は抵抗が減少する。一方、Ｖ_ＯＣ２の低下により、これをゲートに印加されるＮ_Ａ４，Ｎ_Ａ７，Ｎ_Ｂ４，Ｎ_Ｂ７は抵抗が増加する。その結果、分圧点Ｘ_Ａ３，Ｘ_Ａ４，Ｘ_Ｂ３，Ｘ_Ｂ４の電位が上昇して、信号点Ｘ_Ａ９，Ｘ_Ｂ９の電位は低下する。すなわち、第１の増幅部３０、第２の増幅部３２からの差動出力信号のオフセット電位が低下する方向に制御され、オフセット電位を目標レベルに保つようにフィードバック制御が行われる。

さて、Ｖ_ＩＮ１＋の電圧増加時を例とした第１の増幅部３０についての上述の動作説明では、差動増幅回路３４ａの各トランジスタと差動増幅回路３４ｂの各トランジスタとが互いにドレインを接続されていることについては触れなかった。この点について説明する。

仮に、差動増幅回路３４ａと差動増幅回路３４ｂとの間にてトランジスタのドレイン同士が接続されていなければ、第１の増幅部３０と第２の増幅部３２とは基本的に同じ回路構成であるので、Ｖ_ＩＮ１＋，Ｖ_ＩＮ２−への差動入力に重畳するコモンモードの電圧変化に対して、第１の増幅部３０と第２の増幅部３２との互いに対応する点の電位は同相で変化する。その結果、差動入力端子Ｖ_ＩＮ１＋，Ｖ_ＩＮ２−から差動出力端子Ｖ_ＯＵＴ＋，Ｖ_ＯＵＴ−へコモンモードの電圧変化が伝達されてしまう。

これに対して、図３に示す本センサ出力回路２４のように、差動増幅回路３４ａと差動増幅回路３４ｂとの間にてトランジスタのドレイン同士を接続すると、差動入力端子Ｖ_ＩＮ１＋，Ｖ_ＩＮ２−から差動出力端子Ｖ_ＯＵＴ＋，Ｖ_ＯＵＴ−へのコモンモードの電圧変化の伝達を阻止又は軽減できる。

例えば、Ｖ_ＩＮ１＋，Ｖ_ＩＮ２−への入力電圧が両方とも増加すると、Ｎ_Ａ１のドレイン電流が増加する一方、Ｎ_Ｂ２のドレイン電流は減少する。このドレイン電流の増減の違いは、もし、Ｎ_Ａ１のドレインとＮ_Ｂ２のドレインとを接続していなければ、信号点Ｘ_Ａ１では電位低下を生じ、信号点Ｘ_Ｂ５では電位上昇を生じる。しかし、センサ出力回路２４では、Ｎ_Ａ１のドレインとＮ_Ｂ２のドレインとが接続されているので、コモンモードの電圧変化が生じても、信号点Ｘ_Ａ１と信号点Ｘ_Ｂ５とは同電位に維持される。同様に、センサ出力回路２４では他の信号点Ｘ_Ａ２，Ｘ_Ａ５，Ｘ_Ａ６，Ｘ_Ｂ１，Ｘ_Ｂ２，Ｘ_Ｂ６の電位も、コモンモードの電圧変化が生じても一定に維持される。

その結果、差動入力端子Ｖ_ＩＮ１＋，Ｖ_ＩＮ２−への差動入力信号に重畳するコモンモードの電圧の変化に対して、バイアス回路３６ａ，３６ｂ以降の回路の各点の電位は基本的に変化せず、差動出力端子Ｖ_ＯＵＴ＋，Ｖ_ＯＵＴ−へのコモンモードの電圧変化の伝達が阻止又は軽減される。

なお、上述の実施形態では、磁気センサ２２として、ＧＩＧ素子を抵抗Ｒa，Ｒcに用いた例を説明した。しかし、磁気センサ２２に用いる磁気抵抗素子がインピーダンスが大きく、オフセットばらつきが比較的大きければ、ＧＩＧ素子以外であっても本発明の信号増幅装置及び磁気センサ装置は有益である。さらに、本発明の信号増幅装置は、磁気センサ以外の装置の出力信号の処理に用いることができ、当該装置が、高出力インピーダンスであったり、オフセットのばらつきが大きかったりする場合に、本発明の効果が発揮される。

本発明の実施形態に係る磁気センサ装置の概略の回路構成図である。 実施形態に係るセンサ出力回路の概略の回路構成図である。 図２に示すセンサ出力回路の具体的な構成例を示す回路図である。 インスツルメンテーションアンプである増幅回路を用いて構成された従来のセンサ出力回路の回路図である。

符号の説明

２０ 磁気センサ装置、２２ 磁気センサ、２４ センサ出力回路、２６ 全差動増幅回路、２８ コモンモード検出回路、３０ 第１の増幅部、３２ 第２の増幅部、３４ａ，３４ｂ 差動増幅回路、３６ａ，３６ｂ バイアス回路、３８ａ，３８ｂ ドライバ回路、４０ａ，４０ｂ バッファ回路、４２ｕ，４２ｄ 出力ＭＯＳトランジスタ。

Claims (9)

1. 第１及び第２の入力信号からなる差動信号を入力され、第１及び第２の出力信号からなる差動信号を出力する全差動型の信号増幅装置であって、
   前記第１の入力信号を入力され前記第１の出力信号を出力する第１の増幅部と、
   前記第２の入力信号を入力され前記第２の出力信号を出力する第２の増幅部と、
   前記第１の出力信号と前記第２の出力信号との中点電位を求め、当該中点電位に基づき、前記第１の出力信号及び前記第２の出力信号それぞれのオフセット電位をフィードバック制御するオフセット制御信号を生成するフィードバック制御部と、
   を有し、
   前記各増幅部は、
   それぞれの前記入力信号と、それぞれの前記出力信号に基づく帰還信号とからなる差動信号を入力され、中間差動信号を出力する差動増幅回路と、
   入力されるバイアス信号に応じてプッシュプル動作を行い前記出力信号を生成するプッシュプル回路を備えたドライバ回路と、
   前記中間差動信号に基づき前記バイアス信号を生成するバイアス回路と、
   を有し、
   前記バイアス回路は、
   第１信号点と第２信号点との間に接続され、当該両信号点間に印加される電圧を分圧して分圧点の電位を前記バイアス信号として出力する分圧回路と、
   前記第１信号点及び前記第２信号点それぞれの電位を、前記中間差動信号の強度に応じ互いに同相で変化させる信号点電位生成回路と、
   を有し、
   前記分圧回路は、
   前記第１信号点又は前記第２信号点と前記分圧点との間に直列に接続され、前記オフセット制御信号に応じて抵抗値が変化する抵抗可変素子を有すること、
   を特徴とする信号増幅装置。
2. 請求項１に記載の信号増幅装置において、
   前記差動増幅回路は、演算増幅器を用いた非反転増幅回路であること、を特徴とする信号増幅装置。
3. 請求項１又は請求項２に記載の信号増幅装置において、
   前記差動増幅回路は、
   それぞれｎチャネルＭＯＳトランジスタである第１トランジスタ及び第２トランジスタからなり、互いのソースを共通の定電流源を介して第１基準電圧源に接続される差動対を備え、前記入力信号及び前記帰還信号からなる差動信号を入力され、第１の中間差動信号を出力する第１差動増幅器と、
   それぞれｐチャネルＭＯＳトランジスタである第３トランジスタ及び第４トランジスタからなり、互いのソースを共通の定電流源を介して前記第１基準電圧源より高い電圧の第２基準電圧源に接続される差動対を備え、前記入力信号及び前記帰還信号からなる差動信号を入力され、第２の中間差動信号を出力する第１差動増幅器と、
   を有し、
   前記信号点電位生成回路は、
   前記第１の中間差動信号の強度に応じた電位変化を前記第１信号点に発生させ、前記第２の中間差動信号の強度に応じた電位変化を前記第２信号点に発生させること、
   を特徴とする信号増幅装置。
4. 請求項３に記載の信号増幅装置において、
   前記第１の増幅部の前記第１トランジスタと前記第２の増幅部の前記第２トランジスタとは、それぞれのドレインを互いに接続され、
   前記第１の増幅部の前記第２トランジスタと前記第２の増幅部の前記第１トランジスタとは、それぞれのドレインを互いに接続され、
   前記第１の増幅部の前記第３トランジスタと前記第２の増幅部の前記第４トランジスタとは、それぞれのドレインを互いに接続され、
   前記第１の増幅部の前記第４トランジスタと前記第２の増幅部の前記第３トランジスタとは、それぞれのドレインを互いに接続されること、
   を特徴とする信号増幅装置。
5. 請求項１から請求項４のいずれか１つに記載の信号増幅装置において、
   前記分圧回路は、
   前記第１信号点と前記分圧点との間に接続された第１の前記抵抗可変素子と、
   前記第２信号点と前記分圧点との間に接続された第２の前記抵抗可変素子と、
   を有し、
   前記第１の抵抗可変素子と前記第２の抵抗可変素子とは、前記オフセット制御信号に応じた抵抗値の増減が互いに逆方向であること、
   を特徴とする信号増幅装置。
6. 請求項５に記載の信号増幅装置において、
   前記分圧回路は、前記第１の抵抗可変素子と前記第２の抵抗可変素子との間に直列に接続され、両端子間に電位差を生じる中間素子を有し、
   前記第１の抵抗可変素子と前記中間素子とが接続された第１の前記分圧点から出力された前記バイアス信号は、前記プッシュプル回路を構成する一方の出力トランジスタに印加され、
   前記第２の抵抗可変素子と前記中間素子とが接続された第２の前記分圧点から出力された前記バイアス信号は、前記プッシュプル回路を構成する他方の出力トランジスタに印加されること、
   を特徴とする信号増幅装置。
7. 請求項１から請求項６のいずれか１つに記載の信号増幅装置と、
   前記差動信号を出力する磁気センサと、
   を有することを特徴とする磁気センサ装置。
8. 請求項７に記載の磁気センサ装置において、
   前記磁気センサは、磁気抵抗素子を用いたホイートストンブリッジ型の磁気センサであること、を特徴とする磁気センサ装置。
9. 請求項８に記載の磁気センサ装置において、
   前記磁気抵抗素子は、ＧＩＧ素子であること、を特徴とする磁気センサ装置。

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