JP2008147810A

JP2008147810A - コンパレータ

Info

Publication number: JP2008147810A
Application number: JP2006330229A
Authority: JP
Inventors: Masao Fujiwara; 正勇藤原; Kenya Nakamura; 健哉中村
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2006-12-07
Filing date: 2006-12-07
Publication date: 2008-06-26
Also published as: US20080136460A1; CN101207375A; KR20080052420A

Abstract

【課題】本発明は、オフセット電圧のばらつきを十分に低減することが可能なオフセット付きのコンパレータを提供することを目的とする。
【解決手段】本発明に係るコンパレータは、オフセット電圧Ｖｏｆｆｓｅｔを定めるオフセット設定部１と、非反転入力電圧Ｖｉｎｐからオフセット電圧Ｖｏｆｆｓｅｔを減じるオフセット減算部４と、オフセット減算部４の出力電圧（Ｖｉｎｐ−Ｖｏｆｆｓｅｔ）と反転入力電圧Ｖｉｎｎとの高低に応じて出力論理ＣＯＭＰ＿ＯＵＴを変遷する比較部５とを有して成る構成とされている。
【選択図】図１

Description

本発明は、オフセット付きのコンパレータに関するものである。

従来より、入力電圧Ｖｉｎｐ、Ｖｉｎｎの差分値（Ｖｉｎｐ−Ｖｉｎｎ）が所定のオフセット電圧Ｖｏｆｆｓｅｔよりも大きいか小さいかに応じて、その出力論理ＣＯＭＰ＿ＯＵＴをハイレベル及びローレベルのいずれか一方に変遷するオフセット付きのコンパレータが種々の用途に供されている（図５を参照）。

なお、上記のオフセットを実現する手法の一例としては、コンパレータの入力段を構成する差動対（図６のトランジスタ１０４、１０５を参照）のバランスを所望のオフセット電圧Ｖｏｆｆｓｅｔに基づいて意図的に崩すことが考えられる。

また、図７で示すように、減算回路（抵抗２０３〜２０６及びアンプ２０７）を用いて入力電圧Ｖｉｎｐ、Ｖｉｎｎの差分値Ｖｏ（＝Ｖｉｎｐ−Ｖｉｎｎ）を求めておき、これを比較回路２０８に入力して所定の基準電圧Ｖｒｅｆ（オフセット電圧Ｖｏｆｆｓｅｔに相当）と比較する構成も考えられる。なお、上記の減算回路を構成する抵抗２０３〜２０６の各抵抗値（Ｒａ、Ｒｂ、Ｒｃ、Ｒｄ）については、Ｒｂ／Ｒａ＝Ｒｄ／Ｒｃなる関係式を満足する抵抗値（例えば、Ｒａ＝Ｒｂ＝Ｒｃ＝Ｒｄ）に設定されている。

また、上記に関連する従来技術の一例として、特許文献１には、電流検出抵抗の両端電圧を差動増幅回路に入力し、その出力電圧をコンパレータにて基準電圧（電流設定値）と比較することにより、過電流の検出を行う技術が開示・提案されている。
特開平６−５３２９９号公報

確かに、上記の従来構成であれば、オフセット付きのコンパレータを容易に実現することが可能である。

しかしながら、図６で示したトランジスタ１０４、１０５のバランスを崩す構成では、素子の製造ばらつきや温度変化に弱く、オフセット電圧Ｖｏｆｆｓｅｔに±５０％以上のばらつきが生じるため、規格の厳しいセット（例えば、許容ばらつき±４０％以下）には用いることができなかった。なお、コンパレータの入力段を構成する差動対として、Ｐチャネル型、Ｎチャネル型の両方を使用したレイルトゥレイル方式を採用した場合、コンパレータの入力ダイナミックレンジを広げることは可能であるが、上記したオフセット電圧Ｖｏｆｆｓｅｔのばらつきを低減することはできなかった。

また、図７で示したコンパレータでは、減算回路を構成する抵抗２０３〜２０６について、所望の抵抗比を実デバイスで十分（例えば±５％以下）に実現することができるのであれば特段問題は生じないが、抵抗比の相対ばらつきを±５％よりも低減するように素子を作り込むことは、現実的には極めて困難であると言わざるを得ない。そして、抵抗比が相対的に±５％ばらついた場合、図７で示したコンパレータでは、その回路構成上、ワーストケースで、入力電圧Ｖｉｎｐ、Ｖｉｎｎの差分値Ｖｏに±２０〜３０％のばらつきが生じ、基準電圧Ｖｒｅｆのばらつき（±１０％程度）と合わせて、オフセット電圧Ｖｏｆｆｓｅｔに３０〜４０％程度のばらつきを生じるおそれがある。そのため、今後も益々厳しくなるセット要求への対応を鑑みると、図７で示した従来構成は必ずしも十分でなく、より一層のばらつき低減を図る必要があった。

本発明は、上記の問題点に鑑み、オフセット電圧のばらつきを十分に低減することが可能なオフセット付きのコンパレータを提供することを目的とする。

上記目的を達成すべく、本発明に係るコンパレータは、オフセット電圧を定めるオフセット設定部と、非反転入力電圧から前記オフセット電圧を減じるオフセット減算部と、前記オフセット減算部の出力電圧と反転入力電圧との高低に応じて出力論理を変遷する比較部と、を有して成る構成（第１の構成）とされている。

また、本発明に係るコンパレータは、オフセット電圧を定めるオフセット設定部と、反転入力電圧に前記オフセット電圧を加えるオフセット加算部と、前記オフセット加算部の出力電圧と非反転入力電圧との高低に応じて出力論理を変遷する比較部と、を有して成る構成（第２の構成）としてもよい。

また、本発明に係るコンパレータは、オフセット電圧を定めるオフセット設定部と、非反転入力電圧から前記オフセット電圧を減じるオフセット減算部と、前記オフセット減算部の出力電圧と反転入力電圧との高低に応じて出力論理を変遷する第１比較部と、前記反転入力電圧に前記オフセット電圧を加えるオフセット加算部と、前記オフセット加算部の出力電圧と前記非反転入力電圧との高低に応じて出力論理を変遷する第２比較部と、第１比較部の比較出力と第２比較部の比較出力の論理積演算を行う論理積演算部と、を有して成る構成（第３の構成）としてもよい。

なお、上記第１または第３の構成から成るコンパレータにおいて、前記オフセット設定部は、第１抵抗に基準電圧を印加することで、所定の定電流を生成するものであり、前記オフセット減算部は、一端が前記非反転入力電圧の印加端に接続された第２抵抗を介して接地端に向けた前記定電流を流すことで、前記非反転入力電圧から前記抵抗での電圧降下分に相当するオフセット電圧を減じるものである構成（第４の構成）にするとよい。

また、上記第２または第３の構成から成るコンパレータにおいて、前記オフセット設定部は、第１抵抗に基準電圧を印加することで、所定の定電流を生成するものであり、前記オフセット加算部は、一端が前記反転入力電圧の印加端に接続された第２抵抗を介して電源端から前記定電流を流すことで、前記反転入力電圧に前記抵抗での電圧上昇分に相当するオフセット電圧を加えるものである構成（第５の構成）にするとよい。

本発明に係るコンパレータであれば、オフセット電圧のばらつきを十分に低減することができるので、厳しいセット要求にも対応することが可能となる。

まず、本発明に係るコンパレータの第１実施形態について、図１を参照しながら詳細に説明する。

図１は、本発明に係るコンパレータの第１実施形態を示す回路図である。

本図に示すように、本実施形態のコンパレータは、オフセット設定部１と、バッファ部２と、バッファ部３と、オフセット減算部４と、比較部５と、を有して成る。

オフセット設定部１は、コンパレータのオフセット電圧Ｖｏｆｆｓｅｔを設定する手段であり、基準電圧源１１と、アンプ１２と、Ｐチャネル型電界効果トランジスタ１３と、抵抗１４（抵抗値：Ｒ１）と、Ｐチャネル型電界効果トランジスタ１５と、Ｎチャネル型電界効果トランジスタ１６と、を有して成る。

オフセット設定部１において、アンプ１２の反転入力端（−）は、基準電圧源１１の出力端に接続されており、基準電圧Ｖｒｅｆが印加されている。アンプ１２の非反転入力端（＋）は、トランジスタ１３のドレインに接続される一方、抵抗１４を介して接地端にも接続されている。アンプ１２の出力端は、トランジスタ１３、１５のゲートに各々接続されている。トランジスタ１３、１５のソースは、いずれも電源端に接続されている。トランジスタ１５のドレインは、トランジスタ１６のドレインとゲートに接続されている。トランジスタ１６のソースは、接地端に接続されている。

バッファ部２は、コンパレータの非反転入力電圧Ｖｉｎｐを緩衝増幅する手段である。

バッファ部３は、コンパレータの反転入力電圧Ｖｉｎｎを緩衝増幅する手段である。

オフセット減算部４は、非反転入力電圧Ｖｉｎｐからオフセット電圧Ｖｏｆｆｓｅｔを減じる手段であり、抵抗４１（抵抗値：Ｒ２）と、Ｎチャネル型電界効果トランジスタ４２と、を有して成る。

オフセット減算部４において、抵抗４１の一端は、バッファ部２の出力端（延いては、非反転入力電圧Ｖｉｎｐの印加端）に接続されている。抵抗４１の他端は、トランジスタ４２のドレインに接続されている。トランジスタ４２のゲートは、トランジスタ１６のゲートに接続されている。トランジスタ４２のソースは、接地端に接続されている。

比較部５は、非反転入力端（＋）に印加されるオフセット減算部４の出力電圧（Ｖｉｎｐ−Ｖｏｆｆｓｅｔ）と、反転入力端（−）に印加される反転入力電圧Ｖｉｎｎとの高低に応じて、出力論理ＣＯＭＰ＿ＯＵＴを変遷する手段である。

上記構成から成るコンパレータにおいて、オフセット設定部１では、抵抗１４の一端電圧と基準電圧Ｖｒｅｆが一致するように、アンプ１２によるトランジスタ１３の開閉制御が行われる。その結果、抵抗１４の一端には、定常的に基準電圧Ｖｒｅｆが印加され、所定の定電流Ｉ（＝Ｖｒｅｆ／Ｒ１）が生成される。また、トランジスタ１５についても、トランジスタ１３と同様の開閉制御が行われ、トランジスタ１５のドレインからは、上記の定電流Ｉが出力される。

一方、オフセット減算部４では、オフセット設定部１のトランジスタ１６とトランジスタ４２によってカレントミラー回路が形成されており、抵抗４１を介して接地端に向けた定電流Ｉを流すことで、非反転入力電圧Ｖｉｎｐから抵抗４１での電圧降下分（Ｉ×Ｒ２＝（Ｖｒｅｆ／Ｒ１）×Ｒ２）に相当するオフセット電圧Ｖｏｆｆｓｅｔが減じられる。

そして、オフセット減算部４の出力電圧（Ｖｉｎｐ−Ｖｏｆｆｓｅｔ）が反転入力電圧Ｖｉｎｎよりも高ければ、比較部５の出力論理ＣＯＭＰ＿ＯＵＴはハイレベルとなり、逆に、オフセット減算部４の出力電圧（Ｖｉｎｐ−Ｖｏｆｆｓｅｔ）が反転入力電圧Ｖｉｎｎよりも低ければ、比較部５の出力論理ＣＯＭＰ＿ＯＵＴはローレベルとなる。

上記したように、本実施形態のコンパレータでは、非反転入力電圧Ｖｉｎｐからオフセット電圧Ｖｏｆｆｓｅｔを差し引き、これを反転入力電圧Ｖｉｎｎと比較する構成であって、上記のオフセット電圧Ｖｏｆｆｓｅｔを基準電圧Ｖｒｅｆと抵抗比（Ｒ２／Ｒ１）に応じて決定する構成が採用されている。

このような回路構成を採用することにより、例えば、基準電圧Ｖｒｅｆに±１０％のばらつきが生じ、抵抗比（Ｒ２／Ｒ１）に±５％のばらつきが生じた場合であっても、オフセット電圧Ｖｏｆｆｓｅｔのばらつきは、これらを単純に足し合わせた合計±１５％程度に収まる結果となるので、厳しいセット要求にも十分に対応することが可能となる。

次に、本発明に係るコンパレータの第２実施形態について、図２を参照しながら詳細に説明する。

図２は、本発明に係るコンパレータの第２実施形態を示す回路図である。

本図に示すように、本実施形態のコンパレータは、先述のオフセット減算部４及び比較部５に代えて、オフセット加算部６及び比較部７を有して成る点に特徴を有している。

そこで、第１実施形態と同様の構成部分については、図１と同一符号を付すことで重複した説明を省略し、以下では、本実施形態の特徴部分（オフセット加算部６の導入）について、重点的な説明を行うことにする。

オフセット加算部６は、反転入力電圧Ｖｉｎｎにオフセット電圧Ｖｏｆｆｓｅｔを加える手段であり、Ｐチャネル型電界効果トランジスタ６１と、抵抗６２（抵抗値：Ｒ２）とを有して成る。

オフセット加算部６において、抵抗６２の一端は、バッファ部３の出力端（延いては、反転入力電圧Ｖｉｎｎの印加端）に接続されている。抵抗６２の他端は、トランジスタ６１のドレインに接続されている。トランジスタ６１のゲートは、オフセット設定部１を構成するアンプ１２の出力端に接続されている。トランジスタ６１のソースは、電源端に接続されている。なお、オフセット減算部４が除かれたことに伴い、オフセット設定部１では、トランジスタ１５、１６が除かれている。

比較部７は、反転入力端（−）に印加されるオフセット加算部６の出力電圧（Ｖｉｎｎ＋Ｖｏｆｆｓｅｔ）と、非反転入力端（＋）に印加される非反転入力電圧Ｖｉｎｐとの高低に応じて、出力論理ＣＯＭＰ＿ＯＵＴを変遷する手段である。

上記構成から成るコンパレータにおいて、オフセット加算部６では、トランジスタ６１についてトランジスタ１３と同様の開閉制御が行われ、トランジスタ６１のドレインから所定の定電流Ｉ（＝Ｖｒｅｆ／Ｒ１）が出力される。このように、オフセット加算部６では、電源端から抵抗６２を介して定電流Ｉを流すことで、反転入力電圧Ｖｉｎｎに抵抗６２での電圧上昇分（Ｉ×Ｒ２＝（Ｖｒｅｆ／Ｒ１）×Ｒ２）に相当するオフセット電圧Ｖｏｆｆｓｅｔが加えられる。

そして、非反転入力電圧Ｖｉｎｐがオフセット加算部６の出力電圧（Ｖｉｎｎ＋Ｖｏｆｆｓｅｔ）よりも高ければ、比較部５の出力論理ＣＯＭＰ＿ＯＵＴはハイレベルとなり、逆に、非反転入力電圧Ｖｉｎｐがオフセット加算部６の出力電圧（Ｖｉｎｎ＋Ｖｏｆｆｓｅｔ）よりも低ければ、比較部５の出力論理ＣＯＭＰ＿ＯＵＴはローレベルとなる。

上記したように、本実施形態のコンパレータでは、反転入力電圧Ｖｉｎｎにオフセット電圧Ｖｏｆｆｓｅｔを加え、これを非反転入力電圧Ｖｉｎｐと比較する構成であって、上記のオフセット電圧Ｖｏｆｆｓｅｔを基準電圧Ｖｒｅｆと抵抗比（Ｒ２／Ｒ１）に応じて決定する構成が採用されている。

このような回路構成を採用することにより、例えば、基準電圧Ｖｒｅｆに±１０％のばらつきが生じ、抵抗比（Ｒ２／Ｒ１）に±５％のばらつきが生じた場合であっても、先述の第１実施形態と同様、オフセット電圧Ｖｏｆｆｓｅｔのばらつきは、これらを単純に足し合わせた合計±１５％程度に収まる結果となるので、厳しいセット要求にも十分に対応することが可能となる。

なお、先の第１実施形態を採用した場合、非反転入力電圧Ｖｉｎｐが十分に高ければ、オフセット減算部４で得られる出力電圧（Ｖｉｎｐ−Ｖｏｆｆｓｅｔ）のリニアリティが保たれるので、オフセット電圧Ｖｏｆｆｓｅｔは、意図した設定値（（Ｖｒｅｆ／Ｒ１）×Ｒ２）となる（図３（ａ）の電圧範囲Ｘ、及び、図３（ｃ）を参照）。また、先の第２実施形態を採用した場合、反転入力電圧Ｖｉｎｎが十分に低ければ、オフセット加算部６で得られる出力電圧（Ｖｉｎｎ＋Ｖｏｆｆｓｅｔ）のリニアリティが保たれるので、オフセット電圧Ｖｏｆｆｓｅｔは、意図した設定値（（Ｖｒｅｆ／Ｒ１）×Ｒ２）となる（図３（ｂ）の電圧範囲Ｘ、及び、図３（ｃ）を参照）。

しかしながら、上記の条件が満たされなくなった場合、すなわち、非反転入力電圧Ｖｉｎｐが低下してオフセット電圧Ｖｏｆｆｓｅｔを引き切れなくなった場合や、逆に、反転入力電圧Ｖｉｎｎが上昇してオフセット電圧Ｖｏｆｆｓｅｔを足し切れなくなった場合、先の第１、第２実施形態では、オフセット減算部４或いはオフセット加算部６の出力リニアリティを維持することができなくなり、オフセット電圧Ｖｏｆｆｓｅｔが意図した設定値（（Ｖｒｅｆ／Ｒ１）×Ｒ２）よりも小さくなってしまうおそれがある（図３（ａ）、（ｂ）の電圧範囲Ｙ、及び、図３（ｄ）を参照）。

そこで、本発明に係るコンパレータの第３実施形態では、図４に示すように、第１実施形態の構成（オフセット減算部４及び比較部５）と、第２実施形態の構成（オフセット加算部６及び比較部７）をいずれも備えた上で、さらに、比較部５の比較出力と比較部７の比較出力の論理積演算を行う論理積演算部８を有して成る構成とされている。

このような構成であれば、比較部５の出力論理と比較部７の出力論理が共にハイレベルとなったときに、コンパレータの出力論理ＣＯＭＰ＿ＯＵＴがハイレベルに遷移されるので、オフセット減算部４の出力電圧（Ｖｉｎｐ−Ｖｏｆｆｓｅｔ）とオフセット加算部６の出力電圧（Ｖｉｎｎ＋Ｖｏｆｆｓｅｔ）のうち、よりリニアリティの高い出力に基づいて、オフセット電圧Ｖｏｆｆｓｅｔが設定されることになる。従って、本実施形態のコンパレータであれば、その入力ダイナミックレンジに対して均一なオフセットを持たせることが可能となる。

また、本実施形態のコンパレータでは、オフセット減算部４とオフセット加算部６に対してオフセット設定部１が一元的に設けられているので、オフセット減算部４に与えられる定電流Ｉとオフセット加算部６に与えられる定電流Ｉとの間に不要なばらつきが生じるおそれを排除することができる上、回路規模の不要な増大を回避することも可能となる。

なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。

本発明は、オフセット付きコンパレータにおけるオフセット電圧のばらつき低減を図る上で有用な技術である。

は、本発明に係るコンパレータの第１実施形態を示す回路図である。は、本発明に係るコンパレータの第２実施形態を示す回路図である。は、オフセット電圧Ｖｏｆｆｓｅｔの挙動を説明するための図である。は、本発明に係るコンパレータの第３実施形態を示す回路図である。は、オフセット付きコンパレータを示すブロック図である。は、オフセット付きコンパレータの一従来例を示す回路図である。は、オフセット付きコンパレータの別の従来例を示す回路図である。

符号の説明

１オフセット設定部
２バッファ部
３バッファ部
４オフセット減算部
５比較部
６オフセット加算部
７比較部
８論理積演算部（ＡＮＤ）
１１基準電圧源
１２アンプ
１３Ｐチャネル型電界効果トランジスタ
１４抵抗（抵抗値：Ｒ１）
１５Ｐチャネル型電界効果トランジスタ
１６Ｎチャネル型電界効果トランジスタ
４１抵抗（抵抗値：Ｒ２）
４２Ｎチャネル型電界効果トランジスタ
６１Ｐチャネル型電界効果トランジスタ
６２抵抗（抵抗値：Ｒ２）

Claims

オフセット電圧を定めるオフセット設定部と、非反転入力電圧から前記オフセット電圧を減じるオフセット減算部と、前記オフセット減算部の出力電圧と反転入力電圧との高低に応じて出力論理を変遷する比較部と、を有して成ることを特徴とするコンパレータ。
オフセット電圧を定めるオフセット設定部と、反転入力電圧に前記オフセット電圧を加えるオフセット加算部と、前記オフセット加算部の出力電圧と非反転入力電圧との高低に応じて出力論理を変遷する比較部と、を有して成ることを特徴とするコンパレータ。
オフセット電圧を定めるオフセット設定部と、非反転入力電圧から前記オフセット電圧を減じるオフセット減算部と、前記オフセット減算部の出力電圧と反転入力電圧との高低に応じて出力論理を変遷する第１比較部と、前記反転入力電圧に前記オフセット電圧を加えるオフセット加算部と、前記オフセット加算部の出力電圧と前記非反転入力電圧との高低に応じて出力論理を変遷する第２比較部と、第１比較部の比較出力と第２比較部の比較出力の論理積演算を行う論理積演算部と、を有して成ることを特徴とするコンパレータ。
前記オフセット設定部は、第１抵抗に基準電圧を印加することで、所定の定電流を生成するものであり、前記オフセット減算部は、一端が前記非反転入力電圧の印加端に接続された第２抵抗を介して接地端に向けた前記定電流を流すことで、前記非反転入力電圧から前記抵抗での電圧降下分に相当するオフセット電圧を減じるものであることを特徴とする請求項１または請求項３に記載のコンパレータ。
前記オフセット設定部は、第１抵抗に基準電圧を印加することで、所定の定電流を生成するものであり、前記オフセット加算部は、一端が前記反転入力電圧の印加端に接続された第２抵抗を介して電源端から前記定電流を流すことで、前記反転入力電圧に前記抵抗での電圧上昇分に相当するオフセット電圧を加えるものであることを特徴とする請求項２または請求項３に記載のコンパレータ。