KR20080052420A - 콤퍼레이터 - Google Patents

Abstract

본 발명에 따른 콤퍼레이터는, 오프셋 전압을 정하는 오프셋 설정부와, 비반전 입력 전압으로부터 오프셋 전압을 감하는 오프셋 감산부와, 오프셋 감산부의 출력 전압과 반전 입력 전압의 고저에 따라서 출력 논리를 변천하는 비교부를 갖고 이루어지는 구성으로 되어 있다.

오프셋 설정부, 버퍼부, 오프셋 감산부, 비교부, 오프셋 가산부

Description

콤퍼레이터{COMPARATOR}

본 발명은, 오프셋을 갖는 콤퍼레이터에 관한 것이다.

종래부터, 입력 전압 Vinp, Vinn의 차분값(Vinp-Vinn)이 소정의 오프셋 전압 Voffset보다도 큰지 작은지에 따라서, 그 출력 논리 COMP_OUT를 하이 레벨 및 로우 레벨 중 어느 한쪽으로 변천하는 오프셋을 갖는 콤퍼레이터가 여러 가지의 용도로 이용되고 있다(도 5를 참조).

또한, 상기의 오프셋을 실현하는 방법의 일례로서는, 콤퍼레이터의 입력단을 구성하는 차동쌍(도 6의 트랜지스터(104, 105)를 참조)의 밸런스를 원하는 오프셋 전압 Voffset에 기초하여 의도적으로 무너뜨리는 것이 생각된다.

또한, 도 7에서 도시한 바와 같이, 감산 회로(저항(203∼206) 및 앰프(207))를 이용하여 입력 전압 Vinp, Vinn의 차분값 Vo(=Vinp-Vinn)를 구해 두고, 이를 비교 회로(208)에 입력하여 소정의 기준 전압 Vref(오프셋 전압 Voffset에 상당)와 비교하는 구성도 생각된다. 또한, 상기의 감산 회로를 구성하는 저항(203∼206)의 각 저항값(Ra, Rb, Rc, Rd)에 대해서는, Rb/Ra=Rd/Rc로 이루어지는 관계식을 만족하는 저항값(예를 들면, Ra=Rb=Rc=Rd)으로 설정되어 있다.

또한, 상기에 관련하는 종래 기술의 일례로서, 일본 특허 공개 평6-53299호 공보에는, 전류 검출 저항의 양단 전압을 차동 증폭 회로에 입력하고, 그 출력 전압을 콤퍼레이터에 의해 기준 전압(전류 설정값)과 비교함으로써, 과전류의 검출을 행하는 기술이 개시ㆍ제안되어 있다.

확실하게, 상기의 종래 구성이면, 오프셋을 갖는 콤퍼레이터를 용이하게 실현하는 것이 가능하다.

그러나, 도 6에서 도시한 트랜지스터(104, 105)의 밸런스를 무너뜨리는 구성에서는, 소자의 제조 변동이나 온도 변화에 약하여, 오프셋 전압 Voffset에 ±50％ 이상의 변동이 생기기 때문에, 규격이 엄격한 세트(예를 들면, 허용 격차 ±40％ 이하)에는 이용할 수 없었다. 또한, 콤퍼레이터의 입력단을 구성하는 차동쌍으로서, P 채널형, N 채널형의 양쪽을 사용한 레일 투 레일 방식을 채용한 경우, 콤퍼레이터의 입력 다이나믹 레인지를 넓히는 것은 가능하지만, 상기한 오프셋 전압 Voffset의 변동을 저감할 수는 없었다.

또한, 도 7에서 도시한 콤퍼레이터에서는, 감산 회로를 구성하는 저항(203∼206)에 대해, 원하는 저항비를 실제 디바이스에서 충분하게(예를 들면 ±5％ 이하) 실현할 수 있는 것이라면 특단의 문제는 생기지 않지만, 저항비의 상대 변동을 ±5％보다도 저감하도록 소자를 만들어 넣는 것은, 현실적으로는 매우 곤란하다고 하지 않을 수 없다. 그리고, 저항비가 상대적으로 ±5％ 변동된 경우, 도 7에서 도시한 콤퍼레이터에서는, 그 회로 구성 상, 워스트 케이스로 입력 전압 Vinp, Vinn의 차분값 Vo에 ±20∼30％의 변동이 생기고, 기준 전압 Vref의 변동(±10％ 정도) 과 합하여, 오프셋 전압 Voffset에 30∼40％ 정도의 변동을 발생시킬 우려가 있다. 그 때문에, 앞으로도 점점 엄격해지는 세트 요구에의 대응을 감안하면, 도 7에서 도시한 종래 구성은 반드시 충분하지 않고, 보다 한층의 변동 저감을 도모할 필요가 있었다.

본 발명은, 상기의 문제점을 감안하여, 오프셋 전압의 변동을 충분히 저감하는 것이 가능한 오프셋을 갖는 콤퍼레이터를 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위해, 본 발명에 따른 콤퍼레이터는 오프셋 전압을 정하는 오프셋 설정부와, 비반전 입력 전압으로부터 상기 오프셋 전압을 감하는 오프셋 감산부와, 상기 오프셋 감산부의 출력 전압과 반전 입력 전압의 고저에 따라서 출력 논리를 변천하는 비교부를 갖고 이루어지는 구성으로 하고 있다.

본원 발명의 다른 특징, 요소, 단계, 장점 및 특성은 첨부 도면을 참조하여 후술하는 바람직한 실시예의 상세한 설명으로부터 더욱 명확해질 것이다.

우선, 본 발명에 따른 콤퍼레이터의 제1 실시 형태에 대해, 도 1을 참조하면서 상세하게 설명한다.

도 1은, 본 발명에 따른 콤퍼레이터의 제1 실시 형태를 도시하는 회로도이다.

본 도면에 도시한 바와 같이, 본 실시 형태의 콤퍼레이터는 오프셋 설정부(1), 버퍼부(2), 버퍼부(3), 오프셋 감산부(4) 및 비교부(5)를 갖고 이루어진다.

오프셋 설정부(1)는, 콤퍼레이터의 오프셋 전압 Voffset을 설정하는 수단이며, 기준 전압원(11)과, 앰프(13)와, P 채널형 전계 효과 트랜지스터(13)와, 저항(14)(저항값: R1)과, P 채널형 전계 효과 트랜지스터(15)와, N 채널형 전계 효과 트랜지스터(16)를 갖고 이루어진다.

오프셋 설정부(1)에서, 앰프(12)의 반전 입력단(-)은 기준 전압원(11)의 출력단에 접속되어 있고, 기준 전압 Vref가 인가되어 있다. 앰프(12)의 비반전 입력단(+)은, 트랜지스터(13)의 드레인에 접속되는 한편, 저항(14)을 통해 접지단에도 접속되어 있다. 앰프(12)의 출력단은, 트랜지스터(13, 15)의 게이트에 각각 접속되어 있다. 트랜지스터(13, 15)의 소스는, 모두 전원단에 접속되어 있다. 트랜지스터(15)의 드레인은, 트랜지스터(16)의 드레인과 게이트에 접속되어 있다. 트랜지스터(16)의 소스는, 접지단에 접속되어 있다.

버퍼부(2)는, 콤퍼레이터의 비반전 입력 전압 Vinp를 완충 증폭하는 수단이다.

버퍼부(3)는, 콤퍼레이터의 반전 입력 전압 Vinn을 완충 증폭하는 수단이다.

오프셋 감산부(4)는, 비반전 입력 전압 Vinp로부터 오프셋 전압 Voffset를 감하는 수단이며, 저항(41)(저항값: R2)과, N 채널형 전계 효과 트랜지스터(42)를 갖고 이루어진다.

오프셋 감산부(4)에서, 저항(41)의 일단은 버퍼부(2)의 출력단(나아가서는, 비반전 입력 전압 Vinp의 인가단)에 접속되어 있다. 저항(41)의 타단은, 트랜지스터(42)의 드레인에 접속되어 있다. 트랜지스터(42)의 게이트는, 트랜지스터(16)의 게이트에 접속되어 있다. 트랜지스터(42)의 소스는, 접지단에 접속되어 있다.

비교부(5)는, 비반전 입력단(+)에 인가되는 오프셋 감산부(4)의 출력 전압(Vinp-Voffset)과, 반전 입력단(-)에 인가되는 반전 입력 전압 Vinn과의 고저에 따라서, 출력 논리 COMP_OUT를 변천하는 수단이다.

상기 구성으로 이루어지는 콤퍼레이터에서, 오프셋 설정부(1)에서는 저항(14)의 일단 전압과 기준 전압 Vref가 일치하도록, 앰프(12)에 의한 트랜지스터(13)의 개폐 제어가 행해진다. 그 결과, 저항(14)의 일단에는 정상적으로 기준 전압 Vref가 인가되고, 소정의 정전류 I(=Vref/R1)가 생성된다. 또한, 트랜지스터(15)에 대해서도, 트랜지스터(13)와 마찬가지의 개폐 제어가 행해져, 트랜지스터(15)의 드레인으로부터는, 상기의 정전류 I가 출력된다.

한편, 오프셋 감산부(4)에서는 오프셋 설정부(1)의 트랜지스터(16)와 트랜지스터(42)에 의해 커런트 미러 회로가 형성되어 있고, 저항(41)을 통해 접지단을 향한 정전류 I를 흘림으로써, 비반전 입력 전압 Vinp로부터 저항(41)에 의한 전압 강하분(I×R2=(Vref/R1)×R2)에 상당하는 오프셋 전압 Voffset가 감하게 된다.

그리고, 오프셋 감산부(4)의 출력 전압(Vinp-Voffset)이 반전 입력 전압 Vinn보다도 높으면, 비교부(5)의 출력 논리 COMP_OUT는 하이 레벨로 되고, 반대로 오프셋 감산부(4)의 출력 전압(Vinp-Voffset)이 반전 입력 전압 Vinn보다도 낮으면, 비교부(5)의 출력 논리 COMP_OUT는 로우 레벨로 된다.

상기한 바와 같이, 본 실시 형태의 콤퍼레이터에서는 비반전 입력 전압 Vinp로부터 오프셋 전압 Voffset를 빼고, 이를 반전 입력 전압 Vinn과 비교하는 구성으로서, 상기의 오프셋 전압 Voffset를 기준 전압 Vref와 저항비(R2/R1)에 따라서 결정하는 구성이 채용되어 있다.

이와 같은 회로 구성을 채용함으로써, 예를 들면 기준 전압 Vref에 ±10％의 변동이 생기고, 저항비(R2/R1)에 ±5％의 변동이 생긴 경우라도, 오프셋 전압 Voffset의 변동은, 이들을 단순히 합한 합계 ±15％ 정도에 머무는 결과로 되므로, 엄격한 세트 요구에도 충분히 대응하는 것이 가능하게 된다.

다음으로, 본 발명에 따른 콤퍼레이터의 제2 실시 형태에 대해, 도 2를 참조하면서 상세하게 설명한다.

도 2는, 본 발명에 따른 콤퍼레이터의 제2 실시 형태를 도시하는 회로도이다.

본 도면에 도시한 바와 같이, 본 실시 형태의 콤퍼레이터는, 상술한 오프셋 감산부(4) 및 비교부(5) 대신에, 오프셋 가산부(6) 및 비교부(7)를 갖고 이루어지는 점에 특징을 갖고 있다.

따라서, 제1 실시 형태와 마찬가지의 구성 부분에 대해서는, 도 1과 동일 부호를 붙임으로써 중복된 설명을 생략하고, 이하에서는 본 실시 형태의 특징 부분(오프셋 가산부(6)의 도입)에 대해, 중점적인 설명을 행하기로 한다.

오프셋 가산부(6)는, 반전 입력 전압 Vinn에 오프셋 전압 Voffset를 가하는 수단이며, P 채널형 전계 효과 트랜지스터(61)와, 저항(62)(저항값: R2)을 갖고 이 루어진다.

오프셋 가산부(6)에서, 저항(62)의 일단은 버퍼부(3)의 출력단(나아가서는, 반전 입력 전압 Vinn의 인가단)에 접속되어 있다. 저항(62)의 타단은, 트랜지스터(61)의 드레인에 접속되어 있다. 트랜지스터(61)의 게이트는, 오프셋 설정부(1)를 구성하는 앰프(12)의 출력단에 접속되어 있다. 트랜지스터(61)의 소스는, 전원단에 접속되어 있다. 또한，오프셋 감산부(4)가 제외된 것에 수반하여, 오프셋 설정부(1)에서는 트랜지스터(15, 16)가 제외되어 있다.

비교부(7)는, 반전 입력단(-)에 인가되는 오프셋 가산부(6)의 출력 전압(Vinn+Voffset)과, 비반전 입력단(+)에 인가되는 비반전 입력 전압 Vinp의 고저에 따라서, 출력 논리 COMP_OUT를 변천하는 수단이다.

상기 구성으로 이루어지는 콤퍼레이터에서, 오프셋 가산부(6)에서는 트랜지스터(61)에 대해 트랜지스터(13)와 마찬가지의 개폐 제어가 행해져, 트랜지스터(61)의 드레인으로부터 소정의 정전류 I(=Vref/R1)가 출력된다. 이와 같이, 오프셋 가산부(6)에서는 전원단으로부터 저항(62)을 통해 정전류 I를 흘림으로써, 반전 입력 전압 Vinn에 저항(62)에 의한 전압 상승분(I×R2=(Vref/R1)×R2)에 상당하는 오프셋 전압 Voffset가 가해진다.

그리고, 비반전 입력 전압 Vinp가 오프셋 가산부(6)의 출력 전압(Vinn+Voffset)보다도 높으면, 비교부(5)의 출력 논리 COMP_OUT는 하이 레벨로 되고, 반대로 비반전 입력 전압 Vinp가 오프셋 가산부(6)의 출력 전압(Vinn+Voffset)보다도 낮으면, 비교부(5)의 출력 논리 COMP_OUT는 로우 레벨로 된다.

상기한 바와 같이, 본 실시 형태의 콤퍼레이터에서는 반전 입력 전압 Vinn에 오프셋 전압 Voffset를 가하고, 이를 비반전 입력 전압 Vinp와 비교하는 구성이며, 상기의 오프셋 전압 Voffset를 기준 전압 Vref와 저항비(R2/R1)에 따라서 결정하는 구성이 채용되어 있다.

이와 같은 회로 구성을 채용함으로써, 예를 들면 기준 전압 Vref에 ±10％의 변동이 생기고, 저항비(R2/R1)에 ±5％의 변동이 생긴 경우라도, 상술한 제1 실시 형태와 마찬가지로 오프셋 전압 Voffset의 변동은, 이를 단순히 합한 합계 ±15％ 정도에 머무는 결과로 되므로, 엄격한 세트 요구에도 충분히 대응하는 것이 가능하게 된다.

또한，앞의 제1 실시 형태를 채용한 경우, 비반전 입력 전압 Vinp가 충분히 높으면, 오프셋 감산부(4)에서 얻어지는 출력 전압(Vinp-Voffset)의 리니어리티가 유지되므로, 오프셋 전압 Voffset는 의도한 설정값((Vref/R1)×R2)으로 된다(도 3a의 전압 범위 X 및 도 3c를 참조). 또한，앞의 제2 실시 형태를 채용한 경우, 반전 입력 전압 Vinn이 충분히 낮으면, 오프셋 가산부(6)에서 얻어지는 출력 전압(Vinn+Voffset)의 리니어리티가 유지되므로, 오프셋 전압 Voffset은 의도한 설정값((Vref/R1)×R2)으로 된다(도 3b의 전압 범위 X 및 도 3c를 참조).

그러나, 상기의 조건이 충족되지 않았던 경우, 즉 비반전 입력 전압 Vinp가 저하하여 오프셋 전압 Voffset를 완전히 뺄 수 없었던 경우나, 반대로 반전 입력 전압 Vinn이 상승하여 오프셋 전압 Voffset를 완전히 더할 수 없었던 경우, 앞의 제1, 제2 실시 형태에서는 오프셋 감산부(4) 혹은 오프셋 가산부(6)의 출력 리니어리티를 유지할 수 없게 되어, 오프셋 전압 Voffset가 의도한 설정값((Vref/R1)×R2)보다도 작아지게 될 우려가 있다(도 3a, 도 3b의 전압 범위 Y 및 도 3d를 참조).

따라서, 본 발명에 따른 콤퍼레이터의 제3 실시 형태에서는, 도 4에 도시한 바와 같이 제1 실시 형태의 구성(오프셋 감산부(4) 및 비교부(5))과, 제2 실시 형태의 구성(오프셋 가산부(6) 및 비교부(7))을 모두 구비할 뿐만 아니라, 비교부(5)의 비교 출력과 비교부(7)의 비교 출력의 논리곱 연산을 행하는 논리곱 연산부(8)를 더 갖고 이루어지는 구성으로 되어 있다.

이와 같은 구성이면, 비교부(5)의 출력 논리와 비교부(7)의 출력 논리가 모두 하이 레벨로 되었을 때에, 콤퍼레이터의 출력 논리 COMP_OUT가 하이 레벨로 천이되므로，오프셋 감산부(4)의 출력 전압(Vinp-Voffset)과 오프셋 가산부(6)의 출력 전압(Vinn+Voffset) 중，보다 리니어리티가 높은 출력에 기초하여, 오프셋 전압 Voffset가 설정되게 된다. 따라서, 본 실시 형태의 콤퍼레이터이면, 그 입력 다이나믹 레인지에 대해 균일한 오프셋을 갖게 하는 것이 가능하게 된다.

또한, 본 실시 형태의 콤퍼레이터에서는 오프셋 감산부(4)와 오프셋 가산부(6)에 대해 오프셋 설정부(1)가 일원적으로 설치되어 있으므로, 오프셋 감산부(4)에 공급되는 정전류 I와 오프셋 가산부(6)에 공급되는 정전류 I 사이에 불필요한 변동이 생길 우려를 배제할 수 있을 뿐만 아니라, 회로 규모의 불필요한 증대를 회피하는 것도 가능하게 된다.

또한, 본 발명의 구성은, 상기 실시 형태 외에, 발명의 주지를 일탈하지 않는 범위에서 여러 가지의 변경을 가하는 것이 가능하다.

또한, 본 발명의 효과에 대해 설명하면, 본 발명에 따른 콤퍼레이터이면, 오프셋 전압의 변동을 충분히 저감할 수 있으므로, 엄격한 세트 요구에도 대응하는 것이 가능하게 된다.

또한, 본 발명의 산업상의 이용 가능성에 대해 설명하면, 본 발명은 오프셋을 갖는 콤퍼레이터에서의 오프셋 전압의 변동 저감을 도모하는 점에서 유용한 기술이다.

본 발명은 바람직한 실시예들을 참조하여 설명하였지만, 개시된 발명은 다수의 방법으로 변경될 수 있으며 특정하게 언급되고 전술한 것들 이외의 많은 실시예들을 가정할 수 있다는 것이 이 기술 분야의 당업자에게는 명백할 것이다. 따라서, 첨부된 특허청구범위에 의해, 본 발명의 진정한 기술 사상 및 범위 내에 있는 본 발명의 모든 변경들을 포함하는 것이 의도된다.

도 1은 본 발명에 따른 콤퍼레이터의 제1 실시 형태를 도시하는 회로도.

도 2는 본 발명에 따른 콤퍼레이터의 제2 실시 형태를 도시하는 회로도.

도 3a∼도 3d는 오프셋 전압 Voffset의 거동을 설명하기 위한 도면.

도 4는 본 발명에 따른 콤퍼레이터의 제3 실시 형태를 도시하는 회로도.

도 5는 오프셋을 갖는 콤퍼레이터를 도시하는 블록도.

도 6은 오프셋을 갖는 콤퍼레이터의 일 종래예를 도시하는 회로도.

도 7은 오프셋을 갖는 콤퍼레이터의 다른 종래예를 도시하는 회로도.

<도면의 주요 부분에 대한 부호의 설명>

1: 오프셋 설정부

2, 3: 버퍼부

4: 오프셋 감산부

5, 7: 비교부

6: 오프셋 가산부

11: 기준 전압원

12, 207: 앰프

14: 저항

15, 61: P 채널형 전계 효과 트랜지스터

16, 42: N 채널형 전계 효과 트랜지스터

104, 105: 트랜지스터

203∼206: 저항

Claims (10)

1. 오프셋 전압을 정하는 오프셋 설정부와,

   비반전 입력 전압으로부터 상기 오프셋 전압을 감하는 오프셋 감산부와,

   상기 오프셋 감산부의 출력 전압과 반전 입력 전압의 고저에 따라서 출력 논리를 변천하는 비교부

   를 포함하는 콤퍼레이터.
2. 제1항에 있어서,

   상기 오프셋 설정부는, 제1 저항에 기준 전압을 인가함으로써, 소정의 정전류를 생성하는 콤퍼레이터.
3. 제2항에 있어서,

   상기 오프셋 감산부는, 일단이 상기 비반전 입력 전압의 인가단에 접속된 제2 저항을 통해 접지단을 향한 상기 정전류를 흘림으로써, 상기 비반전 입력 전압으로부터 상기 저항에서의 전압 강하분에 상당하는 오프셋 전압을 감하는 콤퍼레이터.
4. 오프셋 전압을 정하는 오프셋 설정부와,

   반전 입력 전압에 상기 오프셋 전압을 가하는 오프셋 가산부와,

   상기 오프셋 가산부의 출력 전압과 비반전 입력 전압의 고저에 따라서 출력 논리를 변천하는 비교부

   를 포함하는 콤퍼레이터.
5. 제4항에 있어서,

   상기 오프셋 설정부는, 제1 저항에 기준 전압을 인가함으로써, 소정의 정전류를 생성하는 콤퍼레이터.
6. 제5항에 있어서,

   상기 오프셋 가산부는, 일단이 상기 반전 입력 전압의 인가단에 접속된 제2 저항을 통해 전원단으로부터 상기 정전류를 흘림으로써, 상기 반전 입력 전압에 상기 저항에서의 전압 상승분에 상당하는 오프셋 전압을 가하는 콤퍼레이터.
7. 오프셋 전압을 정하는 오프셋 설정부와,

   비반전 입력 전압으로부터 상기 오프셋 전압을 감하는 오프셋 감산부,

   상기 오프셋 감산부의 출력 전압과 반전 입력 전압의 고저에 따라서 출력 논리를 변천하는 제1 비교부와,

   상기 반전 입력 전압에 상기 오프셋 전압을 가하는 오프셋 가산부와,

   상기 오프셋 가산부의 출력 전압과 상기 비반전 입력 전압의 고저에 따라서 출력 논리를 변천하는 제2 비교부와,

   상기 제1 비교부의 비교 출력과 상기 제2 비교부의 비교 출력의 논리곱 연산을 행하는 논리곱 연산부

   를 포함하는 콤퍼레이터.
8. 제7항에 있어서,

   상기 오프셋 설정부는, 제1 저항에 기준 전압을 인가함으로써, 소정의 정전류를 생성하는 콤퍼레이터.
9. 제8항에 있어서,

   상기 오프셋 감산부는, 일단이 상기 비반전 입력 전압의 인가단에 접속된 제2 저항을 통해 접지단을 향한 상기 정전류를 흘림으로써, 상기 비반전 입력 전압으로부터 상기 저항에서의 전압 강하분에 상당하는 오프셋 전압을 감하는 콤퍼레이터.
10. 제8항에 있어서,

    상기 오프셋 가산부는, 일단이 상기 반전 입력 전압의 인가단에 접속된 제2 저항을 통해 전원단으로부터 상기 정전류를 흘림으로써, 상기 반전 입력 전압에 상기 저항에서의 전압 상승분에 상당하는 오프셋 전압을 가하는 콤퍼레이터.

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