KR20120094423A - 차동 증폭 장치 - Google Patents

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Abstract

차동 증폭기는 캐패시터를 통해서 비반전 단자에 입력되는 신호와, 반전 단자에 입력되는 신호 간의 차분을 증폭한다. 스위치는 캐패시터를 통해서 비반전 단자에 신호를 입력할지 여부를 절환한다. 저항은 비반전 단자와 반전 단자 간에 접속된다. 오프셋 전압 보정 회로는 캐패시터를 통해서 반전 단자에 신호를 입력하지 않도록 스위치가 제어되는 보정 기간 동안, 차동 증폭기의 출력 신호에 기초하여 차동 증폭기의 오프셋 전압을 보정한다.

Description

차동 증폭 장치{DIFFERENTIAL AMPLIFYING APPARATUS}
본 발명은 차동 증폭 장치에 관한 것으로, 특히 차동 증폭 장치의 오프셋 전압의 보정에 관한 것이다.
델타 시그마(ΔΣ)(A/D) 변환기는 아날로그 디지털(A/D)형 변환기로 알려져 있다. 간단한 구성을 갖는 저차원인 ΔΣ A/D 변환기에 직류(DC) 성분을 갖는 신호를 입력한 경우에, ΔΣ A/D 변환기로부터 출력되는 디지털 신호에 주기성을 갖는 신호가 중첩된다. 이 주기 신호는, DC 성분의 크기에 의해 주파수가 변하는 "톤 노이즈(tonal noise)"로서 기능하고, 신호대 잡음(S/N)비를 현저하게 저하시킨다.
"톤 노이즈"를 억제하기 위해서는, ΔΣ A/D 변환기에 입력되는 신호의 DC 성분을 충분히 작게 해서 "톤 노이즈"의 주파수를, 사용되는 주파수 대역 아래로 내린다. ΔΣ A/D 변환기에 대한 아날로그 입력 신호로서, 차동 증폭기의 출력 신호를 사용하는 경우에, 차동 증폭기로부터 출력되는 오프셋 전압이 억제될 필요가 있다.
차동 증폭기의 출력 오프셋 전압을 억제하기 위해서, 예를 들면 일본 특허 공개 공보 제2006-311350호(문헌 1)에 개시된 기술을 사용할 수 있다. 문헌 1에 설명된 오프셋 보정 회로는, 출력으로부터 입력까지 피드백을 하지 않고서, 차동 증폭기의 반전 단자와 비반전 단자를 스위치에 의해 단락한 경우에, 차동 증폭기로부터 출력된 출력 전압에 기초하여, 차동 증폭기의 출력 오프셋 전압을 보정한다. 즉, 오프셋 전압 보정 기간 동안, 두 개의 입력 단자를 단락해서 차동 증폭기를 동작시키고, 그 때의 출력 전압에 기초하여 오프셋을 보정한다. 이 동작에 의해 차동 증폭기의 출력 오프셋 전압을 감소시킬 수 있다.
그러나, 오프셋 보정 기간 후의 통상 동작 기간 동안, 차동 증폭기의 두 개의 입력 단자는 스위치에 의해 접속 해제된다. 차동 증폭기는, 두 개의 입력 단자의 입력 신호 간의 차분 신호를 증폭하고, 증폭된 신호를 출력한다. 즉, 통상 동작 기간 동안 두 개의 입력 단자의 입력 신호 간의 오프셋 전압을 보정할 수 없다. 달리 말하면, 통상 동작 기간 동안, 두 개의 입력 단자의 입력 신호 간의 오프셋 전압이 증폭되어서, 충분히 보정될 수 없다.
일 양태에 따르면, 차동 증폭 장치는 캐패시터를 통해서 제1 입력 단자에 입력되는 신호와, 제2 입력 단자에 입력되는 신호 간의 차분을 증폭하는 차동 증폭기와, 캐패시터를 통해서 제1 입력 단자에 신호를 입력할지 여부를 절환하는 스위치와, 제1 입력 단자와 제2 입력 단자 간에 접속되는 저항과, 캐패시터를 통해서 제1 입력 단자에 신호를 입력하지 않도록 스위치가 제어되는 보정 기간 동안, 차동 증폭기의 출력 신호에 기초하여 차동 증폭기의 오프셋 전압을 보정하는 보정 회로를 포함한다.
본 양태에 따르면, 차동 증폭 장치로부터 출력되는 오프셋 전압을 충분히 억제할 수 있다.
본 발명의 추가적인 특징은 첨부된 도면을 참조하여 이하 예시적인 실시예의 설명으로부터 명백해질 것이다.
도 1은 제1 실시예에 따른 차동 증폭 장치의 구성을 설명하는 블록도.
도 2는 차동 증폭 장치의 다른 구성을 설명하는 블록도.
도 3a 및 도 3b는 오프셋 전압 보정 회로의 구성 및 동작을 설명하는 도면.
도 4a 및 도 4b는 오프셋 전압 보정 회로의 다른 구성 및 동작을 설명하는 도면.
도 5는 오프셋 전압 보정 회로의 다른 구성을 설명하는 블록도.
이제, 본 발명의 실시예에 따른 차동 증폭 장치를 첨부한 도면을 참조해서 상세히 설명할 것이다.
[차동 증폭 장치의 구성]
본 실시예에 따른 차동 증폭 장치의 구성이 도 1의 블록도를 참조하여 설명될 것이다.
스위치 S1 및 입력 저항 RIN은 도 1에 도시된 차동 증폭기(10)의 제1 입력 단자(비반전 단자; 이하, +IN 단자라 함)에 접속된다. 스위치 S1은 +IN 단자를 신호 입력 단자(이하, INP 단자라 함)에/으로부터 접속한다/접속 해제한다. 차동 증폭기(10)의 제2 입력 단자(반전 단자; 이하, -IN 단자라 함)에는, 신호 입력 단자(이하, INN 단자라 함) 및 입력 저항 RIN이 접속된다. 즉, +IN 단자와 -IN 단자는 입력 저항 RIN을 통해서 접속된다. 차동 증폭기(10)의 +IN 단자의 입력 저항값 R+IN 및 -IN 단자의 입력 저항값 R- IN 보다 입력 저항 RIN의 저항값이 더 작다는 점에 유의한다(R- IN, R+ IN >> RIN).
차동 증폭기(10)는 제1 출력 단자(포지티브 출력 단자; 이하, OUT_P 단자라 함)와, OUT_P 단자의 신호의 반전 신호를 출력하는 제2 출력 단자(네거티브 출력 단자; 이하, OUT_N 단자라 함)를 갖는다. 오프셋 전압 보정 회로(20)의 입력 단자는 OUT_P 단자와 OUT_N 단자에 각각 접속된다. 오프셋 전압 보정 회로(20)의 출력 OCAL은 차동 증폭기(10)의 오프셋 보정 입력 단자에 접속된다.
차동 증폭 장치는 통상 INP 단자의 입력 신호와 INN 단자의 입력 신호 간의 차분 신호를 증폭한다. 이 기간을 "통상 동작 기간"이라고 지칭할 것이다. 통상 동작 기간 동안, 스위치 S1는 INP 단자와 +IN 단자를 접속하도록 제어된다.
통상 동작 기간 동안, INN 단자에 기준 전압 Vref를 입력하고, 캐패시터 C를 통해서 INP 단자에 신호를 입력한다. INP 단자의 입력 신호는 입력 저항 RIN에 의해 INN 단자의 기준 전압 Vref에 기초하여 용량 결합되고, 차동 증폭기(10)의 +IN 단자에 입력된다. 차동 증폭기(10)는 +IN 단자의 입력 신호와 -IN 단자의 입력 신호(기준 전압 Vref) 간의 차분 신호를 증폭하여 얻어진 신호를 OUT_P 단자와 OUT_N 단자로부터 출력한다.
한편, 오프셋 전압을 보정하는 기간(이하, 보정 기간이라 함) 동안, 스위치 S1은 INP 단자를 +IN 단자로부터 접속 해제하도록 제어된다.
보정 기간 동안, INN 단자에 기준 전압 Vref가 입력되면, 입력 저항 RIN을 통해서 +IN 단자에도 기준 전압 Vref가 입력된다. +IN 단자와 -IN 단자에는 동일 신호가 입력되기 때문에, OUT_P 단자와 OUT_N 단자로부터 차동 증폭기(10)의 오프셋으로부터 기인하는 신호가 출력된다.
보정 기간 동안, 오프셋 전압 보정 회로(20)는 OUT_P 단자와 OUT_N 단자로부터의 출력 신호를 수신하고, OUT_P 단자의 출력 신호와 OUT_N 단자의 출력 신호 간의 차분을 제거하기 위해 보정 신호 OCAL을 출력한다. 차동 증폭기(10)는 보정 신호 OCAL에 기초하여 오프셋을 보정한다. 보정 기간 후의 통상 동작 기간 동안에도, 오프셋 전압 보정 회로(20)는 보정 신호 OCAL을 유지한다는 점에 유의한다.
전술된 바와 같이, 통상 동작 기간 전에 보정 기간이 제공되면, 차동 증폭 장치는, 통상 동작 기간 동안 차동 증폭기(10)의 오프셋 전압 없이 정밀한 차동 증폭을 수행할 수 있다.
차동 증폭기(10)의 일례로서, 전차동형 증폭기가 설명되었지만, 단출력형의 차동 증폭기가 사용될 수도 있다는 점에 유의한다. 이 경우에, 오프셋 전압 보정 회로(20)는 입력 신호가 없을 경우에 출력되는 전압과, 보정 기간 동안 차동 증폭기로부터 출력되는 전압 간의 차분을 제거하기 위해 보정 신호 OCAL을 출력한다.
통상 동작 기간 동안, INP 단자와 INN 단자는 입력 저항 RIN을 통해서 접속된다. 따라서, INP 단자에 입력된 신호와, INN 단자에 입력된 신호 간의 오프셋 성분(DC 성분)은 캐패시터 C에 의해 차단된다. 또한, 입력 저항 RIN에 의해 +IN 단자와 -IN 단자 사이가 DC 단락된다. 이러한 이유로 인해, 양쪽 단자의 기준 전위는 일치하고, 오프셋 성분은 제거된다.
[차동 증폭 장치의 다른 구성]
도 2의 블록도를 참조하여 차동 증폭 장치의 다른 구성을 설명할 것이다.
도 2 에 도시된 바와 같이, 제2 실시예에 따른 차동 증폭기(10)의 출력 단자와 오프셋 전압 보정 회로(20) 간의 접속은 제1 실시예의 접속과는 상이하다. 즉, OUT_P 단자는 저역 통과 필터(LPF)(30)의 입력 단자에 접속되고, OUT_N 단자는 LPF(31)의 입력 단자에 접속된다. LPF(30)의 출력 단자는, ΔΣ 아날로그 디지털 변환기(40)의 비반전 단자 및 오프셋 전압 보정 회로(20)의 입력 단자의 한쪽에 접속된다. LPF(31)의 출력 단자는 ΔΣ A/D변환기(40)의 반전 단자 및 오프셋 전압 보정 회로(20)의 입력 단자의 다른 쪽에 접속된다.
즉, 도 2에 도시된 차동 증폭 장치는 차동 증폭기(10)로부터의 출력 신호를 안티-엘리어싱 필터(anti-aliasing filter)로서 각각 기능하는 LPF를 통해 통과시키고, 그 후 신호를 ΔΣ A/D 변환기(40)에 입력해서 신호를 디지털 신호로 변환하도록 구성된다. A/D 변환기의 일례로서 ΔΣ A/D 변환기를 상술했지만, 다른 방식의 A/D 변환기가 사용될 수도 있다는 점에 유의한다. 오프셋 전압의 크기에 의해 주파수가 변화하는 "톤 노이즈"의 문제점을 갖는 것은 ΔΣ A/D 변환기 뿐이다. 그러나, 본 실시예에 따르면, 다른 방식의 A/D 변환기에서도, 입력 신호의 큰 오프셋 전압의 영향을 저감할 수 있다.
보정 기간 동안, 오프셋 전압 보정 회로(20)는 LPF(30)의 출력 신호 SDM_INP와 LPF(31)의 출력 신호 SDM_INN을 수신하고, 출력 신호 간의 차분을 제거하기 위해 보정 신호 OCAL을 출력한다. 오프셋 전압 보정 회로(20)는 보정 기간 후의 통상 동작 기간 동안 보정 신호 OCAL을 유지한다.
통상 동작 기간 전에 보정 기간이 제공되면, 차동 증폭 장치는 도 1에 도시된 차동 증폭 장치와 유사하게, 통상 동작 기간 동안, 차동 증폭기(10)의 오프셋 전압 없이 정밀한 차동 증폭을 수행할 수 있다.
통상 동작 기간 동안, INP 단자와 INN 단자는 입력 저항 RIN을 통해서 접속된다. 따라서, INP 단자에 입력된 신호와 INN 단자에 입력된 신호 간의 오프셋 성분(DC 성분)은 캐패시터 C에 의해 차단된다. 또한, 입력 저항 RIN에 의해 +IN 단자와 -IN 단자 사이가 DC 단락된다. 이러한 이유로 인해, 양쪽 단자의 기준 전위는 일치하고, 오프셋 성분은 제거된다. 이 작용은, 도 1에 도시된 차동 증폭 장치와 동일하다.
차동 증폭기(10)의 -IN 단자에 기준 전압 Vref를 입력하는 일례를 설명했지만, 기준 전압 이외의 신호를 입력할 수도 있다는 점에 유의한다.
[오프셋 전압 보정 회로의 구성]
도 3a 및 도 3b를 참조하여 오프셋 전압 보정 회로(20)의 구성 및 동작을 설명할 것이다.
도 3a에 도시된 바와 같이, 오프셋 전압 보정 회로(20)는 비반전 단자(이하, OINP 단자라 함) 및 반전 단자(이하, OINN 단자라 함)를 갖는 비교기(21) 및 업다운 카운터(22)를 포함한다. 업다운 카운터(22)는 비교기(21)로부터 출력 UDOUT 및 클럭 clk를 수신한다. 업다운 카운터(22)의 카운트 값은 보정 신호 OCAL로서 출력된다.
도 3b는 오프셋 전압 보정 회로(20)의 동작을 설명하는 타이밍 차트이다. 도 3b를 참조하면, 신호 S1_cnt는 스위치 S1을 제어한다. 신호 S1_cnt가 하이 레벨 "1"로 변하면, 스위치 S1은 INP 단자와 +IN 단자를 접속 해제해서, 보정 기간을 개시한다.
보정 기간 동안, 업다운 카운터(22)에는 클럭 clk가 입력된다. 클럭 clk를 수신하면, 업다운 카운터(22)는 OINP 단자의 입력 신호와 OINN 단자의 입력 신호 간의 비교 결과를 나타내는 비교기(21)의 출력 UDOUT에 기초하여 카운팅 업 또는 카운팅 다운한다.
도 3b는 OINP 단자의 전압이 OINN 단자의 전압보다 높은(VOINP> VOINN) 상태를 나타낸다. 이 경우에, 비교기(21)는 로우 레벨 "0"의 신호 UDOUT를 출력한다. 신호 UDOUT = "0"인 경우에, 업다운 카운터(22)는 카운팅 다운한다. 그 카운트 값인 보정 신호 OCAL에 따라서, 차동 증폭기(10)는 오프셋을 보정하고, OINN 단자의 전압은 상승한다.
OINN 단자의 상승된 전압에 의해, VOINP ≤ VOINN이 되면, 비교기(21)의 신호 UDOUT는 반전된다. 신호 UDOUT ="1"인 경우에, 업다운 카운터(22)는 카운팅 업한다. 그 카운트 값인 보정 신호 OCAL에 따라서, 차동 증폭기(10)는 오프셋을 보정하고, OINN 단자의 전압은 하강한다.
OINN 단자의 전압의 반복적으로 상승 및 하강해서, 업다운 카운터(22)의 최하위 비트의 정밀도에 대응하는 범위 내에서 OINP 단자의 전압과 OINN 단자의 전압 간의 차분을 보정한다. 즉, 도 1에 도시된 구성에서, 차동 증폭기(10)의 OUT_P 단자와 OUT_N 단자 간의 차분이 보정된다. 도 2의 구성에서, LPF(30)의 출력 신호 SDM_INP와 LPF(31)의 출력 신호 SDM_INN의 차분이 보정된다.
임의의 방법이 업다운 카운터(22)로부터 출력되는 보정 신호 OCAL에 따라서, 차동 증폭기(10)의 오프셋을 보정하는데 사용될 수 있다는 점에 유의한다. 예를 들면, 차동 증폭기의 차동쌍에 포함되는 트랜지스터에 공급되는 전류값의 제어, 차동 증폭기의 차동쌍에 포함되는 트랜지스터의 면적비의 제어, 출력 전압을 설정하는 저항값의 조정 등을 사용할 수 있다.
도 3b의 타이밍 차트를 참조하여 OINN 단자 측의 전압만이 보정되는 일례를 설명했다. 그러나, OINP 단자 측의 전압만이 보정되거나, OINN 단자 측과 OINP 단자 측의 양쪽 전압이 보정될 수도 있다.
[오프셋 전압 보정 회로의 다른 구성]
도 4a 및 도 4b를 참조하여 오프셋 전압 보정 회로(20)의 다른 구성 및 동작을 설명할 것이다.
도 4a에 도시된 오프셋 전압 보정 회로(20)에서는, 도 3a에 도시된 비교기(21)와 업다운 카운터(22)(제1 카운터)의 구성에, 카운터(23)(제2 카운터) 및 스위치(24)가 추가된다. 비교기(21)로부터의 출력 UDOUT는 카운터(23)의 클럭 입력 단자에 입력된다. 스위치(24)는 카운터(23)로부터의 출력 COUT에 따라서, 선택적으로 클럭 clk를 업다운 카운터(22)에 공급하거나, 클럭 clk를 로우 레벨로 고정시킨다.
도 4b는 오프셋 전압 보정 회로(20)의 동작을 설명하는 타이밍 차트이다. 도 3b에 도시된 동작과 동일한 부분의 설명은 생략될 것이라는 점에 유의한다.
초기 상태에서, 스위치(24)는 클럭 clk를 업다운 카운터(22)에 공급한다. 카운터(23)는 비교기(21)로부터의 출력 UDOUT를 카운팅한다. 따라서, 오프셋의 보정이 충분히 행해진 후에, 비교기(21)의 출력 UDOUT가 반복적으로 "1" 과 "0"으로 변화하는 경우에, 카운터(23)의 카운트 값은 증가한다. 카운터(23)의 카운트 값이 미리결정된 값에 도달한 경우에, 카운터(23)의 출력 COUT는 "1"로 변하고, 스위치(24)는 업다운 카운터(22)에 대한 클럭 clk를 로우 레벨로 고정시킨다.
카운터(23)는 비교기(21)의 출력 UDOUT의 선단에서 카운팅 업하도록 구성되고, 카운터(23)의 출력 COUT를 "1"로 설정하는 카운트 값이 적절히 설정되는 경우에, 오프셋 보정의 종료 타이밍이 제어될 수 있다. 즉, OINP 단자 측의 전압이 높은 상태에서 오프셋 보정을 종료하거나, OINN 단자 측의 전압이 높은 상태에서 오프셋 보정을 종료하는 타이밍을 제어할 수 있다. 카운터가 비교기(21)의 출력 UDOUT의 선단과 동기해서 카운팅 업하는 일례를 본 명세서에서 설명할 것이다. 그러나, 출력 UDOUT의 후단과 동기하거나, 출력 UDOUT의 선단 및 후단과 동기해서 카운팅 업할 수도 있다.
도 4b에 도시된 일례에서, 신호 UDOUT의 선단에서 클럭 clk의 공급을 정지시킨다. 클럭 clk가 로우 레벨로 고정되면, 업다운 카운터(22)로부터 출력되는 보정 신호 OCAL의 변화도 정지한다. 클럭 clk가 로우 레벨로 거의 고정된 시점에서 보정 신호 OCAL이 유지된다. 그 결과, OINP 단자의 전압과 OINN 단자의 전압의 차분도 보정 신호 OCAL에 대응하는 값을 유지한다.
도 3a에 도시된 오프셋 전압 보정 회로(20)의 구성에 따르면, 전술된 바와 같이, OINP 단자의 전압과 OINN 단자의 전압 간의 차분은 업다운 카운터(22)의 최하위 비트의 정밀도에 대응하는 범위 내로 수렴한다. 한편, 도 4a에 도시된 오프셋 전압 보정 회로(20)의 구성에 따르면, OINP 단자의 전압과 OINN 단자의 전압 간의 차분이 도 3a에 도시된 구성에 비해 절반으로 될 수 있다.
[오프셋 전압 보정 회로의 다른 구성]
도 5를 참조하여 오프셋 전압 보정 회로(20)의 다른 구성 및 동작을 설명할 것이다.
도 5를 참조하면, 오프셋 전압 보정 회로(20)의 연산 증폭기(operational amplifier)(차동 증폭기)(25)의 +IN 단자에 OINP 단자가 접속되고, OINN 단자는 -IN 단자에 접속된다. A/D변환기(ADC)(26)는 연산 증폭기(25)로부터의 출력 신호 AOUT를 수신하고, 보정 신호 OCAL을 출력한다.
보정 기간이 개시되면, 연산 증폭기(25)는 OINP 단자의 전압과 OINN 단자의 전압 간의 차분을 증폭하여 출력 신호 AOUT를 출력한다. ADC(26)는 출력 신호 AOUT를 디지털 보정 신호 OCAL로 변환한다. 차동 증폭기(10)는 디지털 보정 신호 OCAL에 기초하여, OINP 단자의 전압과 OINN 단자의 전압 간의 차분이 제거되도록 오프셋을 보정한다.
OINP 단자의 전압과 OINN 단자의 전압이 변하면, 연산 증폭기(25)의 출력 신호 AOUT이 변하고, ADC(26)로부터 출력되는 디지털 보정 신호 OCAL도 변한다. 이 변화가 반복되어, 차동 증폭기(10)의 오프셋이 보정된다. 보정 기간 후의 통상 동작 기간 동안, 오프셋 전압 보정 회로(20)는 디지털 보정 신호 OCAL의 값을 유지한다.
전술된 바와 같이, 오프셋 보정 기간 동안, 차동 증폭기(10)의 +IN 단자와 -IN 단자에 동일한 신호를 입력해서 오프셋 보정이 수행된다. 통상 동작 기간 동안, 오프셋 보정 신호 OCAL이 유지되어, 오프셋 전압을 억제시킨다.
전술된 실시예는 단지 본 발명을 실시하는 예이고, 본 발명의 기술적 범위의 해석을 한정하지 않아야 한다는 점에 유의한다. 즉, 본 발명은 그 기술 사상 또는 주요 특징으로부터 벗어나지 않고, 다양한 형태로 실시될 수 있다.
본 발명은 예시적인 실시예를 참조하여 설명되었지만 본 발명이 개시된 예시적인 실시예에 한정되지 않는다는 점을 이해해야 할 것이다. 이하 청구 범위의 범주는 이러한 변경, 동등한 구조 및 기능을 모두 포함하도록 최광의의 해석을 허용해야 할 것이다.

Claims (9)

  1. 캐패시터를 통해서 제1 입력 단자에 입력되는 신호와, 제2 입력 단자에 입력되는 신호 간의 차분을 증폭하는 차동 증폭기와,
    상기 캐패시터를 통해서 상기 제1 입력 단자에 신호를 입력할지 여부를 절환하는 스위치와,
    상기 제1 입력 단자와 상기 제2 입력 단자 간에 접속되는 저항과,
    상기 캐패시터를 통해서 상기 제1 입력 단자에 신호를 입력하지 않도록 상기 스위치가 제어되는 보정 기간 동안, 상기 차동 증폭기의 출력 신호에 기초하여 상기 차동 증폭기의 오프셋 전압을 보정하는 보정 회로를 포함하는 차동 증폭 장치.
  2. 제1항에 있어서,
    상기 보정 회로는, 상기 보정 기간 후에, 상기 캐패시터를 통해서 상기 제1 입력 단자에 신호를 입력하도록 상기 스위치가 제어되는 통상 동작 기간 동안, 상기 오프셋 전압의 보정을 유지하는 차동 증폭 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 차동 증폭기는 전차동형 증폭기를 포함하고,
    상기 보정 회로는 상기 전차동형 증폭기의 제1 출력 단자로부터의 신호 및 상기 전차동형 증폭기의 제2 출력 단자로부터의 신호를 수신하고, 상기 보정 기간 동안 상기 제1 출력 단자의 신호와 상기 제2 출력 단자의 신호 간의 차분을 작게 하도록 보정을 수행하는 차동 증폭 장치.
  4. 제3항에 있어서,
    상기 제1 출력 단자의 신호와 상기 제2 출력 단자의 신호는 아날로그 디지털 변환기에 공급되는 차동 증폭 장치.
  5. 제3항에 있어서,
    상기 제1 출력 단자와 상기 보정 회로 간에, 그리고 상기 제2 출력 단자와 상기 보정 회로 간에 각각 배치되는 저역 통과 필터를 더 포함하는 차동 증폭 장치.
  6. 제5항에 있어서,
    각각의 상기 저역 통과 필터로부터 출력되는 신호가 아날로그 디지털 변환기에 공급되는 차동 증폭 장치.
  7. 제3항에 있어서,
    상기 보정 회로는, 상기 제1 출력 단자의 신호와 상기 제2 출력 단자의 신호를 비교하는 비교기와, 상기 비교기로부터의 출력에 기초하여 클럭을 카운팅 업 및 카운팅 다운하는 제1 카운터를 포함하고,
    상기 보정 회로는 상기 제1 카운터의 카운트 값에 기초하여 보정을 수행하는 차동 증폭 장치.
  8. 제7항에 있어서,
    상기 보정 회로는, 상기 비교기로부터의 출력을 카운팅하는 제2 카운터와, 상기 제2 카운터의 카운트 값이 미리결정된 값에 도달하는 경우에 상기 제1 카운터 에 대한 상기 클럭의 공급을 정지하는 유닛을 더 포함하는 차동 증폭 장치.
  9. 제3항에 있어서,
    상기 보정 회로는, 상기 제1 출력 단자의 신호와 상기 제2 출력 단자의 신호 간의 차분을 증폭하는 연산 증폭기와, 상기 연산 증폭기로부터의 출력을 디지털 신호로 변환하는 유닛을 더 포함하고,
    상기 보정 회로는 상기 디지털 신호에 기초하여 보정을 수행하는 차동 증폭 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9787265B2 (en) 2013-12-16 2017-10-10 Hyundai Motor Company Offset correction apparatus for differential amplifier and method thereof

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010048107A2 (en) * 2008-10-20 2010-04-29 The Regents Of The University Of Michigan Bioamplifier for neural interfaces
JP5941268B2 (ja) 2011-11-10 2016-06-29 キヤノン株式会社 発光素子駆動回路、光学式エンコーダ、カメラ及び発光素子駆動回路の制御方法
JP6061604B2 (ja) 2012-10-11 2017-01-18 キヤノン株式会社 増幅回路
JP2014173842A (ja) 2013-03-05 2014-09-22 Canon Inc 発光素子駆動装置、その制御方法、光学式エンコーダ、およびカメラ
JP6222980B2 (ja) 2013-05-09 2017-11-01 キヤノン株式会社 音響装置及び電子機器
JP6264379B2 (ja) * 2013-09-06 2018-01-24 三菱電機株式会社 半導体装置
JP6488674B2 (ja) * 2013-12-25 2019-03-27 パナソニック株式会社 Ｄｃオフセットキャンセル回路
JP6466678B2 (ja) * 2014-10-01 2019-02-06 ルネサスエレクトロニクス株式会社 半導体集積回路、可変利得増幅器、及び、センサシステム
US9813034B2 (en) * 2015-07-07 2017-11-07 Marvell World Trade Ltd. Amplification circuit and method of compensating for voltage offset of inputs
JP6445954B2 (ja) * 2015-11-06 2018-12-26 株式会社豊田中央研究所 コンパレータ
JP2017123534A (ja) * 2016-01-06 2017-07-13 ルネサスエレクトロニクス株式会社 半導体装置
JP6899686B2 (ja) * 2017-03-31 2021-07-07 エイブリック株式会社 差動増幅装置
KR102570609B1 (ko) * 2020-09-08 2023-08-25 성균관대학교산학협력단 오프셋 전압이 자동 조절되는 전류센서 및 이의 오프셋 자동 조절 방법

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4292595A (en) * 1979-11-13 1981-09-29 Burr-Brown Research Corporation Capacitance coupled isolation amplifier and method
US5061900A (en) * 1989-06-19 1991-10-29 Raytheon Company Self-zeroing amplifier
IL99945A (en) * 1991-11-01 1996-08-04 Chemtronics Ltd High input impedance operational amplifier circuit
CN1027564C (zh) * 1992-05-16 1995-02-01 丘雪明 电容耦合的隔离式放大器
JP4547084B2 (ja) * 1999-11-15 2010-09-22 ルネサスエレクトロニクス株式会社 移動体通信機および送受信機
WO2002087073A2 (en) * 2001-04-24 2002-10-31 Tripath Technology Inc. An improved dc offset self-calibration system for a digital switching amplifier
US6831513B2 (en) * 2002-01-16 2004-12-14 Oki Electric Industry Co., Ltd. Differential amplifier
RU2222828C1 (ru) * 2002-07-22 2004-01-27 Федеральное государственное образовательное учреждение высшего профессионального образования Чувашский государственный университет им. И.Н. Ульянова Дифференцирующее устройство
JP4290466B2 (ja) 2003-04-24 2009-07-08 パナソニック株式会社 オフセット補償装置
JP4277599B2 (ja) * 2003-07-14 2009-06-10 ヤマハ株式会社 オフセット補正方法、オフセット補正回路及び電子ボリューム
EP1515432A1 (en) * 2003-09-09 2005-03-16 Dialog Semiconductor GmbH Translinear amplifier
JP2005136513A (ja) * 2003-10-28 2005-05-26 Matsushita Electric Ind Co Ltd 無線通信受信回路
US7154335B2 (en) * 2004-09-29 2006-12-26 Intel Corporation Variable gain amplifier with direct current offset correction
JP4246177B2 (ja) 2005-04-28 2009-04-02 シャープ株式会社 オフセット補正回路およびオペアンプ回路
US7532065B2 (en) * 2005-07-12 2009-05-12 Agere Systems Inc. Analog amplifier having DC offset cancellation circuit and method of offset cancellation for analog amplifiers
FR2895599B1 (fr) 2005-12-27 2008-06-06 Univ Joseph Fourier Grenoble I Procede et dispositif de reglage ou de calage d'un dispositif electronique
CN100488037C (zh) * 2006-08-02 2009-05-13 盛群半导体股份有限公司 输入偏移电压校正装置
JP4234159B2 (ja) 2006-08-04 2009-03-04 シャープ株式会社 オフセット補正装置、半導体装置および表示装置ならびにオフセット補正方法
JP4921106B2 (ja) 2006-10-20 2012-04-25 キヤノン株式会社 バッファ回路
JP2009081749A (ja) * 2007-09-27 2009-04-16 Hitachi Ltd 低オフセット入力回路
JP4977102B2 (ja) * 2008-09-02 2012-07-18 株式会社東芝 差動増幅器
US8085098B2 (en) 2008-10-10 2011-12-27 Canon Kabushiki Kaisha PLL circuit
JP2010103707A (ja) 2008-10-22 2010-05-06 Canon Inc チャージポンプ回路、及びクロック生成器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9787265B2 (en) 2013-12-16 2017-10-10 Hyundai Motor Company Offset correction apparatus for differential amplifier and method thereof

Also Published As

Publication number Publication date
JP5624493B2 (ja) 2014-11-12
CN102647162B (zh) 2015-01-28
US8531239B2 (en) 2013-09-10
EP2490331A1 (en) 2012-08-22
BR102012003141A2 (pt) 2013-07-23
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RU2487468C1 (ru) 2013-07-10
CN102647162A (zh) 2012-08-22
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KR101477853B1 (ko) 2014-12-30

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