JP5102262B2 - センサノードチップおよびセンサノードシステム - Google Patents
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Description
このセンサネットワーク技術では、センサノードの小型化・軽量化を目的として、データを検知して受信装置へ送信するための回路構成を半導体チップで実現したセンサノードチップが注目されている。
これら振動センサ51A,51Bにおいて、外部振動で可動電極51Mが振動することにより、固定電極51P,51Nとの距離が変化して、可動電極51Mと固定電極51P,51Nと間の容量CP,CNの大きさが変化する。この際、固定電極51Pと固定電極51Nとの中間に可動電極51Mが配置されているため、これら容量CP,CNは差動的に変化する。
したがって、今までサイズの制約で埋め込むことができなかった物や人の部分にも埋め込むことができる。さらには、センサノードシステムを用いたユビキタスネットワークサービスの範囲を広げることができ、ユーザの利便性を高めたサービスを提供することができ、効果大である。
[第1の実施の形態]
まず、図1を参照して、本発明の第1の実施の形態にかかるセンサノードシステムおよびセンサノードチップについて説明する。図1は、本発明の第1の実施の形態にかかるセンサノードシステムおよびセンサノードチップの構成を示すブロック図である。
センサノードチップ10は、全体として、電子回路が形成された半導体チップからなり、物や人などの様々な対象に取り付けられることで、その対象の状態を検知して、無線電波により外部機器へ送信する機能を有している。
この無線電波は、比較的微弱な無線信号であり、数十cmから数十m離れた距離を通信できる。受信装置30は、センサノードチップ10から受信した無線電波により、対象の状態を示すデータを収集し、これらデータを通信ネットワーク(図示せず)で提供する。
ゼロパワーセンサ回路部12は、センサ素子部11で得られた検知信号BP,BNの電荷を固定容量素子で蓄積することにより、対象の振動や加速度に応じた電圧を有するセンサ出力電圧SOを出力する機能を有している。
第2のゼロパワー閾値回路部14は、ゼロパワーセンサ回路部12からのセンサ出力電圧SOを第1の閾値電圧よりも低い第2の閾値電圧と比較し、その比較結果を示す比較結果信号CO2を出力する機能を有している。
電源部16は、例えば振動により発電動作を行う発電機構を有し、発振部18でのクロック発振動作に用いるクロック発振動作用電力PCや、無線部22での無線送信動作に用いる無線送信動作用電力PSなど、センサノードチップの各回路部で用いる各種電力を出力する機能を有している。
発振部18は、発振制御部17の制御に基づき供給されたクロック発振動作用電力PCに応じてクロック発振動作を行うことにより、一定周期のクロック信号CLKを発振して出力する機能を有している。
カウンタ19は、発振部18から出力されたクロック信号CLKのパルス数をカウントし、そのカウント値CNTを出力する機能を有している。
送信制御部21は、遅延部20で遅延させた、比較結果信号CO1または比較結果信号CO2に応じて、電源部16から出力される無線送信動作用電力PSの、無線部22に対する供給を制御する機能を有している。
無線部22は、送信制御部21の制御に基づき供給された無線送信動作用電力PSに応じて無線送信動作を行うことにより、カウンタ19から出力されたカウント値CNTを、無線電波で受信装置30へ送信する機能を有している。
また、無線部22において、UWB(Ultra Wide Band)等の高周波パルスそのものを変調して送信する方式を用いてもよく、これにより低電力化無線通信が可能である。無線方式としては、UWBに限定するものではなく、これと同等またはそれ以下の低電力化が可能な無線方式を用いてもよい。
次に、図2および図3を参照して、センサ素子部11とゼロパワーセンサ回路部12について説明する。図2は、センサ素子部およびゼロパワーセンサ回路部の構成例を示す回路図である。図3は、振動センサの構成例である。
振動センサ11Aは、図3に示すように、前述した振動センサ51A,51Bと同様に、MEMS(Micro Electro Mechanical System)プロセスによりシリコンチップ上に構成された微細な櫛歯構造からなり、可動電極11Mと2つの固定電極11P,11Nとを有している。
本実施の形態では、ノードN3を介して可動電極11Mへ接地電位GNDを印加している。これにより、外部振動に応じて正負に電圧が差動で変化する検知信号が、固定電極11P,11NからノードN1,N2を介してそれぞれ出力される。
これにより、センサ素子部11のノードN1,N2から出力された逆位相の2つの検知信号BP,BNによりダイオードD1〜D3が交互に導通制御され、電源電位VDDにより固定容量素子CSが徐々に充電される。
ここで、図3に示したように、可変容量素子CP,CNは対象構造をなすことから、検知信号BP,BNは、互いに逆位相の信号となる。
本実施の形態のセンサノードチップ10では、センサ出力電圧SOが、2つの閾値電圧の間を変化するのに要した時間長を検出し、この時間長に応じた検出データを無線電波で受信装置30へ送信している。
次に、図4、図5A、図5B、図6A、および図6Bを参照して、第1のゼロパワー閾値回路部13および第2のゼロパワー閾値回路部14について説明する。図4は、第1のゼロパワー閾値回路および第2のゼロパワー閾値回路の構成例である。図5Aは、電圧制御部の構成例である。図5Bは、電圧制御部の他の構成例である。図6Aは、電流制限部の構成例である。図6Bは、電流制限部の他の構成例である。
ここで、電流制限部CC1が流す放電電流を、サブマイクロアンペア程度に設定した場合、トランジスタQ1の閾値電圧をVth1とすると、センサ出力電圧SOがVDD−Vth1付近の電位に到達したところで、トランジスタQ1のソース・ドレイン間電流が電流制限部CC1の放電電流よりも小さくなる。このため、電流制限部CC1を介して、容量素子C1で保持されている比較結果信号CO1の電圧の放電が開始される。
このようにして、第1のゼロパワー閾値回路部13では、ゼロパワーセンサ回路部12からのセンサ出力電圧SOに対して、VDD−Vthを第1の閾値電圧とした閾値処理の動作が行われ、センサ出力電圧SOがこの第1の閾値電圧に達した場合、比較結果信号CO1がHighレベルからLowレベルへ反転する。
これに対して、本実施の形態では、容量素子C1に保持された比較結果信号CO1の電圧を、電流制限部CC1によりサブマイクロアンペア以下で行うため、貫通電流を極めて小さく削減することができ、センサノードチップ10全体の消費電力を削減できる。
ここで、第2のゼロパワー閾値回路部14には、トランジスタQ2のソース端子と電源電位VDDとの間に電圧制御回路VCが設けられている。これにより、トランジスタQ2がオフ状態となるソース電位、すなわち第2の閾値電圧が、電圧制御回路VCの発生する電圧降下分Vdだけ、トランジスタQ1がオフ状態となるソース電位、すなわち第1の閾値電圧より低く設定される。
このようにして、第2のゼロパワー閾値回路部14では、ゼロパワーセンサ回路部12からのセンサ出力電圧SOに対して、VDD−Vd−Vthを第2の閾値電圧とした閾値処理の動作が行われ、センサ出力電圧SOがこの第2の閾値電圧に達した場合、比較結果信号CO1がHighレベルからLowレベルへ反転する。
これに対して、本実施の形態では、容量素子C2に保持された比較結果信号CO2の電圧を、電流制限部CC2によりサブマイクロアンペア以下で行うため、貫通電流を極めて小さく削減することができ、センサノードチップ10全体の消費電力を削減できる。
次に、図7を参照して、本実施の形態にかかるセンサノードチップの動作について説明する。図7は、センサノードチップの動作を示す信号波形図である。
第1および第2のゼロパワー閾値回路部13,14を含む、センサノードチップ10の各回路部が、それぞれの初期状態に初期化された後、時刻T0から、センサノードチップ10に対して外部振動が加えられ始めた場合、センサ素子部11から差動の検知信号BP,BNが出力され、ゼロパワーセンサ回路部12の固定容量CSが充電されて、外部振動の大きさに応じた傾きでセンサ出力電圧SOがLowレベルから徐々に上昇する。
傾き信号生成部15は、比較結果信号CO1,CO2を論理回路で処理することにより、センサ出力電圧SOが、第2の閾値電圧から第1の閾値電圧まで上昇する期間、すなわち継続時間ΔT(=T2−T1)だけ、Hightレベルとなる傾き信号SBを出力する。
発振部18は、クロック発振動作用電力PCの供給に応じてクロック発振動作を開始し、一定周期のクロック信号CLKを発振して出力する。発振部18としては、参考文献「CMOS CIRCUIT DESIGN, LAYOUT, AND SIMULATION p.384」に記載の電流欠乏型電圧制御発振器(Current-Starved Voltage Controlled Oscillator)を用いると低電力化に効果的である。
無線部22は、無線送信動作用電力PSに応じて無線送信動作を開始し、カウンタ19から出力されたカウント値CNTを、無線送信信号TXで受信装置30へ無送信する。この後、無線部22は、例えば1ms以下の一定期間だけカウント値CNTを無線送信した後、一般的な無線モジュールが持つ省電力状態へ移行する。
無線部31は、センサノードチップ10から送信された無線電波を受信してカウント値CNTへ復調し、送信元センサノードチップ10の識別情報などの各種情報をCPU34へ出力する。
このように、本実施の形態は、ゼロパワーセンサ回路部12からのセンサ出力電圧SOを、互いに異なる閾値電圧を持つ第1のゼロパワー閾値回路部13と第2のゼロパワー閾値回路部14とで閾値処理し、得られた比較結果信号CO1,CO2の時間差を示す傾き信号SBを傾き信号生成部15で生成し、この傾き信号SBに応じて発振部18から出力されたクロック信号のパルス数のカウント値CNTを、無線部22から無線電波で送信している。
これにより、消費電力が大きいA/D変換部、CPU、およびメモリ部を搭載することなく、センサノードチップを実現することができる。このため、これら消費電力を確保する必要がなくなり、電源部における発電機構の体積を削減でき、結果としてセンサノードの小型化を実現することが可能となる。
次に、図10を参照して、本発明の第2の実施の形態にかかるセンサノードチップについて説明する。図10は、第2の実施の形態にかかる第1のゼロパワー閾値回路部の構成例である。
なお、本実施の形態では、第1のゼロパワー閾値回路部13の電流制限部CC1を例として説明したが、第2のゼロパワー閾値回路部14の電流制限部CC2に対して本実施の形態を適用してもよく、電源制御部CC1,CC2の両方に適用してもよい。
次に、図11を参照して、本発明の第3の実施の形態にかかるセンサノードチップについて説明する。図11は、第3の実施の形態にかかる第1のゼロパワー閾値回路部の構成例である。
入力待ち状態において、センサ出力電圧SOの上昇に伴い、トランジスタQ1がオフ状態に近付き、比較結果信号CO1の電圧が下降するにつれてトランジスタQ6がオン状態に近付き、トランジスタQ7のゲート電圧が上昇する。
なお、本実施の形態では、第1のゼロパワー閾値回路部13の電流制限部CC1を例として説明したが、第2のゼロパワー閾値回路部14の電流制限部CC2に対して本実施の形態を適用してもよく、電源制御部CC1,CC2の両方に適用してもよい。
次に、図12を参照して、本発明の第4の実施の形態にかかるセンサノードチップについて説明する。図12は、第4の実施の形態にかかる第1のゼロパワー閾値回路部の構成例である。
なお、本実施の形態では、第1のゼロパワー閾値回路部13の電流制限部CC1を例として説明したが、第2のゼロパワー閾値回路部14の電流制限部CC2に対して本実施の形態を適用してもよく、電源制御部CC1,CC2の両方に適用してもよい。
次に、図13を参照して、本発明の第5の実施の形態にかかるセンサノードチップについて説明する。図13は、第5の実施の形態にかかる第1のゼロパワー閾値回路部の構成例である。
これにより、トランジスタQ7のゲート端子の電圧変化を小さく抑えることができ、第4の実施の形態と同様の効果が得られる。
なお、本実施の形態では、第1のゼロパワー閾値回路部13の電流制限部CC1を例として説明したが、第2のゼロパワー閾値回路部14の電流制限部CC2に対して本実施の形態を適用してもよく、電源制御部CC1,CC2の両方に適用してもよい。
次に、図14を参照して、本発明の第6の実施の形態にかかるセンサノードチップについて説明する。図14は、第6の実施の形態にかかる第1のゼロパワー閾値回路部の構成例である。
これにより、トランジスタQ7のゲート端子の電圧変化を小さく抑えることができ、第4の実施の形態と同様の効果が得られる。
なお、本実施の形態では、第1のゼロパワー閾値回路部13の電流制限部CC1を例として説明したが、第2のゼロパワー閾値回路部14の電流制限部CC2に対して本実施の形態を適用してもよく、電源制御部CC1,CC2の両方に適用してもよい。
次に、図15を参照して、本発明の第7の実施の形態にかかるセンサノードチップについて説明する。図15は、第7の実施の形態にかかる第1のゼロパワー閾値回路部の構成例である。
このため、トランジスタQ7のゲート電圧が小さく容量素子C1で保持されている比較結果信号CO1の電圧の放電時間が長い場合でも、第6の実施の形態の第1のゼロパワー閾値回路と比べて、放電時間を短くできるという効果がある。
なお、本実施の形態では、第1のゼロパワー閾値回路部13の電流制限部CC1を例として説明したが、第2のゼロパワー閾値回路部14の電流制限部CC2に対して本実施の形態を適用してもよく、電源制御部CC1,CC2の両方に適用してもよい。
次に、図16を参照して、本発明の第8の実施の形態にかかるセンサノードチップについて説明する。図16は、第8の実施の形態にかかる第1のゼロパワー閾値回路部の構成例である。
このため、トランジスタQ7のゲート電圧が小さく容量素子C2で保持されている比較結果信号CO1の電圧の放電時間が長い場合でも、第7の実施の形態の第1のゼロパワー閾値回路と比べて、放電時間を短くできるという効果がある。
なお、本実施の形態では、第1のゼロパワー閾値回路部13の電流制限部CC1を例として説明したが、第2のゼロパワー閾値回路部14の電流制限部CC2に対して本実施の形態を適用してもよく、電源制御部CC1,CC2の両方に適用してもよい。
次に、図17を参照して、本発明の第9の実施の形態にかかるセンサノードチップについて説明する。図17は、第9の実施の形態にかかる第1のゼロパワー閾値回路部の構成例である。
このような接続とすることで、トランジスタQ9のドレイン端子の寄生容量を、接続端子Pから切り離すことができるため、容量素子C1の放電時間を短くできるという効果がある。
なお、本実施の形態では、第1のゼロパワー閾値回路部13の電流制限部CC1を例として説明したが、第2のゼロパワー閾値回路部14の電流制限部CC2に対して本実施の形態を適用してもよく、電源制御部CC1,CC2の両方に適用してもよい。
次に、図18を参照して、本発明の第10の実施の形態にかかるセンサノードチップについて説明する。図18は、第10の実施の形態にかかる第1のゼロパワー閾値回路部の構成例である。
なお、本実施の形態では、第1のゼロパワー閾値回路部13の電流制限部CC1を例として説明したが、第2のゼロパワー閾値回路部14の電流制限部CC2に対して本実施の形態を適用してもよく、電源制御部CC1,CC2の両方に適用してもよい。
次に、図19を参照して、本発明の第11の実施の形態にかかるセンサノードチップについて説明する。図19は、第11の実施の形態にかかる第1のゼロパワー閾値回路部の構成例である。
これにより、第1のゼロパワー閾値回路部13での閾値処理動作後に流れるトランジスタQ8とトランジスタQ6を流れる電流を抑制することができ、第1のゼロパワー閾値回路部13での消費電力を抑制できる効果がある。
なお、本実施の形態では、第1のゼロパワー閾値回路部13の電流制限部CC1を例として説明したが、第2のゼロパワー閾値回路部14の電流制限部CC2に対して本実施の形態を適用してもよく、電源制御部CC1,CC2の両方に適用してもよい。
次に、図20を参照して、本発明の第12の実施の形態にかかるセンサノードチップについて説明する。図20は、第12の実施の形態にかかる第1のゼロパワー閾値回路および第2のゼロパワー閾値回路の構成例である。
したがって、第2のゼロパワー閾値回路部14の電流制限部CC2の放電電流値を電流制限部CC1の放電電流値よりも小さくすると、第2のゼロパワー閾値回路部14の閾値電圧は第1のゼロパワー閾値回路部13の閾値電圧よりも低くなる。
電流制限部CC1は、トランジスタQ1のドレイン端子と接地電位GNDとの間に接続され、接地電位GNDから当該トランジスタ14の閾値電圧以下の固定電位REFがゲート端子に接続されたNMOSトランジスタ(第14のトランジスタ)Q14から構成されている。
また電流制限部CC2は、トランジスタQ2のドレイン端子と接地電位GNDとの間に接続され、接地電位GNDから当該トランジスタQ15の閾値電圧以下の固定電位REFがゲート端子に接続され、トランジスタQ14のゲート幅よりも小さいゲート幅、例えば1/10程度を有するNMOSトランジスタ(第15のトランジスタ)Q15から構成されている。
本実施の形態にかかる第2のゼロパワー閾値回路部14では、初期化動作にリセット信号を必要とせず、リセット信号が入る前の電源供給時においても接続端子Pの電位を初期化できるという効果を有する。
次に、図22を参照して、本発明の第13の実施の形態にかかるセンサノードチップについて説明する。図22は、第13の実施の形態にかかる第1のゼロパワー閾値回路部および第2のゼロパワー閾値回路部の要部を示す構成例である。
本実施の形態にかかる電流制限部CC1は、トランジスタQ1のドレイン端子と接地電位GNDとの間に接続され、接地電位GNDから当該トランジスタQ16の閾値電圧以下の固定電位がゲート端子に接続されたNMOSトランジスタ(第16のトランジスタ)Q16から構成されている。
また、電流制限部CC2は、トランジスタQ2のドレイン端子と接地電位GNDとの間に接続され、接地電位GNDから当該トランジスタQ17の閾値電圧以下の固定電位がゲート端子に接続され、第17のトランジスタのゲート端子に接続されている固定電位よりも小さい固定電位にゲート端子が接続されたNMOSトランジスタ(第17のトランジスタ)Q17から構成されている。
なお、これらトランジスタQ16,Q17のゲート電圧は、例えば、ダイオード接続したMOSトランジスタを直列に複数個接続した定電圧生成回路VTで生成すればよい。
次に、図23を参照して、第14の実施の形態にかかるセンサノードチップについて説明する。図23は、第14の実施の形態にかかる第1のゼロパワー閾値回路部および第2のゼロパワー閾値回路部の要部を示す構成例である。
これら容量素子C5,C6を備えることで、電流制限部CC1,CC2に流れる放電電流を安定化することができるという効果を有する。
次に、図24を参照して、本発明の第15の実施の形態にかかるセンサノードチップについて説明する。図24は、第15の実施の形態にかかる第1のゼロパワー閾値回路部および第2のゼロパワー閾値回路の構成例である。
電源制御部CC1,CC2については、第2の実施の形態で説明した電源制御部CC1と同様に構成を用いればよく、電源制御部CC3,CC4については、第12の実施の形態で説明した電源制御部CC1,CC2と同様に構成を用いればよい。
したがって、本実施の形態によれば、第2の実施の形態と第12の実施の形態を組み合わせた効果が得られる。
次に、図25を参照して、本発明の第16の実施の形態にかかるセンサノードチップについて説明する。図25は、第16の実施の形態にかかる第1のゼロパワー閾値回路の構成例である。
第1〜第15の実施の形態にかかる第1のゼロパワー閾値回路部13では、電流制限部CC1にNMOSトランジスタを用いるとドレイン端子の寄生容量が大きく、電荷蓄積部の電荷の放電時間が長くなってしまう。
なお、本実施の形態では、第1のゼロパワー閾値回路部13の電流制限部CC1を例として説明したが、第2のゼロパワー閾値回路部14の電流制限部CC2に対して本実施の形態を適用してもよく、電源制御部CC1,CC2の両方に適用してもよい。
次に、図26を参照して、本発明の第17の実施の形態にかかるセンサノードチップについて説明する。図26は、第17の実施の形態にかかる第1のゼロパワー閾値回路部の構成例である。
スイッチSW4は、初期化動作を示すリセット信号RSTの反転論理信号RSTNに応じて導通することにより、容量素子C1の電位をトランジスタQ1のドレイン端子を電源電位VDDとするスイッチ素子である。
これにより、センサ出力電圧SOの初期状態がLowでない場合でも、比較結果信号CO1を初期化できるという効果がある。
なお、本実施の形態では、第1のゼロパワー閾値回路部13の電流制限部CC1を例として説明したが、第2のゼロパワー閾値回路部14の電流制限部CC2に対して本実施の形態を適用してもよく、電源制御部CC1,CC2の両方に適用してもよい。
次に、図27を参照して、本発明の第18の実施の形態にかかるセンサノードチップについて説明する。図27は、第18の実施の形態にかかる第1のゼロパワー閾値回路部の構成例である。
これにより、第1のゼロパワー閾値回路部13の後段に接続される負荷容量が大きい場合でも、バッファ回路BUFを用いることで、電荷蓄積部の電荷の放電時間を短くすることができる効果がある。
なお、本実施の形態では、第1のゼロパワー閾値回路部13の電流制限部CC1を例として説明したが、第2のゼロパワー閾値回路部14の電流制限部CC2に対して本実施の形態を適用してもよく、電源制御部CC1,CC2の両方に適用してもよい。
次に、図28を参照して、本発明の第19の実施の形態にかかるセンサノードチップについて説明する。図28は、第19の実施の形態にかかる発振部の構成例である。
次に、図29を参照して、本発明の第20の実施の形態にかかるセンサノードチップについて説明する。図29は、第20の実施の形態にかかる発振部の構成例である。
いずれか1つの接続線のみ容量素子をなくすことにより、インバータINV1,INV2,INV3におけるそれぞれの初期状態の電圧が早く確定して、発振動作が開始されるまでの時間を短縮できるので、センサ回路出力の傾きをデジタルデータに変換する際の精度を向上できるという効果がある。
以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。
Claims (23)
- センサにより外部状態変化を検知し、その検知結果を無線電波で送信するセンサノードチップであって、
外部状態変化に応じて容量値が変化する可変容量素子を有し、この可変容量素子の容量変化に応じた検知信号を出力するセンサ素子部と、
前記センサ素子部からの検知信号の変化に応じて固定容量素子を徐々に充電し、当該充電電圧に応じたセンサ出力電圧を出力するセンサ回路部と、
前記センサ回路部からのセンサ出力電圧を第1の閾値電圧と比較し、その比較結果を示す第1の比較結果信号を出力する第1の閾値回路部と、
前記センサ回路部からのセンサ出力電圧を前記第1の閾値電圧よりも低い第2の閾値電圧と比較し、その比較結果を示す第2の比較結果信号を出力する第2の閾値回路部と、
前記第1の閾値回路部からの第1の比較結果信号および前記2の閾値回路部からの第2の比較結果信号に基づいて、前記センサ回路部からのセンサ出力電圧が前記第2の閾値電圧から前記第1の閾値電圧まで変化する期間を示す傾き信号を出力する傾き信号生成部と、
前記傾き信号生成部からの傾き信号に応じて、電源部から出力されるクロック発振動作用電力の供給を制御する発振制御部と、
前記発振制御部の制御に基づき供給されたクロック発振動作用電力に応じてクロック発振動作を行うことにより、クロック信号を発振して出力する発振部と、
前記発振部から出力されたクロック信号のパルス数をカウントして出力するカウンタと、
前記第1の閾値回路部からの第1の比較結果信号または前記第2の閾値回路部からの第2の比較結果信号に応じて、前記電源部から出力される無線送信動作用電力を供給を制御する送信制御部と、
前記送信制御部の制御に基づき供給された無線送信動作用電力に応じて無線送信動作を行うことにより、前記カウンタから出力されたカウント値を無線電波で送信する無線部と
を備えることを特徴とするセンサノードチップ。 - 請求項1に記載のセンサノードチップにおいて、
前記第1の閾値回路部は、
前記センサ回路部からの前記センサ出力電圧がゲート端子に入力され、第1の共通電位にソース端子が接続された、第1導電型からなる第1のトランジスタと、
前記第1のトランジスタのドレイン端子と前記第1の共通電位とは異なる第2の共通電位との間に接続されて、前記第1のトランジスタのドレイン端子から出力された電圧を保持し、前記第1の比較結果信号として出力する第1の容量素子と、
前記第1のトランジスタのドレイン端子が接続される接続端子と前記第2の共通電位との間に接続されて、前記接続端子へ印加される電圧を、電流値が制限された放電電流で前記第2の共通電位へ放電する第1の電流制限部と
を含み、
前記第2の閾値回路部は、
前記センサ回路部からの前記センサ出力電圧がゲート端子に入力され、前記第1の共通電位から一定の電位差を生じる電圧制御部を介して前記第1の共通電位にソース端子が接続された、第1導電型からなる第2のトランジスタと、
前記第2のトランジスタのドレイン端子と前記第2の共通電位との間に接続されて、前記第2のトランジスタのドレイン端子から出力された電圧を保持し、前記第2の比較結果信号として出力する第2の容量素子と、
前記第2のトランジスタのドレイン端子が接続される接続端子と前記第2の共通電位との間に接続されて、前記接続端子へ印加される電圧を、電流値が制限された放電電流で前記第2の共通電位へ放電する第2の電流制限部と
を含む
ことを特徴とするセンサノードチップ。 - 請求項2に記載のセンサノードチップにおいて、
前記電圧制御部は、前記第1の共通電位と前記第2のトランジスタのソース端子との間に接続され、ドレイン端子とゲート端子とが接続された前記第1導電型からなる第3のトランジスタ、または、前記第1の共通電位と前記第2のトランジスタのソース端子との間に接続され、ドレイン端子とゲート端子とが接続された前記第1導電型とは異なる第2導電型からなる第4のトランジスタからなることを特徴とするセンサノードチップ。 - 請求項2または請求項3に記載のセンサノードチップにおいて、
前記第1の電流制限部または前記第2の電流制限部は、
前記接続端子と第2の共通電位との間に接続され、当該トランジスタの閾値電圧以下の固定電位がゲート端子に接続された、前記第1導電型とは異なる第2導電型の第5のトランジスタからなる
ことを特徴とするセンサノードチップ。 - 請求項2または請求項3に記載のセンサノードチップにおいて、
前記第1の電流制限部または前記第2の電流制限部は、前記接続端子へ印加される電圧の放電が進むにつれて、当該放電電流を増加させることを特徴とするセンサノードチップ。 - 請求項5に記載のセンサノードチップにおいて
前記第1の電流制限部または前記第2の電流制限部は、
前記第1の共通電位にソース端子が接続され、前記接続端子にゲート端子が接続された、前記第1導電型からなる第6のトランジスタと、
前記接続端子と前記第2の共通電位との間に接続されて、前記第6のトランジスタのドレイン端子にゲート端子が接続された、前記第1導電型とは異なる第2導電型からなる第7のトランジスタと
を含む
ことを特徴とするセンサノードチップ。 - 請求項6に記載のセンサノードチップにおいて、
前記第1の電流制限部または前記第2の電流制限部は、前記第7のトランジスタのゲート端子と前記第2の共通電位との間に接続されて、前記接続端子へ印加される電圧に基づいて、前記第7のトランジスタのゲート端子の電位を、前記接続端子へ印加される電圧の電圧変化よりも小さい電圧変化に抑制する電圧制御電圧源を含むことを特徴とするセンサノードチップ。 - 請求項7に記載のセンサノードチップにおいて、
前記電圧制御電圧源は、前記接続端子と前記第7のトランジスタのゲート端子との間に接続された第3の容量素子と、
前記第7のトランジスタのゲート端子と前記第2の共通電位との間に接続された第4の容量素子と
を含む
ことを特徴とするセンサノードチップ。 - 請求項7に記載のセンサノードチップにおいて、
前記電圧制御電圧源は、前記第7のトランジスタのゲート端子と前記第2の共通電位との間に接続され、前記接続端子にゲート端子が接続された、前記第2導電型からなる第8のトランジスタを含むことを特徴とするセンサノードチップ。 - 請求項7に記載のセンサノードチップにおいて、
前記電圧制御電圧源は、
前記第7のトランジスタのゲート端子と前記第2の共通電位との間に接続された、前記第2導電型からなる第8のトランジスタと、
前記接続端子と前記第8のトランジスタのゲート端子との間に接続され、ドレイン端子とゲート端子とが接続された、前記第2導電型からなる第9のトランジスタと
を含む
ことを特徴とするセンサノードチップ。 - 請求項10に記載のセンサノードチップにおいて、
前記電圧制御電圧源は、前記第8のトランジスタのゲート端子と前記第9のトランジスタのソース端子との間に挿入されて、ドレイン端子とゲート端子とが接続された、前記第2導電型からなる第10のトランジスタとを含む
ことを特徴とするセンサノードチップ。 - 請求項7に記載のセンサノードチップにおいて、
前記電圧制御電圧源は、前記第9のトランジスタのドレイン端子が、前記接続端子に代えて前記第1の共通電位に接続されていることを特徴とするセンサノードチップ。 - 請求項6〜請求項12のいずれか1つに記載のセンサノードチップにおいて、
前記第1の閾値回路部は、前記第1の共通電位と前記第1のトランジスタのソース端子との間に挿入されて、当該第1の閾値回路部の電圧制御電圧源に設けられた前記第6のトランジスタのドレイン端子にゲート端子が接続された、前記第2導電型からなる第11のトランジスタを含み、
または、
前記第2の閾値回路部は、前記第1の共通電位と前記第2のトランジスタのソース端子との間に挿入されて、当該第2の閾値回路部の電圧制御電圧源に設けられた前記第6のトランジスタのドレイン端子にゲート端子が接続された、前記第2導電型からなる第12のトランジスタを含む
ことを特徴とするセンサノードチップ。 - 請求項9〜請求項12のいずれか1つに記載のセンサノードチップにおいて、
前記電圧制御電圧源は、前記第8のトランジスタのソース端子と前記第2の共通電位の間に挿入されて、前記接続端子にゲート端子が接続された、前記第2導電型からなる第13のトランジスタを含む
ことを特徴とするセンサノードチップ。 - 請求項1に記載のセンサノードチップにおいて、
前記第1の閾値回路部は、
前記センサ回路部からの前記出力電圧がゲート端子に入力され、第1の共通電位にソース端子が接続された、第1導電型からなる第1のトランジスタと、
前記第1のトランジスタのドレイン端子と前記第1の共通電位とは異なる第2の共通電位との間に接続されて、前記第1のトランジスタのドレイン端子から出力された電圧を保持し、前記第1の比較結果信号として出力する第1の容量素子と、
前記第1のトランジスタのドレイン端子と前記第2の共通電位との間に接続されて、前記第1の容量素子の保持電圧を、電流値が制限された放電電流で前記第2の共通電位へ放電する第1の電流制限部と
を含み、
前記第2の閾値回路部は、
前記センサ回路部からの前記出力電圧がゲート端子に入力され、前記第1の共通電位にソース端子が接続された、第1導電型からなる第2のトランジスタと、
前記第2のトランジスタのドレイン端子と前記第2の共通電位との間に接続されて、前記第2のトランジスタのドレイン端子から出力された電圧を保持し、前記第2の比較結果信号として出力する第2の容量素子と、
前記第2のトランジスタのドレイン端子と前記第2の共通電位との間に接続されて、前記第2の容量素子の保持電圧を、前記第1の電流制限部の放電電流よりも小さい放電電流で前記第2の共通電位へ放電する第2の電流制限部と
を含む
ことを特徴とするセンサノードチップ。 - 請求項15に記載のセンサノードチップにおいて、
前記第1の電流制限部は、前記第1のトランジスタのドレイン端子と前記第2の共通電位との間に接続され、前記第2の共通電位から当該閾値電圧以下の固定電位がゲート端子に接続された、前記第1導電型とは異なる第2導電型からなる第14のトランジスタを含み、
前記第2の電流制限部は、前記第2のトランジスタのドレイン端子と前記第2の共通電位との間に接続され、前記第2の共通電位から当該閾値電圧以下の固定電位がゲート端子に接続され、前記第14のトランジスタのゲート幅よりも小さいゲート幅を有する、前記第2導電型からなる第15のトランジスタを含む
ことを特徴とするセンサノードチップ。 - 請求項15に記載のセンサノードチップにおいて、
前記第1の電流制限部は、前記第1のトランジスタのドレイン端子と前記第2の共通電位との間に接続され、前記第2の共通電位から当該閾値電圧以下の固定電位がゲート端子に接続された、前記第1導電型とは異なる第2導電型からなる第16のトランジスタを含み、
前記第2の電流制限部は、前記第2のトランジスタのドレイン端子と前記第2の共通電位との間に接続され、前記第2の共通電位から当該閾値電圧以下の固定電位がゲート端子に接続され、前記第16のトランジスタのゲート端子に接続されている固定電位よりも小さい固定電位にゲート端子が接続された、前記第2導電型からなる第17のトランジスタを含む
ことを特徴とするセンサノードチップ。 - 請求項15に記載のセンサノードチップにおいて、
前記第1の電流制限部は、前記第16のトランジスタのゲート端子と前記第2の共通電位との間に接続された第5の容量素子を含み、
前記第2の電流制限部は、前記第17のトランジスタのゲート端子と前記第2の共通電位との間に接続された第6の容量素子を含む
ことを特徴とするセンサノードチップ。 - 請求項2〜請求項18のいずれか1つに記載のセンサノードチップにおいて、
前記第1の閾値回路部は、前記第1のトランジスタのドレイン端子と前記第1の電流制限部との間に挿入されたトランスファーゲートを含み、
前記第2の閾値回路部は、前記第2のトランジスタのドレイン端子と前記第2の電流制限部との間に挿入されたトランスファーゲートを含む
ことを特徴とするセンサノードチップ。 - 請求項2〜請求項19のいずれか1つに記載のセンサノードチップにおいて、
前記第1の閾値回路部は、前記第1の共通電位と前記第1のトランジスタのドレイン端子との間に接続されて、前記第1の容量素子の保持電圧を前記第1の共通電位に初期化する第1の初期化スイッチを含み、
前記第2の閾値回路部は、前記第1の共通電位と前記第2のトランジスタのドレイン端子との間に接続されて、前記第2の容量素子の保持電圧を前記第1の共通電位に初期化する第2の初期化スイッチを含む
ことを特徴とするセンサノードチップ。 - 請求項1に記載のセンサノードチップにおいて、
前記発振部は、電流欠乏型電圧制御発振回路からなり、当該電流欠乏型電圧制御発振回路を構成するインバータによる充放電電流がサブマイクロアンペア以下に設定されていることを特徴とするセンサノードチップ。 - 請求項21に記載のセンサノードチップにおいて、
前記インバータをリング状に接続する接続線のいずれか1つを除く接続線ごとに、当該接続線と任意の共通電位との間にそれぞれ容量素子が接続されていることを特徴とするセンサノードチップ。 - 請求項1に記載のセンサノードチップと、
前記センサノードチップから送信された無線電波の受信間隔を計測し、当該受信間隔から前記センサノードチップに与えられた外部振動の周波数または加速度を示す検知データを算出する受信装置と
を備えることを特徴とするセンサノードシステム。
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