JP3265942B2 - 微少容量検出回路 - Google Patents
微少容量検出回路Info
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Description
【0001】
【発明の属する技術分野】本発明は、加速度センサや角
速度センサや圧力センサや変位計等の静電容量型素子に
おける静電容量の変化を検出出力する微少容量検出回路
に関するものである。
速度センサや圧力センサや変位計等の静電容量型素子に
おける静電容量の変化を検出出力する微少容量検出回路
に関するものである。
【0002】
【従来の技術】図3には、加速度センサである静電容量
型素子1の構造例が示されている。同図に示すように、
基板17a ,17b 間には、センサ基台18が、その固定部14
a ,14b の上部と下部をこの基板17a と17b に固定して
配設されている。固定部14a と14b との間には、可動電
極部15が両側より梁16a ,16b にて連結支持されて配設
されている。可動電極部15には、可動電極19a ,19b が
配設されており、可動電極部15の可動電極19a 側と可動
電極19b 側に対向する基板17a ,17b の面にはそれぞれ
固定電極13a ,13b が配設されている。上記固定電極13
a と可動電極19aにより可変容量キャパシタC1 が構成
され、固定電極13b と可動電極19b により可変容量キャ
パシタC2 が構成されている。
型素子1の構造例が示されている。同図に示すように、
基板17a ,17b 間には、センサ基台18が、その固定部14
a ,14b の上部と下部をこの基板17a と17b に固定して
配設されている。固定部14a と14b との間には、可動電
極部15が両側より梁16a ,16b にて連結支持されて配設
されている。可動電極部15には、可動電極19a ,19b が
配設されており、可動電極部15の可動電極19a 側と可動
電極19b 側に対向する基板17a ,17b の面にはそれぞれ
固定電極13a ,13b が配設されている。上記固定電極13
a と可動電極19aにより可変容量キャパシタC1 が構成
され、固定電極13b と可動電極19b により可変容量キャ
パシタC2 が構成されている。
【0003】このような静電容量型素子1では、図示の
Z軸方向の加速度が生じると、慣性力により質量部とし
ての可動電極部15が上下に変位し、固定電極13a と可動
電極19a 間(可変容量キャパシタC1 )の静電容量およ
び固定電極13b と可動電極19b 間(可変容量キャパシタ
C2 )の静電容量が変化し、静電容量型素子1は、これ
らの静電容量の変化をZ軸方向の加速度の検出信号とし
て出力する。
Z軸方向の加速度が生じると、慣性力により質量部とし
ての可動電極部15が上下に変位し、固定電極13a と可動
電極19a 間(可変容量キャパシタC1 )の静電容量およ
び固定電極13b と可動電極19b 間(可変容量キャパシタ
C2 )の静電容量が変化し、静電容量型素子1は、これ
らの静電容量の変化をZ軸方向の加速度の検出信号とし
て出力する。
【0004】図4には上記静電容量型素子1の可変容量
キャパシタC1 とC2 の容量差を検出するための従来の
微少容量検出回路10の主要構成例が示されている。この
微少容量検出回路10は、電圧源2と、マイクロマシニン
グ技術等を用いて作製された加速度センサである静電容
量型素子1と、スイッチトキャパシタ回路3と、スイッ
チ素子φ1a ,φ1b ,φ2a ,φ2b と、スイッチ制
御信号発生器7とを有して構成されている。上記電圧源
2は直流電圧Vr を出力する回路構成を有しており、ス
イッチトキャパシタ回路3はスイッチ素子φ1c とコン
デンサCf とオペアンプOP1を有して形成されてい
る。
キャパシタC1 とC2 の容量差を検出するための従来の
微少容量検出回路10の主要構成例が示されている。この
微少容量検出回路10は、電圧源2と、マイクロマシニン
グ技術等を用いて作製された加速度センサである静電容
量型素子1と、スイッチトキャパシタ回路3と、スイッ
チ素子φ1a ,φ1b ,φ2a ,φ2b と、スイッチ制
御信号発生器7とを有して構成されている。上記電圧源
2は直流電圧Vr を出力する回路構成を有しており、ス
イッチトキャパシタ回路3はスイッチ素子φ1c とコン
デンサCf とオペアンプOP1を有して形成されてい
る。
【0005】図4に示すように、静電容量型素子1の可
変容量キャパシタC1 ,C2 の入力側にはスイッチ素子
φ1a ,φ2b を介して電圧源2が接続され、スイッチ
素子φ1a ,φ2b と可変容量キャパシタC1 ,C2 と
の間にはスイッチオン動作によって可変容量キャパシタ
C1 ,C2 の入力側をグランドに接地させるスイッチ素
子φ2a ,φ1b が接続されている。可変容量キャパシ
タC1 ,C2 の出力側はスイッチトキャパシタ回路3の
オペアンプOP1の反転入力端子側に接続されており、
オペアンプOP1の反転入力端子側と出力側との間には
スイッチ素子φ1c とコンデンサCf の並列接続体が接
続され、また、オペアンプOP1の非反転入力端子側は
グランドに接地されている。
変容量キャパシタC1 ,C2 の入力側にはスイッチ素子
φ1a ,φ2b を介して電圧源2が接続され、スイッチ
素子φ1a ,φ2b と可変容量キャパシタC1 ,C2 と
の間にはスイッチオン動作によって可変容量キャパシタ
C1 ,C2 の入力側をグランドに接地させるスイッチ素
子φ2a ,φ1b が接続されている。可変容量キャパシ
タC1 ,C2 の出力側はスイッチトキャパシタ回路3の
オペアンプOP1の反転入力端子側に接続されており、
オペアンプOP1の反転入力端子側と出力側との間には
スイッチ素子φ1c とコンデンサCf の並列接続体が接
続され、また、オペアンプOP1の非反転入力端子側は
グランドに接地されている。
【0006】上記スイッチ素子φ1a ,φ1b ,φ
1c ,φ2a ,φ2b はMOS−FET(MOS型電界
効果トランジスタ)等のFET素子により形成されてお
り、各スイッチ素子にはスイッチ制御信号発生器7が接
続され、スイッチ制御信号発生器7は各スイッチ素子の
スイッチオン・オフ動作を次のように制御するためのス
イッチ制御信号(クロック電圧信号)を発生出力する回
路構成を有している。
1c ,φ2a ,φ2b はMOS−FET(MOS型電界
効果トランジスタ)等のFET素子により形成されてお
り、各スイッチ素子にはスイッチ制御信号発生器7が接
続され、スイッチ制御信号発生器7は各スイッチ素子の
スイッチオン・オフ動作を次のように制御するためのス
イッチ制御信号(クロック電圧信号)を発生出力する回
路構成を有している。
【0007】図5の(a),(b)にはそれぞれスイッ
チ素子φ1a ,φ1b ,φ1c (以下、まとめてφ1と
記す)とφ2a ,φ2b (以下、まとめてφ2と記す)
のスイッチオン・オフ動作のタイムチャートが示されて
いる。図5に示すように、スイッチ素子φ1がスイッチ
オンのときスイッチ素子φ2はスイッチオフし、スイッ
チ素子φ1がスイッチオフのときスイッチ素子φ2はス
イッチオンするという如く、スイッチ素子φ1とφ2の
スイッチオン動作が交互に切り替わってデッドタイムt
d を介して行われるように、スイッチ制御信号発生器7
はスイッチ素子φ1,φ2のスイッチ制御信号を出力す
る。
チ素子φ1a ,φ1b ,φ1c (以下、まとめてφ1と
記す)とφ2a ,φ2b (以下、まとめてφ2と記す)
のスイッチオン・オフ動作のタイムチャートが示されて
いる。図5に示すように、スイッチ素子φ1がスイッチ
オンのときスイッチ素子φ2はスイッチオフし、スイッ
チ素子φ1がスイッチオフのときスイッチ素子φ2はス
イッチオンするという如く、スイッチ素子φ1とφ2の
スイッチオン動作が交互に切り替わってデッドタイムt
d を介して行われるように、スイッチ制御信号発生器7
はスイッチ素子φ1,φ2のスイッチ制御信号を出力す
る。
【0008】上記スイッチ制御信号を受けて、スイッチ
素子φ2がスイッチオフしスイッチ素子φ1がスイッチ
オンするフェーズでは、可変容量キャパシタC1 に電
圧源2の電圧Vr が印加して電荷Q1 が発生する。ま
た、スイッチ素子φ1b のスイッチオン動作およびオペ
アンプOP1のイマジナリーショート効果によって、可
変容量キャパシタC2 の電荷Q2 が放電する。また、上
記の如く、スイッチ素子φ1(φ1c )がスイッチオン
したので、コンデンサCf がショート状態となり、スイ
ッチ素子φ1c がスイッチオンするときにコンデンサC
f に生じていたコンデンサCf の電荷Qf が放電する。
素子φ2がスイッチオフしスイッチ素子φ1がスイッチ
オンするフェーズでは、可変容量キャパシタC1 に電
圧源2の電圧Vr が印加して電荷Q1 が発生する。ま
た、スイッチ素子φ1b のスイッチオン動作およびオペ
アンプOP1のイマジナリーショート効果によって、可
変容量キャパシタC2 の電荷Q2 が放電する。また、上
記の如く、スイッチ素子φ1(φ1c )がスイッチオン
したので、コンデンサCf がショート状態となり、スイ
ッチ素子φ1c がスイッチオンするときにコンデンサC
f に生じていたコンデンサCf の電荷Qf が放電する。
【0009】次に、スイッチ素子φ1がスイッチオフし
スイッチ素子φ2がスイッチオンするフェーズでは、
上記フェーズで発生した可変容量キャパシタC1 の電
荷Q 1 がコンデンサCf に移り、かつ、可変容量キャパ
シタC2 には電圧源2の電圧Vr が印加し電荷Q2 が発
生して該電荷Q2 がコンデンサCf に逆極性の電荷−Q
2 を発生させる結果、コンデンサCf に電荷(Q1 −Q
2 )が発生する。このコンデンサCf の電荷の発生によ
り、可変容量キャパシタC1 とC2 の容量差に対応する
電圧V0 値がスイッチトキャパシタ回路3から出力電圧
VOUT 値として出力される。
スイッチ素子φ2がスイッチオンするフェーズでは、
上記フェーズで発生した可変容量キャパシタC1 の電
荷Q 1 がコンデンサCf に移り、かつ、可変容量キャパ
シタC2 には電圧源2の電圧Vr が印加し電荷Q2 が発
生して該電荷Q2 がコンデンサCf に逆極性の電荷−Q
2 を発生させる結果、コンデンサCf に電荷(Q1 −Q
2 )が発生する。このコンデンサCf の電荷の発生によ
り、可変容量キャパシタC1 とC2 の容量差に対応する
電圧V0 値がスイッチトキャパシタ回路3から出力電圧
VOUT 値として出力される。
【0010】上記フェーズ,のスイッチ素子φ1,
φ2のスイッチオン・オフ動作を交互に繰り返し、フェ
ーズで出力電圧VOUT を検出すれば、可変容量キャパ
シタC1 とC2 の容量差に対応する電圧V0 値が得ら
れ、この電圧値に基づいて加速度の大きさ等が検出され
ることになる。
φ2のスイッチオン・オフ動作を交互に繰り返し、フェ
ーズで出力電圧VOUT を検出すれば、可変容量キャパ
シタC1 とC2 の容量差に対応する電圧V0 値が得ら
れ、この電圧値に基づいて加速度の大きさ等が検出され
ることになる。
【0011】
【発明が解決しようとする課題】しかしながら、実際に
は、コンデンサCf に、前記フェーズからフェーズ
へ移行する際、クロックフィールドスルーによる電荷Q
s が次のように発生し、また、フェーズではオペアン
プOP1の漏れ電流(入力バイアス電流)ib による電
荷Qi も次のように生じており、この電荷Qs とQi に
よって出力電圧VOUT にノイズ成分であるオフセット電
圧Vos成分が生じてしまう。
は、コンデンサCf に、前記フェーズからフェーズ
へ移行する際、クロックフィールドスルーによる電荷Q
s が次のように発生し、また、フェーズではオペアン
プOP1の漏れ電流(入力バイアス電流)ib による電
荷Qi も次のように生じており、この電荷Qs とQi に
よって出力電圧VOUT にノイズ成分であるオフセット電
圧Vos成分が生じてしまう。
【0012】以下に、上記電荷Qs とQi の発生理由を
説明する。スイッチ素子φ1c は前記の如くFET素子
により形成され、スイッチ制御信号であるクロック信号
Vckによってスイッチオン・オフ動作が制御されてい
る。スイッチ素子(FET素子)のゲート・ソース間や
ゲート・ドレイン間には寄生容量が生じ、スイッチ素子
φ1c に生じた図4に示す寄生容量Cs およびクロック
信号Vckに起因して、スイッチ素子φ1c がスイッチオ
フした瞬間に、クロック信号Vckの高周波数成分が寄生
容量Cs を通じてコンデンサCf に電荷を発生させる。
この現象をクロックフィールドスルーと呼び、このクロ
ックフィールドスルーの発生により、スイッチ素子φ1
c がオフした瞬間にコンデンサCf には電荷Qs が発生
する。
説明する。スイッチ素子φ1c は前記の如くFET素子
により形成され、スイッチ制御信号であるクロック信号
Vckによってスイッチオン・オフ動作が制御されてい
る。スイッチ素子(FET素子)のゲート・ソース間や
ゲート・ドレイン間には寄生容量が生じ、スイッチ素子
φ1c に生じた図4に示す寄生容量Cs およびクロック
信号Vckに起因して、スイッチ素子φ1c がスイッチオ
フした瞬間に、クロック信号Vckの高周波数成分が寄生
容量Cs を通じてコンデンサCf に電荷を発生させる。
この現象をクロックフィールドスルーと呼び、このクロ
ックフィールドスルーの発生により、スイッチ素子φ1
c がオフした瞬間にコンデンサCf には電荷Qs が発生
する。
【0013】また、前記フェーズでスイッチ素子φ1
c がスイッチオンしている期間、オペアンプOP1の出
力側からコンデンサCf を経てオペアンプOP1の入力
側に戻る経路で抑制することのできないオペアンプOP
1の漏れ電流(入力バイアス電流)ib が流れる。この
ため、スイッチ素子φ1c がスイッチオンしている期
間、漏れ電流ib が時間の積でコンデンサCf に積分
(蓄積)されてコンデンサCf には電荷Qi =∫ib d
tが発生し、この電荷Qi がフェーズでコンデンサC
f に発生した状態のままとなっている。前記漏れ電流i
b の値は温度によって変化し、また、∫ib dtの値は
時間の経過に伴って変化するので、上記電荷Qi は温度
や時間の変化によって変化する。
c がスイッチオンしている期間、オペアンプOP1の出
力側からコンデンサCf を経てオペアンプOP1の入力
側に戻る経路で抑制することのできないオペアンプOP
1の漏れ電流(入力バイアス電流)ib が流れる。この
ため、スイッチ素子φ1c がスイッチオンしている期
間、漏れ電流ib が時間の積でコンデンサCf に積分
(蓄積)されてコンデンサCf には電荷Qi =∫ib d
tが発生し、この電荷Qi がフェーズでコンデンサC
f に発生した状態のままとなっている。前記漏れ電流i
b の値は温度によって変化し、また、∫ib dtの値は
時間の経過に伴って変化するので、上記電荷Qi は温度
や時間の変化によって変化する。
【0014】上記のように、フェーズでは、コンデン
サCf に可変容量キャパシタC1 とC2 の容量差に対応
する電荷(Q1 −Q2 )が発生するだけでなく、クロッ
クフィールドスルーによる電荷Qs と漏れ電流ib によ
る電荷Qi も発生し、コンデンサCf の総電荷Qf がQ
f =Q1 −Q2 +Qs +Qi となる。その結果、可変容
量キャパシタC1 ,C2 の静電容量をC1 ,C2 とし、
コンデンサCf の静電容量をCf としたとき、図4の回
路の出力電圧VOUT は次式(1)のように表される。
サCf に可変容量キャパシタC1 とC2 の容量差に対応
する電荷(Q1 −Q2 )が発生するだけでなく、クロッ
クフィールドスルーによる電荷Qs と漏れ電流ib によ
る電荷Qi も発生し、コンデンサCf の総電荷Qf がQ
f =Q1 −Q2 +Qs +Qi となる。その結果、可変容
量キャパシタC1 ,C2 の静電容量をC1 ,C2 とし、
コンデンサCf の静電容量をCf としたとき、図4の回
路の出力電圧VOUT は次式(1)のように表される。
【0015】 VOUT ={(Q1 −Q2 )/Cf }+{(Qs +Qi )/Cf }={Vr ・( C1 −C2 )/Cf }+{(Qs +Qi )/Cf }・・・・・(1)
【0016】上記Vr ・(C1 −C2 )/Cf は前記可
変容量キャパシタC1 とC2 の容量差に対応する電圧V
0 であり、また、(Qs +Qi )/Cf がノイズ成分で
あるオフセット電圧Vosとなる。
変容量キャパシタC1 とC2 の容量差に対応する電圧V
0 であり、また、(Qs +Qi )/Cf がノイズ成分で
あるオフセット電圧Vosとなる。
【0017】マイクロマシニング技術を用いて作製され
た可変容量キャパシタC1 とC2 の容量差は極めて小さ
く、前記容量差に対応する電圧V0 が前記オフセット電
圧Vosと同程度の微小な大きさであるので、出力電圧V
OUT に占めるオフセット電圧Vosの割合が大きく、ま
た、オフセット電圧Vosは温度や時間による電荷Qi の
変化によりドリフトしてしまうので、オフセット電圧の
ドリフトによって出力電圧VOUT がドリフトしてしま
う。これらのことから、可変容量キャパシタC1 とC2
の容量差に対応する電圧V0 を精度良く検出するのが困
難であった。
た可変容量キャパシタC1 とC2 の容量差は極めて小さ
く、前記容量差に対応する電圧V0 が前記オフセット電
圧Vosと同程度の微小な大きさであるので、出力電圧V
OUT に占めるオフセット電圧Vosの割合が大きく、ま
た、オフセット電圧Vosは温度や時間による電荷Qi の
変化によりドリフトしてしまうので、オフセット電圧の
ドリフトによって出力電圧VOUT がドリフトしてしま
う。これらのことから、可変容量キャパシタC1 とC2
の容量差に対応する電圧V0 を精度良く検出するのが困
難であった。
【0018】本発明は上記課題を解決するためになされ
たものであり、その目的は、オフセット電圧を補正し
て、対となる可変容量キャパシタの容量差に対応する電
圧を精度良く検出出力することができる微少容量検出回
路を提供することにある。
たものであり、その目的は、オフセット電圧を補正し
て、対となる可変容量キャパシタの容量差に対応する電
圧を精度良く検出出力することができる微少容量検出回
路を提供することにある。
【0019】
【課題を解決するための手段】上記目的を達成するため
に本発明は次のような構成をもって前記課題を解決する
手段としている。すなわち、本発明は対となる可変容量
キャパシタの容量差を発生する静電容量型素子と;この
静電容量型素子の各可変容量キャパシタに電荷を発生さ
せるための電圧源と;前記静電容量型素子の容量差を電
圧に変換して出力するスイッチトキャパシタ回路と;こ
のスイッチトキャパシタ回路の信号を増幅出力する主増
幅器と;前記スイッチトキャパシタ回路のオフセット電
圧を検出し該オフセット電圧を零にする補償電圧を生成
する補償電圧生成回路と;前記生成された補償電圧をサ
ンプリングホールドして該補償電圧を前記主増幅器へ加
えるサンプルホールド回路と;を有し、前記電圧源の下
流側には静電容量型素子の可変容量キャパシタの放電ク
リア動作と、可変容量キャパシタの放電クリア状態でス
イッチトキャパシタ回路に発生するオフセット電圧を検
出して前記補償電圧を生成させる動作と、生成した補償
電圧をサンプリングホールドさせる動作と、静電容量型
素子の各可変容量キャパシタに電荷を発生させてスイッ
チトキャパシタ回路から出力される容量差電圧を前記補
償電圧で補償しオフセット電圧成分を取り除いた容量差
電圧を出力させる容量差検出動作とを順次周期的に制御
するスイッチ制御回路が設けられている構成をもって前
記課題を解決する手段としている。
に本発明は次のような構成をもって前記課題を解決する
手段としている。すなわち、本発明は対となる可変容量
キャパシタの容量差を発生する静電容量型素子と;この
静電容量型素子の各可変容量キャパシタに電荷を発生さ
せるための電圧源と;前記静電容量型素子の容量差を電
圧に変換して出力するスイッチトキャパシタ回路と;こ
のスイッチトキャパシタ回路の信号を増幅出力する主増
幅器と;前記スイッチトキャパシタ回路のオフセット電
圧を検出し該オフセット電圧を零にする補償電圧を生成
する補償電圧生成回路と;前記生成された補償電圧をサ
ンプリングホールドして該補償電圧を前記主増幅器へ加
えるサンプルホールド回路と;を有し、前記電圧源の下
流側には静電容量型素子の可変容量キャパシタの放電ク
リア動作と、可変容量キャパシタの放電クリア状態でス
イッチトキャパシタ回路に発生するオフセット電圧を検
出して前記補償電圧を生成させる動作と、生成した補償
電圧をサンプリングホールドさせる動作と、静電容量型
素子の各可変容量キャパシタに電荷を発生させてスイッ
チトキャパシタ回路から出力される容量差電圧を前記補
償電圧で補償しオフセット電圧成分を取り除いた容量差
電圧を出力させる容量差検出動作とを順次周期的に制御
するスイッチ制御回路が設けられている構成をもって前
記課題を解決する手段としている。
【0020】上記構成の本発明において、スイッチ制御
回路のスイッチオン・オフ動作によって、次のような第
1段階から第4段階までの動作が順次周期的に行われ
る。第1段階では静電容量型素子の各可変容量キャパシ
タが放電クリアし、第2段階では、引き続き各可変容量
キャパシタが放電クリアな状態で、補償電圧生成回路が
スイッチトキャパシタ回路のオフセット電圧を検出して
該オフセット電圧を零にする補償電圧を生成し、第3段
階では、サンプルホールド回路が前記第2段階で生成さ
れた補償電圧をサンプリングホールドする。
回路のスイッチオン・オフ動作によって、次のような第
1段階から第4段階までの動作が順次周期的に行われ
る。第1段階では静電容量型素子の各可変容量キャパシ
タが放電クリアし、第2段階では、引き続き各可変容量
キャパシタが放電クリアな状態で、補償電圧生成回路が
スイッチトキャパシタ回路のオフセット電圧を検出して
該オフセット電圧を零にする補償電圧を生成し、第3段
階では、サンプルホールド回路が前記第2段階で生成さ
れた補償電圧をサンプリングホールドする。
【0021】第4段階では、各可変容量キャパシタに電
荷を発生させ、スイッチトキャパシタ回路が対の可変容
量キャパシタの容量差を電圧に変換して主増幅器に出力
する。また、前記第3段階でサンプルホールド回路にサ
ンプリングホールドされた補償電圧が主増幅器に加えら
れ、主増幅器は、前記スイッチトキャパシタ回路から出
力された容量差電圧を補償電圧で補償し、オフセット電
圧成分を取り除いた容量差電圧を増幅出力する。
荷を発生させ、スイッチトキャパシタ回路が対の可変容
量キャパシタの容量差を電圧に変換して主増幅器に出力
する。また、前記第3段階でサンプルホールド回路にサ
ンプリングホールドされた補償電圧が主増幅器に加えら
れ、主増幅器は、前記スイッチトキャパシタ回路から出
力された容量差電圧を補償電圧で補償し、オフセット電
圧成分を取り除いた容量差電圧を増幅出力する。
【0022】上記第1段階から第4段階までの動作は順
次周期的に行われ、上記のように、第4段階で、オフセ
ット電圧成分が取り除かれた容量差電圧が検出出力され
る。
次周期的に行われ、上記のように、第4段階で、オフセ
ット電圧成分が取り除かれた容量差電圧が検出出力され
る。
【0023】
【発明の実施の形態】以下に、本発明に係る実施の形態
例を図面に基づいて説明する。なお、本実施の形態例の
説明において、従来例と同一構成部分には同一符号を付
し、その重複説明は省略する。
例を図面に基づいて説明する。なお、本実施の形態例の
説明において、従来例と同一構成部分には同一符号を付
し、その重複説明は省略する。
【0024】図1には本実施の形態例における微少容量
検出回路10の主要構成が示されている。この微少容量検
出回路10は、電圧源2と、FET素子で形成されるスイ
ッチ素子φ1,φ2a ,φ3a ,φ3b ,φ4a ,φ4
b と、マイクロマシニング技術等で作製された加速度セ
ンサである静電容量型素子1と、スイッチトキャパシタ
回路3と、主増幅器4と、補償電圧生成回路5と、サン
プルホールド回路6と、スイッチ制御信号発生器7とを
有して構成されている。
検出回路10の主要構成が示されている。この微少容量検
出回路10は、電圧源2と、FET素子で形成されるスイ
ッチ素子φ1,φ2a ,φ3a ,φ3b ,φ4a ,φ4
b と、マイクロマシニング技術等で作製された加速度セ
ンサである静電容量型素子1と、スイッチトキャパシタ
回路3と、主増幅器4と、補償電圧生成回路5と、サン
プルホールド回路6と、スイッチ制御信号発生器7とを
有して構成されている。
【0025】前記電圧源2は、従来例と同様に、直流電
圧Vr を出力する回路構成を有し、静電容量型素子1は
対を成す可変容量キャパシタC1 ,C2 を有して構成さ
れ加速度に起因した力の発生によって可変容量キャパシ
タC1 とC2 の容量差が変化するものである。図1に示
すように、電圧源2と可変容量キャパシタC1 ,C2の
入力側との間はスイッチ素子φ1,φ3a ,φ4b を介
して接続され、また、電圧源2と可変容量キャパシタC
1 ,C2 との間にはスイッチン動作によって可変容量キ
ャパシタC1 ,C2 をグランドに接地させるためのスイ
ッチ素子φ2a,φ4a ,φ3b が接続されている。ま
た、可変容量キャパシタC1 ,C2 の出力側はスイッチ
トキャパシタ回路3の入力側に接続されている。
圧Vr を出力する回路構成を有し、静電容量型素子1は
対を成す可変容量キャパシタC1 ,C2 を有して構成さ
れ加速度に起因した力の発生によって可変容量キャパシ
タC1 とC2 の容量差が変化するものである。図1に示
すように、電圧源2と可変容量キャパシタC1 ,C2の
入力側との間はスイッチ素子φ1,φ3a ,φ4b を介
して接続され、また、電圧源2と可変容量キャパシタC
1 ,C2 との間にはスイッチン動作によって可変容量キ
ャパシタC1 ,C2 をグランドに接地させるためのスイ
ッチ素子φ2a,φ4a ,φ3b が接続されている。ま
た、可変容量キャパシタC1 ,C2 の出力側はスイッチ
トキャパシタ回路3の入力側に接続されている。
【0026】前記スイッチトキャパシタ回路3は従来例
と同様にスイッチ素子φ3c とコンデンサCf1とオペア
ンプOP1とを有し、オペアンプOP1の反転入力端子
側と出力側との間にスイッチ素子φ3c とコンデンサC
f1の並列接続体が接続され、オペアンプOP1の非反転
入力端子側がグランドに接地されて構成されており、こ
のスイッチトキャパシタ回路3の入力側(オペアンプO
P1の反転入力端子側)は前記静電容量型素子1の可変
容量キャパシタC1 ,C2 の出力側に接続され、スイッ
チトキャパシタ回路3の出力側(オペアンプOP1の出
力側)は主増幅器4に接続されている。
と同様にスイッチ素子φ3c とコンデンサCf1とオペア
ンプOP1とを有し、オペアンプOP1の反転入力端子
側と出力側との間にスイッチ素子φ3c とコンデンサC
f1の並列接続体が接続され、オペアンプOP1の非反転
入力端子側がグランドに接地されて構成されており、こ
のスイッチトキャパシタ回路3の入力側(オペアンプO
P1の反転入力端子側)は前記静電容量型素子1の可変
容量キャパシタC1 ,C2 の出力側に接続され、スイッ
チトキャパシタ回路3の出力側(オペアンプOP1の出
力側)は主増幅器4に接続されている。
【0027】主増幅器4は抵抗体R1 と抵抗体R2 とオ
ペアンプOP2とを有して構成されており、オペアンプ
OP2の反転入力端子側には抵抗体R1 を介して前記ス
イッチトキャパシタ回路3の出力側が接続され、また、
オペアンプOP2の反転入力端子側と出力側との間には
抵抗体R2 が接続されている。また、オペアンプOP2
の非反転入力端子側にはサンプルホールド回路6の出力
側が接続され、また、オペアンプOP2の出力側には補
償電圧生成回路5の入力側が接続される。
ペアンプOP2とを有して構成されており、オペアンプ
OP2の反転入力端子側には抵抗体R1 を介して前記ス
イッチトキャパシタ回路3の出力側が接続され、また、
オペアンプOP2の反転入力端子側と出力側との間には
抵抗体R2 が接続されている。また、オペアンプOP2
の非反転入力端子側にはサンプルホールド回路6の出力
側が接続され、また、オペアンプOP2の出力側には補
償電圧生成回路5の入力側が接続される。
【0028】補償電圧生成回路5は抵抗体R3 とコンデ
ンサCf2とオペアンプOP3を有して構成されている。
オペアンプOP3の反転入力端子側には抵抗体R3 を介
して前記主増幅器4の出力側が接続され、オペアンプO
P3の出力側はスイッチ素子φ2b を介してサンプルホ
ールド回路6に接続されている。オペアンプOP3の反
転入力端子側と出力側との間にコンデンサCf2が接続さ
れており、前記抵抗体R3 とコンデンサCf2によって積
分回路12が接続されている。また、オペアンプOP3の
非反転入力端子側はグランドに接地されている。
ンサCf2とオペアンプOP3を有して構成されている。
オペアンプOP3の反転入力端子側には抵抗体R3 を介
して前記主増幅器4の出力側が接続され、オペアンプO
P3の出力側はスイッチ素子φ2b を介してサンプルホ
ールド回路6に接続されている。オペアンプOP3の反
転入力端子側と出力側との間にコンデンサCf2が接続さ
れており、前記抵抗体R3 とコンデンサCf2によって積
分回路12が接続されている。また、オペアンプOP3の
非反転入力端子側はグランドに接地されている。
【0029】サンプルホールド回路6はコンデンナCH
と前記スイッチ素子(FET素子)φ2b を有して構成
され、コンデンサCH の一端側は前記主増幅器4のオペ
アンプOP2の非反転入力端子側に接続され、コンデン
サCH の他端側はグランドに接地されている。
と前記スイッチ素子(FET素子)φ2b を有して構成
され、コンデンサCH の一端側は前記主増幅器4のオペ
アンプOP2の非反転入力端子側に接続され、コンデン
サCH の他端側はグランドに接地されている。
【0030】前記各スイッチ素子φ1,φ2a ,φ
2b ,φ3a ,φ3b ,φ3c ,φ4a,φ4b にはス
イッチ制御信号発生器7が接続され、スイッチ制御信号
発生器7は各スイッチ素子のスイッチオン・オフ動作を
行わせるためのスイッチ制御信号を各スイッチ素子に出
力してスイッチオン・オフ動作を制御しており、このス
イッチ制御信号発生器7と上記各スイッチ素子によって
スイッチ制御回路が構成されている。
2b ,φ3a ,φ3b ,φ3c ,φ4a,φ4b にはス
イッチ制御信号発生器7が接続され、スイッチ制御信号
発生器7は各スイッチ素子のスイッチオン・オフ動作を
行わせるためのスイッチ制御信号を各スイッチ素子に出
力してスイッチオン・オフ動作を制御しており、このス
イッチ制御信号発生器7と上記各スイッチ素子によって
スイッチ制御回路が構成されている。
【0031】図2には、スイッチ素子φ1と,φ2a ,
φ2b (以下、まとめてφ2と記す)と、φ3a ,φ3
b ,φ3c (以下、まとめてφ3と記す)と、φ4a ,
φ4b (以下、まとめてφ4と記す)とのスイッチオン
・オフ動作のタイムチャートが示されており、スイッチ
制御信号発生器7は、同図に示すフェーズ,,,
における各スイッチ素子のスイッチオン・オフ動作を
順次周期的に行わせるためのスイッチ制御信号を各スイ
ッチ素子に出力する回路構成を有している。
φ2b (以下、まとめてφ2と記す)と、φ3a ,φ3
b ,φ3c (以下、まとめてφ3と記す)と、φ4a ,
φ4b (以下、まとめてφ4と記す)とのスイッチオン
・オフ動作のタイムチャートが示されており、スイッチ
制御信号発生器7は、同図に示すフェーズ,,,
における各スイッチ素子のスイッチオン・オフ動作を
順次周期的に行わせるためのスイッチ制御信号を各スイ
ッチ素子に出力する回路構成を有している。
【0032】上記フェーズでは、スイッチ素子φ1と
φ4がスイッチオフしスイッチ素子φ2とφ3がスイッ
チオンし、フェーズでは、フェーズに引き続きスイ
ッチ素子φ1がスイッチオフしスイッチ素子φ2がスイ
ッチオンしている状態で、スイッチ素子φ3がスイッチ
オフしスイッチ素子φ4がスイッチオンする。フェーズ
では、スイッチ素子φ2とφ4がスイッチオフしスイ
ッチ素子φ1とφ3がスイッチオンし、フェーズで
は、フェーズに引き続きスイッチ素子φ1がスイッチ
オンしスイッチ素子φ2がスイッチオフしている状態
で、スイッチ素子φ3がスイッチオフしスイッチ素子φ
4がスイッチオンする。
φ4がスイッチオフしスイッチ素子φ2とφ3がスイッ
チオンし、フェーズでは、フェーズに引き続きスイ
ッチ素子φ1がスイッチオフしスイッチ素子φ2がスイ
ッチオンしている状態で、スイッチ素子φ3がスイッチ
オフしスイッチ素子φ4がスイッチオンする。フェーズ
では、スイッチ素子φ2とφ4がスイッチオフしスイ
ッチ素子φ1とφ3がスイッチオンし、フェーズで
は、フェーズに引き続きスイッチ素子φ1がスイッチ
オンしスイッチ素子φ2がスイッチオフしている状態
で、スイッチ素子φ3がスイッチオフしスイッチ素子φ
4がスイッチオンする。
【0033】以下に、上記構成の微少容量検出回路10の
回路動作を説明する。まず、図2に示すフェーズで
は、前記の如く、スイッチ素子φ1とφ4がスイッチオ
フしスイッチ素子φ2とφ3がスイッチオンすることか
ら、可変容量キャパシタC1 ,C2 は、スイッチ素子φ
2a ,φ3a ,φ3b のスイッチオン動作およびオペア
ンプOP1のイマジナリーショート効果によって、電荷
Q1 ,Q2 が放電クリアされ、また、スイッチトキャパ
シタ回路3のコンデンサCf1はショート状態になり、ス
イッチ素子φ3c がスイッチオンするときに発生してい
たコンデンサCf1の電荷Qf1が放電クリアされる。
回路動作を説明する。まず、図2に示すフェーズで
は、前記の如く、スイッチ素子φ1とφ4がスイッチオ
フしスイッチ素子φ2とφ3がスイッチオンすることか
ら、可変容量キャパシタC1 ,C2 は、スイッチ素子φ
2a ,φ3a ,φ3b のスイッチオン動作およびオペア
ンプOP1のイマジナリーショート効果によって、電荷
Q1 ,Q2 が放電クリアされ、また、スイッチトキャパ
シタ回路3のコンデンサCf1はショート状態になり、ス
イッチ素子φ3c がスイッチオンするときに発生してい
たコンデンサCf1の電荷Qf1が放電クリアされる。
【0034】フェーズでは、フェーズに引き続きス
イッチ素子φ1がスイッチオフしスイッチ素子φ2がス
イッチオンしている状態で、スイッチ素子φ3がスイッ
チオフしスイッチ素子φ4がスイッチオンするので、可
変容量キャパシタC1 ,C2が放電クリアな状態のま
ま、スイッチ素子φ3c がスイッチオフした瞬間に、ス
イッチトキャパシタ回路3のコンデンサCf1には、スイ
ッチ制御信号であるクロック信号Vckおよびスイッチ素
子φ3c の寄生容量Cs に起因したクロックフィールド
スルーによる電荷Qs が生じ、また、前記フェーズで
発生したオペアンプOP1の漏れ電流ib による電荷Q
i =∫ib dtが生じており、総電荷Qf1=Qs +Qi
が発生する。
イッチ素子φ1がスイッチオフしスイッチ素子φ2がス
イッチオンしている状態で、スイッチ素子φ3がスイッ
チオフしスイッチ素子φ4がスイッチオンするので、可
変容量キャパシタC1 ,C2が放電クリアな状態のま
ま、スイッチ素子φ3c がスイッチオフした瞬間に、ス
イッチトキャパシタ回路3のコンデンサCf1には、スイ
ッチ制御信号であるクロック信号Vckおよびスイッチ素
子φ3c の寄生容量Cs に起因したクロックフィールド
スルーによる電荷Qs が生じ、また、前記フェーズで
発生したオペアンプOP1の漏れ電流ib による電荷Q
i =∫ib dtが生じており、総電荷Qf1=Qs +Qi
が発生する。
【0035】この電荷Qf1の発生により、スイッチトキ
ャパシタ回路3は、コンデンサCf1の静電容量をCf1と
したとき、電圧Vsc=(Qs +Qi )/Cf1、つまり、
オフセット電圧Vosを主増幅器4に出力する。このオフ
セット電圧Vosを補償電圧生成回路5が主増幅器4を介
して検出し、オフセット電圧Vosを零にする補償電圧V
s を生成すると共に、補償電圧Vs を安定的にサンプル
ホールド回路6や主増幅器4に供給するために積分回路
12によって直流化する。前記の如く、このフェーズで
はスイッチ素子φ2(φ2b )がスイッチオン状態であ
るので、上記補償電圧Vs がサンプルホールド回路6の
コンデンサCH に印加して蓄積されると共に、主増幅器
4のオペアンプOP2に加えられる。
ャパシタ回路3は、コンデンサCf1の静電容量をCf1と
したとき、電圧Vsc=(Qs +Qi )/Cf1、つまり、
オフセット電圧Vosを主増幅器4に出力する。このオフ
セット電圧Vosを補償電圧生成回路5が主増幅器4を介
して検出し、オフセット電圧Vosを零にする補償電圧V
s を生成すると共に、補償電圧Vs を安定的にサンプル
ホールド回路6や主増幅器4に供給するために積分回路
12によって直流化する。前記の如く、このフェーズで
はスイッチ素子φ2(φ2b )がスイッチオン状態であ
るので、上記補償電圧Vs がサンプルホールド回路6の
コンデンサCH に印加して蓄積されると共に、主増幅器
4のオペアンプOP2に加えられる。
【0036】主増幅器4では、反転入力端子側に入力す
るスイッチトキャパシタ回路3の出力電圧Vsc(オフセ
ット電圧Vos)を前記補償電圧Vs で補償し、抵抗体R
1 の抵抗値R1 に対する抵抗体R2 の抵抗値R2 の比
(R2 /R1 )でもって増幅し電圧VOUT =−(R2 /
R1 )・(Vos−Vs )を出力する。つまり、前記オフ
セット電圧Vosは補償電圧Vs によって補償され、フェ
ーズでは−(R2 /R1 )倍に増幅されてもオフセッ
ト電圧Vosは完全に補償され主増幅器4が電圧VOUT =
0を出力する。
るスイッチトキャパシタ回路3の出力電圧Vsc(オフセ
ット電圧Vos)を前記補償電圧Vs で補償し、抵抗体R
1 の抵抗値R1 に対する抵抗体R2 の抵抗値R2 の比
(R2 /R1 )でもって増幅し電圧VOUT =−(R2 /
R1 )・(Vos−Vs )を出力する。つまり、前記オフ
セット電圧Vosは補償電圧Vs によって補償され、フェ
ーズでは−(R2 /R1 )倍に増幅されてもオフセッ
ト電圧Vosは完全に補償され主増幅器4が電圧VOUT =
0を出力する。
【0037】フェーズではスイッチ素子φ2とφ4が
スイッチオフしスイッチ素子φ1とφ3がスイッチオン
するため、可変容量キャパシタC2 は上記フェーズ,
に引き続き放電クリアな状態のままで、可変容量キャ
パシタC1 には電圧源2の出力電圧Vr が印加して電荷
Q1 が発生する。また、上記の如く、スイッチトキャパ
シタ回路3のスイッチ素子φ3(φ3c )がスイッチオ
ンするのでコンデンサCf1がショート状態となり、コン
デンサCf1の電荷Qf1が放電し、また、スイッチ素子φ
2b がスイッチオフすることにより、サンプルホールド
回路6のコンデンサCH には前記フェーズで生成され
た補償電圧Vs がサンプリングホールドされる。
スイッチオフしスイッチ素子φ1とφ3がスイッチオン
するため、可変容量キャパシタC2 は上記フェーズ,
に引き続き放電クリアな状態のままで、可変容量キャ
パシタC1 には電圧源2の出力電圧Vr が印加して電荷
Q1 が発生する。また、上記の如く、スイッチトキャパ
シタ回路3のスイッチ素子φ3(φ3c )がスイッチオ
ンするのでコンデンサCf1がショート状態となり、コン
デンサCf1の電荷Qf1が放電し、また、スイッチ素子φ
2b がスイッチオフすることにより、サンプルホールド
回路6のコンデンサCH には前記フェーズで生成され
た補償電圧Vs がサンプリングホールドされる。
【0038】フェーズでは、フェーズに引き続きス
イッチ素子φ1がスイッチオンしスイッチ素子φ2がス
イッチオフしている状態で、スイッチ素子φ3がスイッ
チオフしスイッチ素子φ4がスイッチオンすることによ
り、スイッチトキャパシタ回路3のコンデンサCf1には
クロックフィールドスルーによる電荷Qs が発生し、ま
た、前記フェーズで発生した可変容量キャパシタC1
の電荷Q1 がコンデンサCf1に移り、可変容量キャパシ
タC2 には電圧源2の出力電圧Vr が印加して電荷Q2
が発生しコンデンサCf1に逆極性の電荷−Q2 を発生さ
せる。また、コンデンサCf1には前記フェーズで生じ
ていた漏れ電流ib による電荷Qi が発生していること
から、コンデンサCf1の総電荷Qf1はQf1=Q1 −Q2
+Qs +Qi となり、スイッチトキャパシタ回路3は、
イッチ素子φ1がスイッチオンしスイッチ素子φ2がス
イッチオフしている状態で、スイッチ素子φ3がスイッ
チオフしスイッチ素子φ4がスイッチオンすることによ
り、スイッチトキャパシタ回路3のコンデンサCf1には
クロックフィールドスルーによる電荷Qs が発生し、ま
た、前記フェーズで発生した可変容量キャパシタC1
の電荷Q1 がコンデンサCf1に移り、可変容量キャパシ
タC2 には電圧源2の出力電圧Vr が印加して電荷Q2
が発生しコンデンサCf1に逆極性の電荷−Q2 を発生さ
せる。また、コンデンサCf1には前記フェーズで生じ
ていた漏れ電流ib による電荷Qi が発生していること
から、コンデンサCf1の総電荷Qf1はQf1=Q1 −Q2
+Qs +Qi となり、スイッチトキャパシタ回路3は、
【0039】電圧Vsc={(Q1 −Q2 )/Cf1}+
{(Qs +Qi )/Cf1}={Vr ・(C1 −C2 )/
Cf1}+Vos
{(Qs +Qi )/Cf1}={Vr ・(C1 −C2 )/
Cf1}+Vos
【0040】を出力する。つまり、オフセット電圧Vos
成分を含んだ容量差電圧Vscを主増幅器4に出力する。
成分を含んだ容量差電圧Vscを主増幅器4に出力する。
【0041】主増幅器4のオペアンプOP2の非反転入
力端子側にはフェーズで生成されたオフセット電圧V
osを零にする補償電圧Vs がサンプルホールド回路6か
ら加えられており、補償電圧Vs によって、主増幅器4
は、前記オフセット電圧Vosを含んだ容量差電圧Vscか
らオフセット電圧Vos成分を取り除き(補償し)、オフ
セット電圧Vos成分が除去された容量差電圧を−(R2
/R1 )の比でもって増幅し、
力端子側にはフェーズで生成されたオフセット電圧V
osを零にする補償電圧Vs がサンプルホールド回路6か
ら加えられており、補償電圧Vs によって、主増幅器4
は、前記オフセット電圧Vosを含んだ容量差電圧Vscか
らオフセット電圧Vos成分を取り除き(補償し)、オフ
セット電圧Vos成分が除去された容量差電圧を−(R2
/R1 )の比でもって増幅し、
【0042】電圧VOUT =−(R2 /R1 )・Vr ・
(C1 −C2 )/Cf1
(C1 −C2 )/Cf1
【0043】を出力する。
【0044】本実施の形態例によれば、スイッチ制御信
号発生器7および各スイッチ素子で構成されるスイッチ
制御回路と、主増幅器4と、補償電圧生成回路5と、サ
ンプルホールド回路6を設けたので、スイッチ制御回路
における各スイッチ素子のスイッチオン・オフ動作制御
によって、補償電圧生成回路5がオフセット電圧Vosを
検出してオフセット電圧Vosを零にする補償電圧Vs を
生成し、サンプルホールド回路6が上記補償電圧Vs を
サンプリングホールドし、この補償電圧Vs によって、
主増幅器4が、オフセット電圧Vos成分を含んだスイッ
チトキャパシタ回路3の出力容量差電圧Vscからオフセ
ット電圧Vosを除去し、オフセット電圧Vos成分が除去
された容量差電圧VOUT 、つまり、可変容量キャパシタ
C1 とC 2 の容量差に対応する電圧だけを検出出力する
ことができる。
号発生器7および各スイッチ素子で構成されるスイッチ
制御回路と、主増幅器4と、補償電圧生成回路5と、サ
ンプルホールド回路6を設けたので、スイッチ制御回路
における各スイッチ素子のスイッチオン・オフ動作制御
によって、補償電圧生成回路5がオフセット電圧Vosを
検出してオフセット電圧Vosを零にする補償電圧Vs を
生成し、サンプルホールド回路6が上記補償電圧Vs を
サンプリングホールドし、この補償電圧Vs によって、
主増幅器4が、オフセット電圧Vos成分を含んだスイッ
チトキャパシタ回路3の出力容量差電圧Vscからオフセ
ット電圧Vosを除去し、オフセット電圧Vos成分が除去
された容量差電圧VOUT 、つまり、可変容量キャパシタ
C1 とC 2 の容量差に対応する電圧だけを検出出力する
ことができる。
【0045】このように、オフセット電圧Vosが除去さ
れるために、オフセット電圧Vosの時間や温度による変
化によって容量差電圧VOUT 信号がドリフトするという
ようなことがなく、また、オフセット電圧Vosによるノ
イズがなくなって、可変容量キャパシタC1 とC2 の容
量差に対応する電圧を精度良く検出でき、高感度な微少
容量検出回路10を提供することが可能となる。
れるために、オフセット電圧Vosの時間や温度による変
化によって容量差電圧VOUT 信号がドリフトするという
ようなことがなく、また、オフセット電圧Vosによるノ
イズがなくなって、可変容量キャパシタC1 とC2 の容
量差に対応する電圧を精度良く検出でき、高感度な微少
容量検出回路10を提供することが可能となる。
【0046】特に、上記実施の形態例のようにマイクロ
マシニング技術を用いて静電容量型素子1が作製される
場合には、可変容量キャパシタC1 とC2 の容量差が小
さく容量差に対応する電圧の大きさがオフセット電圧V
osの大きさと同程度に微小であることから、オフセット
電圧Vosのドリフト等の悪影響が大きいが、本実施の形
態例では、前記の如く、オフセット電圧Vosが除去され
るので、微小な容量差電圧であっても精度良く検出でき
るという優れた効果を奏することができる。
マシニング技術を用いて静電容量型素子1が作製される
場合には、可変容量キャパシタC1 とC2 の容量差が小
さく容量差に対応する電圧の大きさがオフセット電圧V
osの大きさと同程度に微小であることから、オフセット
電圧Vosのドリフト等の悪影響が大きいが、本実施の形
態例では、前記の如く、オフセット電圧Vosが除去され
るので、微小な容量差電圧であっても精度良く検出でき
るという優れた効果を奏することができる。
【0047】また、マイクロマシニング技術等で静電容
量型素子1が作製される場合には、前記の如く、容量差
電圧が小さいことから、スイッチトキャパシタ回路3や
主増幅器4や補償電圧生成回路5やサンプルホールド回
路6等を構成するキャパシタや抵抗体に大容量のキャパ
シタや高抵抗の抵抗体を必要とせず、このため、上記各
回路を半導体技術を用いて作製することができ、超小型
センサチップICが実現でき、高感度で小型の微少容量
検出回路を提供できる。
量型素子1が作製される場合には、前記の如く、容量差
電圧が小さいことから、スイッチトキャパシタ回路3や
主増幅器4や補償電圧生成回路5やサンプルホールド回
路6等を構成するキャパシタや抵抗体に大容量のキャパ
シタや高抵抗の抵抗体を必要とせず、このため、上記各
回路を半導体技術を用いて作製することができ、超小型
センサチップICが実現でき、高感度で小型の微少容量
検出回路を提供できる。
【0048】さらに、従来例に示した図4の回路の出力
電圧VOUT を増幅した場合には、出力電圧VOUT に含ま
れるオフセット電圧Vos成分も増幅され、この増幅され
たオフセット電圧Vos成分によって、可変容量キャパシ
タC1 とC2 の容量差に対応する電圧を精度良く検出す
ることはより困難となる。これに対し、本実施の形態例
では、オフセット電圧Vos成分が除去された容量差電
圧、つまり、可変容量キャパシタC1 とC2 の容量差に
対応する電圧だけを増幅出力でき、可変容量キャパシタ
C1 とC2 の容量差の信号処理の信頼性が高められる。
電圧VOUT を増幅した場合には、出力電圧VOUT に含ま
れるオフセット電圧Vos成分も増幅され、この増幅され
たオフセット電圧Vos成分によって、可変容量キャパシ
タC1 とC2 の容量差に対応する電圧を精度良く検出す
ることはより困難となる。これに対し、本実施の形態例
では、オフセット電圧Vos成分が除去された容量差電
圧、つまり、可変容量キャパシタC1 とC2 の容量差に
対応する電圧だけを増幅出力でき、可変容量キャパシタ
C1 とC2 の容量差の信号処理の信頼性が高められる。
【0049】なお、本発明は上記実施の形態例に限定さ
れるものではなく、様々な実施の形態を採り得る。例え
ば、上記実施の形態例ではオペアンプOP1,OP2の
非反転入力端子側はグランドに接地され非反転入力端子
側の電圧を零としたが、オペアンプOP1,OP2の非
反転入力端子側がグランドに接地されるとは限らず、例
えば、零以外の電圧を印加する回路と接続し、非反転入
力端子側の電圧を零以外の電圧としてもよい。
れるものではなく、様々な実施の形態を採り得る。例え
ば、上記実施の形態例ではオペアンプOP1,OP2の
非反転入力端子側はグランドに接地され非反転入力端子
側の電圧を零としたが、オペアンプOP1,OP2の非
反転入力端子側がグランドに接地されるとは限らず、例
えば、零以外の電圧を印加する回路と接続し、非反転入
力端子側の電圧を零以外の電圧としてもよい。
【0050】また、本発明を構成するスイッチトキャパ
シタ回路、主増幅器、補償電圧生成回路、サンプルホー
ルド回路、スイッチ制御回路は上記実施の形態例に示す
回路構成に限定されるものではなく、スイッチトキャパ
シタ回路は対を成す可変容量キャパシタの容量差を電圧
に変換して出力する回路構成を有し、主増幅器はスイッ
チトキャパシタ回路の出力を増幅出力する回路構成を有
し、補償電圧生成回路はスイッチトキャパシタ回路のオ
フセット電圧を検出しオフセット電圧を零にする補償電
圧を生成する回路構成を有し、サンプルホールド回路は
生成された補償電圧をサンプルホールドして補償電圧を
主増幅器へ加える回路構成を有していればよく、また、
スイッチ制御回路は可変容量キャパシタの放電クリア動
作と、スイッチトキャパシタ回路のオフセット電圧を検
出して補償電圧を生成させる動作と、補償電圧をサンプ
リングホールドさせる動作と、スイッチトキャパシタ回
路の出力容量差電圧を補償電圧で補償しオフセット電圧
成分を取り除いた容量差電圧を出力させる動作とを順次
周期的に制御する回路構成を有していればよい。
シタ回路、主増幅器、補償電圧生成回路、サンプルホー
ルド回路、スイッチ制御回路は上記実施の形態例に示す
回路構成に限定されるものではなく、スイッチトキャパ
シタ回路は対を成す可変容量キャパシタの容量差を電圧
に変換して出力する回路構成を有し、主増幅器はスイッ
チトキャパシタ回路の出力を増幅出力する回路構成を有
し、補償電圧生成回路はスイッチトキャパシタ回路のオ
フセット電圧を検出しオフセット電圧を零にする補償電
圧を生成する回路構成を有し、サンプルホールド回路は
生成された補償電圧をサンプルホールドして補償電圧を
主増幅器へ加える回路構成を有していればよく、また、
スイッチ制御回路は可変容量キャパシタの放電クリア動
作と、スイッチトキャパシタ回路のオフセット電圧を検
出して補償電圧を生成させる動作と、補償電圧をサンプ
リングホールドさせる動作と、スイッチトキャパシタ回
路の出力容量差電圧を補償電圧で補償しオフセット電圧
成分を取り除いた容量差電圧を出力させる動作とを順次
周期的に制御する回路構成を有していればよい。
【0051】さらに、上記実施の形態例では、加速度セ
ンサである静電容量型素子の例を示したが、静電容量型
素子は加速度センサに限定されるものではなく、例え
ば、角速度センサや圧力センサや変位計等の静電容量差
変化を利用して角速度や圧力や変位等を検出する静電容
量型素子でもよい。
ンサである静電容量型素子の例を示したが、静電容量型
素子は加速度センサに限定されるものではなく、例え
ば、角速度センサや圧力センサや変位計等の静電容量差
変化を利用して角速度や圧力や変位等を検出する静電容
量型素子でもよい。
【0052】
【発明の効果】本発明によれば、静電容量型素子と電圧
源とスイッチトキャパシタ回路と主増幅器と補償電圧生
成回路とサンプルホールド回路とスイッチ制御回路を設
けて微少容量検出回路を構成したので、スイッチ制御回
路のスイッチオン・オフ制御によって、スイッチトキャ
パシタ回路が出力した容量差電圧からオフセット電圧成
分を除去して出力することができる。このように、オフ
セット電圧成分を除去した容量差電圧が出力されるの
で、出力された容量差電圧信号にオフセット電圧に起因
するノイズ成分がなく、容量差電圧信号のドリフトが抑
制されて、静電容量型素子の対を成す可変容量キャパシ
タの容量差に対応する電圧だけを精度良く検出すること
ができ、高感度、低ドリフトな微少容量検出回路を提供
できる。
源とスイッチトキャパシタ回路と主増幅器と補償電圧生
成回路とサンプルホールド回路とスイッチ制御回路を設
けて微少容量検出回路を構成したので、スイッチ制御回
路のスイッチオン・オフ制御によって、スイッチトキャ
パシタ回路が出力した容量差電圧からオフセット電圧成
分を除去して出力することができる。このように、オフ
セット電圧成分を除去した容量差電圧が出力されるの
で、出力された容量差電圧信号にオフセット電圧に起因
するノイズ成分がなく、容量差電圧信号のドリフトが抑
制されて、静電容量型素子の対を成す可変容量キャパシ
タの容量差に対応する電圧だけを精度良く検出すること
ができ、高感度、低ドリフトな微少容量検出回路を提供
できる。
【0053】また、上記の如く、オフセット電圧成分を
除去した容量差電圧を出力できるので、可変容量キャパ
シタの容量差に対応する電圧がオフセット電圧成分と同
程度に微小である場合にも上記容量差に対応する電圧を
感度良く検出出力することが可能という優れた効果を奏
することができる。さらに、上記の如く、容量差に対応
する微小な電圧も感度良く検出できるので、スイッチト
キャパシタ回路を大容量のキャパシタや高抵抗の抵抗体
等を用いずに作製することが可能となり、微少容量検出
回路を超小型センサチップIC化することができ、小型
で、かつ、高感度な微少容量検出回路を提供できる。
除去した容量差電圧を出力できるので、可変容量キャパ
シタの容量差に対応する電圧がオフセット電圧成分と同
程度に微小である場合にも上記容量差に対応する電圧を
感度良く検出出力することが可能という優れた効果を奏
することができる。さらに、上記の如く、容量差に対応
する微小な電圧も感度良く検出できるので、スイッチト
キャパシタ回路を大容量のキャパシタや高抵抗の抵抗体
等を用いずに作製することが可能となり、微少容量検出
回路を超小型センサチップIC化することができ、小型
で、かつ、高感度な微少容量検出回路を提供できる。
【図1】本実施の形態例を示す回路図である。
【図2】図1の各スイッチ素子のスイッチオン・オフ動
作を示すタイムチャートである。
作を示すタイムチャートである。
【図3】静電容量型素子の一例を示す説明図である。
【図4】従来例を示す説明図である。
【図5】図3の各スイッチ素子のスイッチオン・オフ動
作を示すタイムチャートである。
作を示すタイムチャートである。
1 静電容量型素子 2 電圧源 3 スイッチトキャパシタ回路 4 主増幅器 5 補償電圧生成回路 6 サンプルホールド回路 7 スイッチ制御信号発生器 10 微少容量検出回路 φ1,φ2a ,φ2b ,φ3a ,φ3b ,φ3c ,φ4
a ,φ4b スイッチ素子 C1 ,C2 可変容量キャパシタ
a ,φ4b スイッチ素子 C1 ,C2 可変容量キャパシタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI G01P 15/125 G01D 3/04 Q (58)調査した分野(Int.Cl.7,DB名) G01D 5/24 G01B 7/00 G01D 3/028 G01L 1/14 G01L 9/12 G01P 15/125
Claims (1)
- 【請求項1】 対となる可変容量キャパシタの容量差を
発生する静電容量型素子と;この静電容量型素子の各可
変容量キャパシタに電荷を発生させるための電圧源と;
前記静電容量型素子の容量差を電圧に変換して出力する
スイッチトキャパシタ回路と;このスイッチトキャパシ
タ回路の信号を増幅出力する主増幅器と;前記スイッチ
トキャパシタ回路のオフセット電圧を検出し該オフセッ
ト電圧を零にする補償電圧を生成する補償電圧生成回路
と;前記生成された補償電圧をサンプリングホールドし
て該補償電圧を前記主増幅器へ加えるサンプルホールド
回路と;を有し、前記電圧源の下流側には静電容量型素
子の可変容量キャパシタの放電クリア動作と、可変容量
キャパシタの放電クリア状態でスイッチトキャパシタ回
路に発生するオフセット電圧を検出して前記補償電圧を
生成させる動作と、生成した補償電圧をサンプリングホ
ールドさせる動作と、静電容量型素子の各可変容量キャ
パシタに電荷を発生させてスイッチトキャパシタ回路か
ら出力される容量差電圧を前記補償電圧で補償しオフセ
ット電圧成分を取り除いた容量差電圧を出力させる容量
差検出動作とを順次周期的に制御するスイッチ制御回路
が設けられている微少容量検出回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24876595A JP3265942B2 (ja) | 1995-09-01 | 1995-09-01 | 微少容量検出回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24876595A JP3265942B2 (ja) | 1995-09-01 | 1995-09-01 | 微少容量検出回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0972757A JPH0972757A (ja) | 1997-03-18 |
JP3265942B2 true JP3265942B2 (ja) | 2002-03-18 |
Family
ID=17183049
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24876595A Expired - Fee Related JP3265942B2 (ja) | 1995-09-01 | 1995-09-01 | 微少容量検出回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3265942B2 (ja) |
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JPH11258264A (ja) * | 1998-03-09 | 1999-09-24 | Denso Corp | 容量式加速度センサ |
JP4081908B2 (ja) * | 1998-09-18 | 2008-04-30 | ヤマハ株式会社 | オペアンプのオフセット電圧補償装置 |
EP1224478A4 (en) * | 1999-10-15 | 2004-05-19 | Microsensors Inc | CONFIGURABLE INTERFACE SWITCHING OF A CAPACITIVE TRANSDUCTOR |
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WO2002042721A1 (fr) * | 2000-11-23 | 2002-05-30 | Hitachi Computer Products (Europe) S.A. | Dispositif de mesure capacitif |
GB2436388A (en) | 2006-03-23 | 2007-09-26 | Sharp Kk | Active matrix liquid crystal device with temperature sensing capacitor arrangement |
GB2436389A (en) * | 2006-03-23 | 2007-09-26 | Sharp Kk | Active matrix liquid crystal device with temperature measuring capacitor |
JP4363411B2 (ja) * | 2006-04-18 | 2009-11-11 | オムロンヘルスケア株式会社 | 脈波測定装置 |
JP4325638B2 (ja) * | 2006-04-26 | 2009-09-02 | オムロンヘルスケア株式会社 | 脈波測定装置 |
CH698811B1 (de) * | 2006-11-02 | 2009-10-30 | Hsr Hochschule Fuer Technik Ra | Verfahren und Messsystem zum Erfassen und Verarbeiten einer physikalischen Grösse. |
JP4797075B2 (ja) * | 2009-02-12 | 2011-10-19 | 株式会社豊田中央研究所 | 静電容量式センサ装置 |
JP5041181B2 (ja) * | 2009-07-08 | 2012-10-03 | 株式会社デンソー | 静電容量式センサ装置 |
CN102901845B (zh) * | 2012-10-24 | 2013-12-11 | 华东光电集成器件研究所 | 一种压阻式加速度传感器零位补偿测试装置 |
CN103994845B (zh) | 2013-02-19 | 2019-09-10 | 精工爱普生株式会社 | 力检测装置、机械手、以及移动体 |
KR101500400B1 (ko) * | 2013-12-10 | 2015-03-09 | 현대자동차 주식회사 | 정전 용량 검출 장치 |
US10768020B2 (en) | 2016-08-31 | 2020-09-08 | Hitachi, Ltd. | Capacitive sensor |
-
1995
- 1995-09-01 JP JP24876595A patent/JP3265942B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH0972757A (ja) | 1997-03-18 |
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