JP3265942B2 - 微少容量検出回路 - Google Patents
微少容量検出回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、加速度センサや角
速度センサや圧力センサや変位計等の静電容量型素子に
おける静電容量の変化を検出出力する微少容量検出回路
に関するものである。
速度センサや圧力センサや変位計等の静電容量型素子に
おける静電容量の変化を検出出力する微少容量検出回路
に関するものである。
【０００２】
【従来の技術】図３には、加速度センサである静電容量
型素子１の構造例が示されている。同図に示すように、
基板17a ，17b 間には、センサ基台18が、その固定部14
a ，14b の上部と下部をこの基板17a と17b に固定して
配設されている。固定部14a と14b との間には、可動電
極部15が両側より梁16a ，16b にて連結支持されて配設
されている。可動電極部15には、可動電極19a ，19b が
配設されており、可動電極部15の可動電極19a 側と可動
電極19b 側に対向する基板17a ，17b の面にはそれぞれ
固定電極13a ，13b が配設されている。上記固定電極13
a と可動電極19aにより可変容量キャパシタＣ1 が構成
され、固定電極13b と可動電極19b により可変容量キャ
パシタＣ2 が構成されている。
型素子１の構造例が示されている。同図に示すように、
基板17a ，17b 間には、センサ基台18が、その固定部14
a ，14b の上部と下部をこの基板17a と17b に固定して
配設されている。固定部14a と14b との間には、可動電
極部15が両側より梁16a ，16b にて連結支持されて配設
されている。可動電極部15には、可動電極19a ，19b が
配設されており、可動電極部15の可動電極19a 側と可動
電極19b 側に対向する基板17a ，17b の面にはそれぞれ
固定電極13a ，13b が配設されている。上記固定電極13
a と可動電極19aにより可変容量キャパシタＣ1 が構成
され、固定電極13b と可動電極19b により可変容量キャ
パシタＣ2 が構成されている。
【０００３】このような静電容量型素子１では、図示の
Ｚ軸方向の加速度が生じると、慣性力により質量部とし
ての可動電極部15が上下に変位し、固定電極13a と可動
電極19a 間（可変容量キャパシタＣ1 ）の静電容量およ
び固定電極13b と可動電極19b 間（可変容量キャパシタ
Ｃ2 ）の静電容量が変化し、静電容量型素子１は、これ
らの静電容量の変化をＺ軸方向の加速度の検出信号とし
て出力する。
Ｚ軸方向の加速度が生じると、慣性力により質量部とし
ての可動電極部15が上下に変位し、固定電極13a と可動
電極19a 間（可変容量キャパシタＣ1 ）の静電容量およ
び固定電極13b と可動電極19b 間（可変容量キャパシタ
Ｃ2 ）の静電容量が変化し、静電容量型素子１は、これ
らの静電容量の変化をＺ軸方向の加速度の検出信号とし
て出力する。
【０００４】図４には上記静電容量型素子１の可変容量
キャパシタＣ1 とＣ2 の容量差を検出するための従来の
微少容量検出回路10の主要構成例が示されている。この
微少容量検出回路10は、電圧源２と、マイクロマシニン
グ技術等を用いて作製された加速度センサである静電容
量型素子１と、スイッチトキャパシタ回路３と、スイッ
チ素子φ１a ，φ１b ，φ２a ，φ２b と、スイッチ制
御信号発生器７とを有して構成されている。上記電圧源
２は直流電圧Ｖr を出力する回路構成を有しており、ス
イッチトキャパシタ回路３はスイッチ素子φ１c とコン
デンサＣf とオペアンプＯＰ１を有して形成されてい
る。
キャパシタＣ1 とＣ2 の容量差を検出するための従来の
微少容量検出回路10の主要構成例が示されている。この
微少容量検出回路10は、電圧源２と、マイクロマシニン
グ技術等を用いて作製された加速度センサである静電容
量型素子１と、スイッチトキャパシタ回路３と、スイッ
チ素子φ１a ，φ１b ，φ２a ，φ２b と、スイッチ制
御信号発生器７とを有して構成されている。上記電圧源
２は直流電圧Ｖr を出力する回路構成を有しており、ス
イッチトキャパシタ回路３はスイッチ素子φ１c とコン
デンサＣf とオペアンプＯＰ１を有して形成されてい
る。
【０００５】図４に示すように、静電容量型素子１の可
変容量キャパシタＣ1 ，Ｃ2 の入力側にはスイッチ素子
φ１a ，φ２b を介して電圧源２が接続され、スイッチ
素子φ１a ，φ２b と可変容量キャパシタＣ1 ，Ｃ2 と
の間にはスイッチオン動作によって可変容量キャパシタ
Ｃ1 ，Ｃ2 の入力側をグランドに接地させるスイッチ素
子φ２a ，φ１b が接続されている。可変容量キャパシ
タＣ1 ，Ｃ2 の出力側はスイッチトキャパシタ回路３の
オペアンプＯＰ１の反転入力端子側に接続されており、
オペアンプＯＰ１の反転入力端子側と出力側との間には
スイッチ素子φ１c とコンデンサＣf の並列接続体が接
続され、また、オペアンプＯＰ１の非反転入力端子側は
グランドに接地されている。
変容量キャパシタＣ1 ，Ｃ2 の入力側にはスイッチ素子
φ１a ，φ２b を介して電圧源２が接続され、スイッチ
素子φ１a ，φ２b と可変容量キャパシタＣ1 ，Ｃ2 と
の間にはスイッチオン動作によって可変容量キャパシタ
Ｃ1 ，Ｃ2 の入力側をグランドに接地させるスイッチ素
子φ２a ，φ１b が接続されている。可変容量キャパシ
タＣ1 ，Ｃ2 の出力側はスイッチトキャパシタ回路３の
オペアンプＯＰ１の反転入力端子側に接続されており、
オペアンプＯＰ１の反転入力端子側と出力側との間には
スイッチ素子φ１c とコンデンサＣf の並列接続体が接
続され、また、オペアンプＯＰ１の非反転入力端子側は
グランドに接地されている。
【０００６】上記スイッチ素子φ１a ，φ１b ，φ
１c ，φ２a ，φ２b はＭＯＳ−ＦＥＴ（ＭＯＳ型電界
効果トランジスタ）等のＦＥＴ素子により形成されてお
り、各スイッチ素子にはスイッチ制御信号発生器７が接
続され、スイッチ制御信号発生器７は各スイッチ素子の
スイッチオン・オフ動作を次のように制御するためのス
イッチ制御信号（クロック電圧信号）を発生出力する回
路構成を有している。
１c ，φ２a ，φ２b はＭＯＳ−ＦＥＴ（ＭＯＳ型電界
効果トランジスタ）等のＦＥＴ素子により形成されてお
り、各スイッチ素子にはスイッチ制御信号発生器７が接
続され、スイッチ制御信号発生器７は各スイッチ素子の
スイッチオン・オフ動作を次のように制御するためのス
イッチ制御信号（クロック電圧信号）を発生出力する回
路構成を有している。
【０００７】図５の（ａ），（ｂ）にはそれぞれスイッ
チ素子φ１a ，φ１b ，φ１c （以下、まとめてφ１と
記す）とφ２a ，φ２b （以下、まとめてφ２と記す）
のスイッチオン・オフ動作のタイムチャートが示されて
いる。図５に示すように、スイッチ素子φ１がスイッチ
オンのときスイッチ素子φ２はスイッチオフし、スイッ
チ素子φ１がスイッチオフのときスイッチ素子φ２はス
イッチオンするという如く、スイッチ素子φ１とφ２の
スイッチオン動作が交互に切り替わってデッドタイムｔ
d を介して行われるように、スイッチ制御信号発生器７
はスイッチ素子φ１，φ２のスイッチ制御信号を出力す
る。
チ素子φ１a ，φ１b ，φ１c （以下、まとめてφ１と
記す）とφ２a ，φ２b （以下、まとめてφ２と記す）
のスイッチオン・オフ動作のタイムチャートが示されて
いる。図５に示すように、スイッチ素子φ１がスイッチ
オンのときスイッチ素子φ２はスイッチオフし、スイッ
チ素子φ１がスイッチオフのときスイッチ素子φ２はス
イッチオンするという如く、スイッチ素子φ１とφ２の
スイッチオン動作が交互に切り替わってデッドタイムｔ
d を介して行われるように、スイッチ制御信号発生器７
はスイッチ素子φ１，φ２のスイッチ制御信号を出力す
る。
【０００８】上記スイッチ制御信号を受けて、スイッチ
素子φ２がスイッチオフしスイッチ素子φ１がスイッチ
オンするフェーズでは、可変容量キャパシタＣ1 に電
圧源２の電圧Ｖr が印加して電荷Ｑ1 が発生する。ま
た、スイッチ素子φ１b のスイッチオン動作およびオペ
アンプＯＰ１のイマジナリーショート効果によって、可
変容量キャパシタＣ2 の電荷Ｑ2 が放電する。また、上
記の如く、スイッチ素子φ１（φ１c ）がスイッチオン
したので、コンデンサＣf がショート状態となり、スイ
ッチ素子φ１c がスイッチオンするときにコンデンサＣ
f に生じていたコンデンサＣf の電荷Ｑf が放電する。
素子φ２がスイッチオフしスイッチ素子φ１がスイッチ
オンするフェーズでは、可変容量キャパシタＣ1 に電
圧源２の電圧Ｖr が印加して電荷Ｑ1 が発生する。ま
た、スイッチ素子φ１b のスイッチオン動作およびオペ
アンプＯＰ１のイマジナリーショート効果によって、可
変容量キャパシタＣ2 の電荷Ｑ2 が放電する。また、上
記の如く、スイッチ素子φ１（φ１c ）がスイッチオン
したので、コンデンサＣf がショート状態となり、スイ
ッチ素子φ１c がスイッチオンするときにコンデンサＣ
f に生じていたコンデンサＣf の電荷Ｑf が放電する。
【０００９】次に、スイッチ素子φ１がスイッチオフし
スイッチ素子φ２がスイッチオンするフェーズでは、
上記フェーズで発生した可変容量キャパシタＣ1 の電
荷Ｑ 1 がコンデンサＣf に移り、かつ、可変容量キャパ
シタＣ2 には電圧源２の電圧Ｖr が印加し電荷Ｑ2 が発
生して該電荷Ｑ2 がコンデンサＣf に逆極性の電荷−Ｑ
2 を発生させる結果、コンデンサＣf に電荷（Ｑ1 −Ｑ
2 ）が発生する。このコンデンサＣf の電荷の発生によ
り、可変容量キャパシタＣ1 とＣ2 の容量差に対応する
電圧Ｖ0 値がスイッチトキャパシタ回路３から出力電圧
ＶOUT 値として出力される。
スイッチ素子φ２がスイッチオンするフェーズでは、
上記フェーズで発生した可変容量キャパシタＣ1 の電
荷Ｑ 1 がコンデンサＣf に移り、かつ、可変容量キャパ
シタＣ2 には電圧源２の電圧Ｖr が印加し電荷Ｑ2 が発
生して該電荷Ｑ2 がコンデンサＣf に逆極性の電荷−Ｑ
2 を発生させる結果、コンデンサＣf に電荷（Ｑ1 −Ｑ
2 ）が発生する。このコンデンサＣf の電荷の発生によ
り、可変容量キャパシタＣ1 とＣ2 の容量差に対応する
電圧Ｖ0 値がスイッチトキャパシタ回路３から出力電圧
ＶOUT 値として出力される。
【００１０】上記フェーズ，のスイッチ素子φ１，
φ２のスイッチオン・オフ動作を交互に繰り返し、フェ
ーズで出力電圧ＶOUT を検出すれば、可変容量キャパ
シタＣ1 とＣ2 の容量差に対応する電圧Ｖ0 値が得ら
れ、この電圧値に基づいて加速度の大きさ等が検出され
ることになる。
φ２のスイッチオン・オフ動作を交互に繰り返し、フェ
ーズで出力電圧ＶOUT を検出すれば、可変容量キャパ
シタＣ1 とＣ2 の容量差に対応する電圧Ｖ0 値が得ら
れ、この電圧値に基づいて加速度の大きさ等が検出され
ることになる。
【００１１】
【発明が解決しようとする課題】しかしながら、実際に
は、コンデンサＣf に、前記フェーズからフェーズ
へ移行する際、クロックフィールドスルーによる電荷Ｑ
s が次のように発生し、また、フェーズではオペアン
プＯＰ１の漏れ電流（入力バイアス電流）ｉb による電
荷Ｑi も次のように生じており、この電荷Ｑs とＱi に
よって出力電圧ＶOUT にノイズ成分であるオフセット電
圧Ｖos成分が生じてしまう。
は、コンデンサＣf に、前記フェーズからフェーズ
へ移行する際、クロックフィールドスルーによる電荷Ｑ
s が次のように発生し、また、フェーズではオペアン
プＯＰ１の漏れ電流（入力バイアス電流）ｉb による電
荷Ｑi も次のように生じており、この電荷Ｑs とＱi に
よって出力電圧ＶOUT にノイズ成分であるオフセット電
圧Ｖos成分が生じてしまう。
【００１２】以下に、上記電荷Ｑs とＱi の発生理由を
説明する。スイッチ素子φ１c は前記の如くＦＥＴ素子
により形成され、スイッチ制御信号であるクロック信号
Ｖckによってスイッチオン・オフ動作が制御されてい
る。スイッチ素子（ＦＥＴ素子）のゲート・ソース間や
ゲート・ドレイン間には寄生容量が生じ、スイッチ素子
φ１c に生じた図４に示す寄生容量Ｃs およびクロック
信号Ｖckに起因して、スイッチ素子φ１c がスイッチオ
フした瞬間に、クロック信号Ｖckの高周波数成分が寄生
容量Ｃs を通じてコンデンサＣf に電荷を発生させる。
この現象をクロックフィールドスルーと呼び、このクロ
ックフィールドスルーの発生により、スイッチ素子φ１
c がオフした瞬間にコンデンサＣf には電荷Ｑs が発生
する。
説明する。スイッチ素子φ１c は前記の如くＦＥＴ素子
により形成され、スイッチ制御信号であるクロック信号
Ｖckによってスイッチオン・オフ動作が制御されてい
る。スイッチ素子（ＦＥＴ素子）のゲート・ソース間や
ゲート・ドレイン間には寄生容量が生じ、スイッチ素子
φ１c に生じた図４に示す寄生容量Ｃs およびクロック
信号Ｖckに起因して、スイッチ素子φ１c がスイッチオ
フした瞬間に、クロック信号Ｖckの高周波数成分が寄生
容量Ｃs を通じてコンデンサＣf に電荷を発生させる。
この現象をクロックフィールドスルーと呼び、このクロ
ックフィールドスルーの発生により、スイッチ素子φ１
c がオフした瞬間にコンデンサＣf には電荷Ｑs が発生
する。
【００１３】また、前記フェーズでスイッチ素子φ１
c がスイッチオンしている期間、オペアンプＯＰ１の出
力側からコンデンサＣf を経てオペアンプＯＰ１の入力
側に戻る経路で抑制することのできないオペアンプＯＰ
１の漏れ電流（入力バイアス電流）ｉb が流れる。この
ため、スイッチ素子φ１c がスイッチオンしている期
間、漏れ電流ｉb が時間の積でコンデンサＣf に積分
（蓄積）されてコンデンサＣf には電荷Ｑi ＝∫ｉb ｄ
ｔが発生し、この電荷Ｑi がフェーズでコンデンサＣ
f に発生した状態のままとなっている。前記漏れ電流ｉ
b の値は温度によって変化し、また、∫ｉb ｄｔの値は
時間の経過に伴って変化するので、上記電荷Ｑi は温度
や時間の変化によって変化する。
c がスイッチオンしている期間、オペアンプＯＰ１の出
力側からコンデンサＣf を経てオペアンプＯＰ１の入力
側に戻る経路で抑制することのできないオペアンプＯＰ
１の漏れ電流（入力バイアス電流）ｉb が流れる。この
ため、スイッチ素子φ１c がスイッチオンしている期
間、漏れ電流ｉb が時間の積でコンデンサＣf に積分
（蓄積）されてコンデンサＣf には電荷Ｑi ＝∫ｉb ｄ
ｔが発生し、この電荷Ｑi がフェーズでコンデンサＣ
f に発生した状態のままとなっている。前記漏れ電流ｉ
b の値は温度によって変化し、また、∫ｉb ｄｔの値は
時間の経過に伴って変化するので、上記電荷Ｑi は温度
や時間の変化によって変化する。
【００１４】上記のように、フェーズでは、コンデン
サＣf に可変容量キャパシタＣ1 とＣ2 の容量差に対応
する電荷（Ｑ1 −Ｑ2 ）が発生するだけでなく、クロッ
クフィールドスルーによる電荷Ｑs と漏れ電流ｉb によ
る電荷Ｑi も発生し、コンデンサＣf の総電荷Ｑf がＱ
f ＝Ｑ1 −Ｑ2 ＋Ｑs ＋Ｑi となる。その結果、可変容
量キャパシタＣ1 ，Ｃ2 の静電容量をＣ1 ，Ｃ2 とし、
コンデンサＣf の静電容量をＣf としたとき、図４の回
路の出力電圧ＶOUT は次式（１）のように表される。
サＣf に可変容量キャパシタＣ1 とＣ2 の容量差に対応
する電荷（Ｑ1 −Ｑ2 ）が発生するだけでなく、クロッ
クフィールドスルーによる電荷Ｑs と漏れ電流ｉb によ
る電荷Ｑi も発生し、コンデンサＣf の総電荷Ｑf がＱ
f ＝Ｑ1 −Ｑ2 ＋Ｑs ＋Ｑi となる。その結果、可変容
量キャパシタＣ1 ，Ｃ2 の静電容量をＣ1 ，Ｃ2 とし、
コンデンサＣf の静電容量をＣf としたとき、図４の回
路の出力電圧ＶOUT は次式（１）のように表される。
【００１５】 ＶOUT ＝｛（Ｑ1 −Ｑ2 ）／Ｃf ｝＋｛（Ｑs ＋Ｑi ）／Ｃf ｝＝｛Ｖr ・（ Ｃ1 −Ｃ2 ）／Ｃf ｝＋｛（Ｑs ＋Ｑi ）／Ｃf ｝・・・・・（１）
【００１６】上記Ｖr ・（Ｃ1 −Ｃ2 ）／Ｃf は前記可
変容量キャパシタＣ1 とＣ2 の容量差に対応する電圧Ｖ
0 であり、また、（Ｑs ＋Ｑi ）／Ｃf がノイズ成分で
あるオフセット電圧Ｖosとなる。
変容量キャパシタＣ1 とＣ2 の容量差に対応する電圧Ｖ
0 であり、また、（Ｑs ＋Ｑi ）／Ｃf がノイズ成分で
あるオフセット電圧Ｖosとなる。
【００１７】マイクロマシニング技術を用いて作製され
た可変容量キャパシタＣ1 とＣ2 の容量差は極めて小さ
く、前記容量差に対応する電圧Ｖ0 が前記オフセット電
圧Ｖosと同程度の微小な大きさであるので、出力電圧Ｖ
OUT に占めるオフセット電圧Ｖosの割合が大きく、ま
た、オフセット電圧Ｖosは温度や時間による電荷Ｑi の
変化によりドリフトしてしまうので、オフセット電圧の
ドリフトによって出力電圧ＶOUT がドリフトしてしま
う。これらのことから、可変容量キャパシタＣ1 とＣ2
の容量差に対応する電圧Ｖ0 を精度良く検出するのが困
難であった。
た可変容量キャパシタＣ1 とＣ2 の容量差は極めて小さ
く、前記容量差に対応する電圧Ｖ0 が前記オフセット電
圧Ｖosと同程度の微小な大きさであるので、出力電圧Ｖ
OUT に占めるオフセット電圧Ｖosの割合が大きく、ま
た、オフセット電圧Ｖosは温度や時間による電荷Ｑi の
変化によりドリフトしてしまうので、オフセット電圧の
ドリフトによって出力電圧ＶOUT がドリフトしてしま
う。これらのことから、可変容量キャパシタＣ1 とＣ2
の容量差に対応する電圧Ｖ0 を精度良く検出するのが困
難であった。
【００１８】本発明は上記課題を解決するためになされ
たものであり、その目的は、オフセット電圧を補正し
て、対となる可変容量キャパシタの容量差に対応する電
圧を精度良く検出出力することができる微少容量検出回
路を提供することにある。
たものであり、その目的は、オフセット電圧を補正し
て、対となる可変容量キャパシタの容量差に対応する電
圧を精度良く検出出力することができる微少容量検出回
路を提供することにある。
【００１９】
【課題を解決するための手段】上記目的を達成するため
に本発明は次のような構成をもって前記課題を解決する
手段としている。すなわち、本発明は対となる可変容量
キャパシタの容量差を発生する静電容量型素子と；この
静電容量型素子の各可変容量キャパシタに電荷を発生さ
せるための電圧源と；前記静電容量型素子の容量差を電
圧に変換して出力するスイッチトキャパシタ回路と；こ
のスイッチトキャパシタ回路の信号を増幅出力する主増
幅器と；前記スイッチトキャパシタ回路のオフセット電
圧を検出し該オフセット電圧を零にする補償電圧を生成
する補償電圧生成回路と；前記生成された補償電圧をサ
ンプリングホールドして該補償電圧を前記主増幅器へ加
えるサンプルホールド回路と；を有し、前記電圧源の下
流側には静電容量型素子の可変容量キャパシタの放電ク
リア動作と、可変容量キャパシタの放電クリア状態でス
イッチトキャパシタ回路に発生するオフセット電圧を検
出して前記補償電圧を生成させる動作と、生成した補償
電圧をサンプリングホールドさせる動作と、静電容量型
素子の各可変容量キャパシタに電荷を発生させてスイッ
チトキャパシタ回路から出力される容量差電圧を前記補
償電圧で補償しオフセット電圧成分を取り除いた容量差
電圧を出力させる容量差検出動作とを順次周期的に制御
するスイッチ制御回路が設けられている構成をもって前
記課題を解決する手段としている。
に本発明は次のような構成をもって前記課題を解決する
手段としている。すなわち、本発明は対となる可変容量
キャパシタの容量差を発生する静電容量型素子と；この
静電容量型素子の各可変容量キャパシタに電荷を発生さ
せるための電圧源と；前記静電容量型素子の容量差を電
圧に変換して出力するスイッチトキャパシタ回路と；こ
のスイッチトキャパシタ回路の信号を増幅出力する主増
幅器と；前記スイッチトキャパシタ回路のオフセット電
圧を検出し該オフセット電圧を零にする補償電圧を生成
する補償電圧生成回路と；前記生成された補償電圧をサ
ンプリングホールドして該補償電圧を前記主増幅器へ加
えるサンプルホールド回路と；を有し、前記電圧源の下
流側には静電容量型素子の可変容量キャパシタの放電ク
リア動作と、可変容量キャパシタの放電クリア状態でス
イッチトキャパシタ回路に発生するオフセット電圧を検
出して前記補償電圧を生成させる動作と、生成した補償
電圧をサンプリングホールドさせる動作と、静電容量型
素子の各可変容量キャパシタに電荷を発生させてスイッ
チトキャパシタ回路から出力される容量差電圧を前記補
償電圧で補償しオフセット電圧成分を取り除いた容量差
電圧を出力させる容量差検出動作とを順次周期的に制御
するスイッチ制御回路が設けられている構成をもって前
記課題を解決する手段としている。
【００２０】上記構成の本発明において、スイッチ制御
回路のスイッチオン・オフ動作によって、次のような第
１段階から第４段階までの動作が順次周期的に行われ
る。第１段階では静電容量型素子の各可変容量キャパシ
タが放電クリアし、第２段階では、引き続き各可変容量
キャパシタが放電クリアな状態で、補償電圧生成回路が
スイッチトキャパシタ回路のオフセット電圧を検出して
該オフセット電圧を零にする補償電圧を生成し、第３段
階では、サンプルホールド回路が前記第２段階で生成さ
れた補償電圧をサンプリングホールドする。
回路のスイッチオン・オフ動作によって、次のような第
１段階から第４段階までの動作が順次周期的に行われ
る。第１段階では静電容量型素子の各可変容量キャパシ
タが放電クリアし、第２段階では、引き続き各可変容量
キャパシタが放電クリアな状態で、補償電圧生成回路が
スイッチトキャパシタ回路のオフセット電圧を検出して
該オフセット電圧を零にする補償電圧を生成し、第３段
階では、サンプルホールド回路が前記第２段階で生成さ
れた補償電圧をサンプリングホールドする。
【００２１】第４段階では、各可変容量キャパシタに電
荷を発生させ、スイッチトキャパシタ回路が対の可変容
量キャパシタの容量差を電圧に変換して主増幅器に出力
する。また、前記第３段階でサンプルホールド回路にサ
ンプリングホールドされた補償電圧が主増幅器に加えら
れ、主増幅器は、前記スイッチトキャパシタ回路から出
力された容量差電圧を補償電圧で補償し、オフセット電
圧成分を取り除いた容量差電圧を増幅出力する。
荷を発生させ、スイッチトキャパシタ回路が対の可変容
量キャパシタの容量差を電圧に変換して主増幅器に出力
する。また、前記第３段階でサンプルホールド回路にサ
ンプリングホールドされた補償電圧が主増幅器に加えら
れ、主増幅器は、前記スイッチトキャパシタ回路から出
力された容量差電圧を補償電圧で補償し、オフセット電
圧成分を取り除いた容量差電圧を増幅出力する。
【００２２】上記第１段階から第４段階までの動作は順
次周期的に行われ、上記のように、第４段階で、オフセ
ット電圧成分が取り除かれた容量差電圧が検出出力され
る。
次周期的に行われ、上記のように、第４段階で、オフセ
ット電圧成分が取り除かれた容量差電圧が検出出力され
る。
【００２３】
【発明の実施の形態】以下に、本発明に係る実施の形態
例を図面に基づいて説明する。なお、本実施の形態例の
説明において、従来例と同一構成部分には同一符号を付
し、その重複説明は省略する。
例を図面に基づいて説明する。なお、本実施の形態例の
説明において、従来例と同一構成部分には同一符号を付
し、その重複説明は省略する。
【００２４】図１には本実施の形態例における微少容量
検出回路10の主要構成が示されている。この微少容量検
出回路10は、電圧源２と、ＦＥＴ素子で形成されるスイ
ッチ素子φ１，φ２a ，φ３a ，φ３b ，φ４a ，φ４
b と、マイクロマシニング技術等で作製された加速度セ
ンサである静電容量型素子１と、スイッチトキャパシタ
回路３と、主増幅器４と、補償電圧生成回路５と、サン
プルホールド回路６と、スイッチ制御信号発生器７とを
有して構成されている。
検出回路10の主要構成が示されている。この微少容量検
出回路10は、電圧源２と、ＦＥＴ素子で形成されるスイ
ッチ素子φ１，φ２a ，φ３a ，φ３b ，φ４a ，φ４
b と、マイクロマシニング技術等で作製された加速度セ
ンサである静電容量型素子１と、スイッチトキャパシタ
回路３と、主増幅器４と、補償電圧生成回路５と、サン
プルホールド回路６と、スイッチ制御信号発生器７とを
有して構成されている。
【００２５】前記電圧源２は、従来例と同様に、直流電
圧Ｖr を出力する回路構成を有し、静電容量型素子１は
対を成す可変容量キャパシタＣ1 ，Ｃ2 を有して構成さ
れ加速度に起因した力の発生によって可変容量キャパシ
タＣ1 とＣ2 の容量差が変化するものである。図１に示
すように、電圧源２と可変容量キャパシタＣ1 ，Ｃ2の
入力側との間はスイッチ素子φ１，φ３a ，φ４b を介
して接続され、また、電圧源２と可変容量キャパシタＣ
1 ，Ｃ2 との間にはスイッチン動作によって可変容量キ
ャパシタＣ1 ，Ｃ2 をグランドに接地させるためのスイ
ッチ素子φ２a，φ４a ，φ３b が接続されている。ま
た、可変容量キャパシタＣ1 ，Ｃ2 の出力側はスイッチ
トキャパシタ回路３の入力側に接続されている。
圧Ｖr を出力する回路構成を有し、静電容量型素子１は
対を成す可変容量キャパシタＣ1 ，Ｃ2 を有して構成さ
れ加速度に起因した力の発生によって可変容量キャパシ
タＣ1 とＣ2 の容量差が変化するものである。図１に示
すように、電圧源２と可変容量キャパシタＣ1 ，Ｃ2の
入力側との間はスイッチ素子φ１，φ３a ，φ４b を介
して接続され、また、電圧源２と可変容量キャパシタＣ
1 ，Ｃ2 との間にはスイッチン動作によって可変容量キ
ャパシタＣ1 ，Ｃ2 をグランドに接地させるためのスイ
ッチ素子φ２a，φ４a ，φ３b が接続されている。ま
た、可変容量キャパシタＣ1 ，Ｃ2 の出力側はスイッチ
トキャパシタ回路３の入力側に接続されている。
【００２６】前記スイッチトキャパシタ回路３は従来例
と同様にスイッチ素子φ３c とコンデンサＣf1とオペア
ンプＯＰ１とを有し、オペアンプＯＰ１の反転入力端子
側と出力側との間にスイッチ素子φ３c とコンデンサＣ
f1の並列接続体が接続され、オペアンプＯＰ１の非反転
入力端子側がグランドに接地されて構成されており、こ
のスイッチトキャパシタ回路３の入力側（オペアンプＯ
Ｐ１の反転入力端子側）は前記静電容量型素子１の可変
容量キャパシタＣ1 ，Ｃ2 の出力側に接続され、スイッ
チトキャパシタ回路３の出力側（オペアンプＯＰ１の出
力側）は主増幅器４に接続されている。
と同様にスイッチ素子φ３c とコンデンサＣf1とオペア
ンプＯＰ１とを有し、オペアンプＯＰ１の反転入力端子
側と出力側との間にスイッチ素子φ３c とコンデンサＣ
f1の並列接続体が接続され、オペアンプＯＰ１の非反転
入力端子側がグランドに接地されて構成されており、こ
のスイッチトキャパシタ回路３の入力側（オペアンプＯ
Ｐ１の反転入力端子側）は前記静電容量型素子１の可変
容量キャパシタＣ1 ，Ｃ2 の出力側に接続され、スイッ
チトキャパシタ回路３の出力側（オペアンプＯＰ１の出
力側）は主増幅器４に接続されている。
【００２７】主増幅器４は抵抗体Ｒ1 と抵抗体Ｒ2 とオ
ペアンプＯＰ２とを有して構成されており、オペアンプ
ＯＰ２の反転入力端子側には抵抗体Ｒ1 を介して前記ス
イッチトキャパシタ回路３の出力側が接続され、また、
オペアンプＯＰ２の反転入力端子側と出力側との間には
抵抗体Ｒ2 が接続されている。また、オペアンプＯＰ２
の非反転入力端子側にはサンプルホールド回路６の出力
側が接続され、また、オペアンプＯＰ２の出力側には補
償電圧生成回路５の入力側が接続される。
ペアンプＯＰ２とを有して構成されており、オペアンプ
ＯＰ２の反転入力端子側には抵抗体Ｒ1 を介して前記ス
イッチトキャパシタ回路３の出力側が接続され、また、
オペアンプＯＰ２の反転入力端子側と出力側との間には
抵抗体Ｒ2 が接続されている。また、オペアンプＯＰ２
の非反転入力端子側にはサンプルホールド回路６の出力
側が接続され、また、オペアンプＯＰ２の出力側には補
償電圧生成回路５の入力側が接続される。
【００２８】補償電圧生成回路５は抵抗体Ｒ3 とコンデ
ンサＣf2とオペアンプＯＰ３を有して構成されている。
オペアンプＯＰ３の反転入力端子側には抵抗体Ｒ3 を介
して前記主増幅器４の出力側が接続され、オペアンプＯ
Ｐ３の出力側はスイッチ素子φ２b を介してサンプルホ
ールド回路６に接続されている。オペアンプＯＰ３の反
転入力端子側と出力側との間にコンデンサＣf2が接続さ
れており、前記抵抗体Ｒ3 とコンデンサＣf2によって積
分回路12が接続されている。また、オペアンプＯＰ３の
非反転入力端子側はグランドに接地されている。
ンサＣf2とオペアンプＯＰ３を有して構成されている。
オペアンプＯＰ３の反転入力端子側には抵抗体Ｒ3 を介
して前記主増幅器４の出力側が接続され、オペアンプＯ
Ｐ３の出力側はスイッチ素子φ２b を介してサンプルホ
ールド回路６に接続されている。オペアンプＯＰ３の反
転入力端子側と出力側との間にコンデンサＣf2が接続さ
れており、前記抵抗体Ｒ3 とコンデンサＣf2によって積
分回路12が接続されている。また、オペアンプＯＰ３の
非反転入力端子側はグランドに接地されている。
【００２９】サンプルホールド回路６はコンデンナＣH
と前記スイッチ素子（ＦＥＴ素子）φ２b を有して構成
され、コンデンサＣH の一端側は前記主増幅器４のオペ
アンプＯＰ２の非反転入力端子側に接続され、コンデン
サＣH の他端側はグランドに接地されている。
と前記スイッチ素子（ＦＥＴ素子）φ２b を有して構成
され、コンデンサＣH の一端側は前記主増幅器４のオペ
アンプＯＰ２の非反転入力端子側に接続され、コンデン
サＣH の他端側はグランドに接地されている。
【００３０】前記各スイッチ素子φ１，φ２a ，φ
２b ，φ３a ，φ３b ，φ３c ，φ４a，φ４b にはス
イッチ制御信号発生器７が接続され、スイッチ制御信号
発生器７は各スイッチ素子のスイッチオン・オフ動作を
行わせるためのスイッチ制御信号を各スイッチ素子に出
力してスイッチオン・オフ動作を制御しており、このス
イッチ制御信号発生器７と上記各スイッチ素子によって
スイッチ制御回路が構成されている。
２b ，φ３a ，φ３b ，φ３c ，φ４a，φ４b にはス
イッチ制御信号発生器７が接続され、スイッチ制御信号
発生器７は各スイッチ素子のスイッチオン・オフ動作を
行わせるためのスイッチ制御信号を各スイッチ素子に出
力してスイッチオン・オフ動作を制御しており、このス
イッチ制御信号発生器７と上記各スイッチ素子によって
スイッチ制御回路が構成されている。
【００３１】図２には、スイッチ素子φ１と，φ２a ，
φ２b （以下、まとめてφ２と記す）と、φ３a ，φ３
b ，φ３c （以下、まとめてφ３と記す）と、φ４a ，
φ４b （以下、まとめてφ４と記す）とのスイッチオン
・オフ動作のタイムチャートが示されており、スイッチ
制御信号発生器７は、同図に示すフェーズ，，，
における各スイッチ素子のスイッチオン・オフ動作を
順次周期的に行わせるためのスイッチ制御信号を各スイ
ッチ素子に出力する回路構成を有している。
φ２b （以下、まとめてφ２と記す）と、φ３a ，φ３
b ，φ３c （以下、まとめてφ３と記す）と、φ４a ，
φ４b （以下、まとめてφ４と記す）とのスイッチオン
・オフ動作のタイムチャートが示されており、スイッチ
制御信号発生器７は、同図に示すフェーズ，，，
における各スイッチ素子のスイッチオン・オフ動作を
順次周期的に行わせるためのスイッチ制御信号を各スイ
ッチ素子に出力する回路構成を有している。
【００３２】上記フェーズでは、スイッチ素子φ１と
φ４がスイッチオフしスイッチ素子φ２とφ３がスイッ
チオンし、フェーズでは、フェーズに引き続きスイ
ッチ素子φ１がスイッチオフしスイッチ素子φ２がスイ
ッチオンしている状態で、スイッチ素子φ３がスイッチ
オフしスイッチ素子φ４がスイッチオンする。フェーズ
では、スイッチ素子φ２とφ４がスイッチオフしスイ
ッチ素子φ１とφ３がスイッチオンし、フェーズで
は、フェーズに引き続きスイッチ素子φ１がスイッチ
オンしスイッチ素子φ２がスイッチオフしている状態
で、スイッチ素子φ３がスイッチオフしスイッチ素子φ
４がスイッチオンする。
φ４がスイッチオフしスイッチ素子φ２とφ３がスイッ
チオンし、フェーズでは、フェーズに引き続きスイ
ッチ素子φ１がスイッチオフしスイッチ素子φ２がスイ
ッチオンしている状態で、スイッチ素子φ３がスイッチ
オフしスイッチ素子φ４がスイッチオンする。フェーズ
では、スイッチ素子φ２とφ４がスイッチオフしスイ
ッチ素子φ１とφ３がスイッチオンし、フェーズで
は、フェーズに引き続きスイッチ素子φ１がスイッチ
オンしスイッチ素子φ２がスイッチオフしている状態
で、スイッチ素子φ３がスイッチオフしスイッチ素子φ
４がスイッチオンする。
【００３３】以下に、上記構成の微少容量検出回路10の
回路動作を説明する。まず、図２に示すフェーズで
は、前記の如く、スイッチ素子φ１とφ４がスイッチオ
フしスイッチ素子φ２とφ３がスイッチオンすることか
ら、可変容量キャパシタＣ1 ，Ｃ2 は、スイッチ素子φ
２a ，φ３a ，φ３b のスイッチオン動作およびオペア
ンプＯＰ１のイマジナリーショート効果によって、電荷
Ｑ1 ，Ｑ2 が放電クリアされ、また、スイッチトキャパ
シタ回路３のコンデンサＣf1はショート状態になり、ス
イッチ素子φ３c がスイッチオンするときに発生してい
たコンデンサＣf1の電荷Ｑf1が放電クリアされる。
回路動作を説明する。まず、図２に示すフェーズで
は、前記の如く、スイッチ素子φ１とφ４がスイッチオ
フしスイッチ素子φ２とφ３がスイッチオンすることか
ら、可変容量キャパシタＣ1 ，Ｃ2 は、スイッチ素子φ
２a ，φ３a ，φ３b のスイッチオン動作およびオペア
ンプＯＰ１のイマジナリーショート効果によって、電荷
Ｑ1 ，Ｑ2 が放電クリアされ、また、スイッチトキャパ
シタ回路３のコンデンサＣf1はショート状態になり、ス
イッチ素子φ３c がスイッチオンするときに発生してい
たコンデンサＣf1の電荷Ｑf1が放電クリアされる。
【００３４】フェーズでは、フェーズに引き続きス
イッチ素子φ１がスイッチオフしスイッチ素子φ２がス
イッチオンしている状態で、スイッチ素子φ３がスイッ
チオフしスイッチ素子φ４がスイッチオンするので、可
変容量キャパシタＣ1 ，Ｃ2が放電クリアな状態のま
ま、スイッチ素子φ３c がスイッチオフした瞬間に、ス
イッチトキャパシタ回路３のコンデンサＣf1には、スイ
ッチ制御信号であるクロック信号Ｖckおよびスイッチ素
子φ３c の寄生容量Ｃs に起因したクロックフィールド
スルーによる電荷Ｑs が生じ、また、前記フェーズで
発生したオペアンプＯＰ１の漏れ電流ｉb による電荷Ｑ
i ＝∫ｉb ｄｔが生じており、総電荷Ｑf1＝Ｑs ＋Ｑi
が発生する。
イッチ素子φ１がスイッチオフしスイッチ素子φ２がス
イッチオンしている状態で、スイッチ素子φ３がスイッ
チオフしスイッチ素子φ４がスイッチオンするので、可
変容量キャパシタＣ1 ，Ｃ2が放電クリアな状態のま
ま、スイッチ素子φ３c がスイッチオフした瞬間に、ス
イッチトキャパシタ回路３のコンデンサＣf1には、スイ
ッチ制御信号であるクロック信号Ｖckおよびスイッチ素
子φ３c の寄生容量Ｃs に起因したクロックフィールド
スルーによる電荷Ｑs が生じ、また、前記フェーズで
発生したオペアンプＯＰ１の漏れ電流ｉb による電荷Ｑ
i ＝∫ｉb ｄｔが生じており、総電荷Ｑf1＝Ｑs ＋Ｑi
が発生する。
【００３５】この電荷Ｑf1の発生により、スイッチトキ
ャパシタ回路３は、コンデンサＣf1の静電容量をＣf1と
したとき、電圧Ｖsc＝（Ｑs ＋Ｑi ）／Ｃf1、つまり、
オフセット電圧Ｖosを主増幅器４に出力する。このオフ
セット電圧Ｖosを補償電圧生成回路５が主増幅器４を介
して検出し、オフセット電圧Ｖosを零にする補償電圧Ｖ
s を生成すると共に、補償電圧Ｖs を安定的にサンプル
ホールド回路６や主増幅器４に供給するために積分回路
12によって直流化する。前記の如く、このフェーズで
はスイッチ素子φ２（φ２b ）がスイッチオン状態であ
るので、上記補償電圧Ｖs がサンプルホールド回路６の
コンデンサＣH に印加して蓄積されると共に、主増幅器
４のオペアンプＯＰ２に加えられる。
ャパシタ回路３は、コンデンサＣf1の静電容量をＣf1と
したとき、電圧Ｖsc＝（Ｑs ＋Ｑi ）／Ｃf1、つまり、
オフセット電圧Ｖosを主増幅器４に出力する。このオフ
セット電圧Ｖosを補償電圧生成回路５が主増幅器４を介
して検出し、オフセット電圧Ｖosを零にする補償電圧Ｖ
s を生成すると共に、補償電圧Ｖs を安定的にサンプル
ホールド回路６や主増幅器４に供給するために積分回路
12によって直流化する。前記の如く、このフェーズで
はスイッチ素子φ２（φ２b ）がスイッチオン状態であ
るので、上記補償電圧Ｖs がサンプルホールド回路６の
コンデンサＣH に印加して蓄積されると共に、主増幅器
４のオペアンプＯＰ２に加えられる。
【００３６】主増幅器４では、反転入力端子側に入力す
るスイッチトキャパシタ回路３の出力電圧Ｖsc（オフセ
ット電圧Ｖos）を前記補償電圧Ｖs で補償し、抵抗体Ｒ
1 の抵抗値Ｒ1 に対する抵抗体Ｒ2 の抵抗値Ｒ2 の比
（Ｒ2 ／Ｒ1 ）でもって増幅し電圧ＶOUT ＝−（Ｒ2 ／
Ｒ1 ）・（Ｖos−Ｖs ）を出力する。つまり、前記オフ
セット電圧Ｖosは補償電圧Ｖs によって補償され、フェ
ーズでは−（Ｒ2 ／Ｒ1 ）倍に増幅されてもオフセッ
ト電圧Ｖosは完全に補償され主増幅器４が電圧ＶOUT ＝
０を出力する。
るスイッチトキャパシタ回路３の出力電圧Ｖsc（オフセ
ット電圧Ｖos）を前記補償電圧Ｖs で補償し、抵抗体Ｒ
1 の抵抗値Ｒ1 に対する抵抗体Ｒ2 の抵抗値Ｒ2 の比
（Ｒ2 ／Ｒ1 ）でもって増幅し電圧ＶOUT ＝−（Ｒ2 ／
Ｒ1 ）・（Ｖos−Ｖs ）を出力する。つまり、前記オフ
セット電圧Ｖosは補償電圧Ｖs によって補償され、フェ
ーズでは−（Ｒ2 ／Ｒ1 ）倍に増幅されてもオフセッ
ト電圧Ｖosは完全に補償され主増幅器４が電圧ＶOUT ＝
０を出力する。
【００３７】フェーズではスイッチ素子φ２とφ４が
スイッチオフしスイッチ素子φ１とφ３がスイッチオン
するため、可変容量キャパシタＣ2 は上記フェーズ，
に引き続き放電クリアな状態のままで、可変容量キャ
パシタＣ1 には電圧源２の出力電圧Ｖr が印加して電荷
Ｑ1 が発生する。また、上記の如く、スイッチトキャパ
シタ回路３のスイッチ素子φ３（φ３c ）がスイッチオ
ンするのでコンデンサＣf1がショート状態となり、コン
デンサＣf1の電荷Ｑf1が放電し、また、スイッチ素子φ
２b がスイッチオフすることにより、サンプルホールド
回路６のコンデンサＣH には前記フェーズで生成され
た補償電圧Ｖs がサンプリングホールドされる。
スイッチオフしスイッチ素子φ１とφ３がスイッチオン
するため、可変容量キャパシタＣ2 は上記フェーズ，
に引き続き放電クリアな状態のままで、可変容量キャ
パシタＣ1 には電圧源２の出力電圧Ｖr が印加して電荷
Ｑ1 が発生する。また、上記の如く、スイッチトキャパ
シタ回路３のスイッチ素子φ３（φ３c ）がスイッチオ
ンするのでコンデンサＣf1がショート状態となり、コン
デンサＣf1の電荷Ｑf1が放電し、また、スイッチ素子φ
２b がスイッチオフすることにより、サンプルホールド
回路６のコンデンサＣH には前記フェーズで生成され
た補償電圧Ｖs がサンプリングホールドされる。
【００３８】フェーズでは、フェーズに引き続きス
イッチ素子φ１がスイッチオンしスイッチ素子φ２がス
イッチオフしている状態で、スイッチ素子φ３がスイッ
チオフしスイッチ素子φ４がスイッチオンすることによ
り、スイッチトキャパシタ回路３のコンデンサＣf1には
クロックフィールドスルーによる電荷Ｑs が発生し、ま
た、前記フェーズで発生した可変容量キャパシタＣ1
の電荷Ｑ1 がコンデンサＣf1に移り、可変容量キャパシ
タＣ2 には電圧源２の出力電圧Ｖr が印加して電荷Ｑ2
が発生しコンデンサＣf1に逆極性の電荷−Ｑ2 を発生さ
せる。また、コンデンサＣf1には前記フェーズで生じ
ていた漏れ電流ｉb による電荷Ｑi が発生していること
から、コンデンサＣf1の総電荷Ｑf1はＱf1＝Ｑ1 −Ｑ2
＋Ｑs ＋Ｑi となり、スイッチトキャパシタ回路３は、
イッチ素子φ１がスイッチオンしスイッチ素子φ２がス
イッチオフしている状態で、スイッチ素子φ３がスイッ
チオフしスイッチ素子φ４がスイッチオンすることによ
り、スイッチトキャパシタ回路３のコンデンサＣf1には
クロックフィールドスルーによる電荷Ｑs が発生し、ま
た、前記フェーズで発生した可変容量キャパシタＣ1
の電荷Ｑ1 がコンデンサＣf1に移り、可変容量キャパシ
タＣ2 には電圧源２の出力電圧Ｖr が印加して電荷Ｑ2
が発生しコンデンサＣf1に逆極性の電荷−Ｑ2 を発生さ
せる。また、コンデンサＣf1には前記フェーズで生じ
ていた漏れ電流ｉb による電荷Ｑi が発生していること
から、コンデンサＣf1の総電荷Ｑf1はＱf1＝Ｑ1 −Ｑ2
＋Ｑs ＋Ｑi となり、スイッチトキャパシタ回路３は、
【００３９】電圧Ｖsc＝｛（Ｑ1 −Ｑ2 ）／Ｃf1｝＋
｛（Ｑs ＋Ｑi ）／Ｃf1｝＝｛Ｖr ・（Ｃ1 −Ｃ2 ）／
Ｃf1｝＋Ｖos
｛（Ｑs ＋Ｑi ）／Ｃf1｝＝｛Ｖr ・（Ｃ1 −Ｃ2 ）／
Ｃf1｝＋Ｖos
【００４０】を出力する。つまり、オフセット電圧Ｖos
成分を含んだ容量差電圧Ｖscを主増幅器４に出力する。
成分を含んだ容量差電圧Ｖscを主増幅器４に出力する。
【００４１】主増幅器４のオペアンプＯＰ２の非反転入
力端子側にはフェーズで生成されたオフセット電圧Ｖ
osを零にする補償電圧Ｖs がサンプルホールド回路６か
ら加えられており、補償電圧Ｖs によって、主増幅器４
は、前記オフセット電圧Ｖosを含んだ容量差電圧Ｖscか
らオフセット電圧Ｖos成分を取り除き（補償し）、オフ
セット電圧Ｖos成分が除去された容量差電圧を−（Ｒ2
／Ｒ1 ）の比でもって増幅し、
力端子側にはフェーズで生成されたオフセット電圧Ｖ
osを零にする補償電圧Ｖs がサンプルホールド回路６か
ら加えられており、補償電圧Ｖs によって、主増幅器４
は、前記オフセット電圧Ｖosを含んだ容量差電圧Ｖscか
らオフセット電圧Ｖos成分を取り除き（補償し）、オフ
セット電圧Ｖos成分が除去された容量差電圧を−（Ｒ2
／Ｒ1 ）の比でもって増幅し、
【００４２】電圧ＶOUT ＝−（Ｒ2 ／Ｒ1 ）・Ｖr ・
（Ｃ1 −Ｃ2 ）／Ｃf1
（Ｃ1 −Ｃ2 ）／Ｃf1
【００４３】を出力する。
【００４４】本実施の形態例によれば、スイッチ制御信
号発生器７および各スイッチ素子で構成されるスイッチ
制御回路と、主増幅器４と、補償電圧生成回路５と、サ
ンプルホールド回路６を設けたので、スイッチ制御回路
における各スイッチ素子のスイッチオン・オフ動作制御
によって、補償電圧生成回路５がオフセット電圧Ｖosを
検出してオフセット電圧Ｖosを零にする補償電圧Ｖs を
生成し、サンプルホールド回路６が上記補償電圧Ｖs を
サンプリングホールドし、この補償電圧Ｖs によって、
主増幅器４が、オフセット電圧Ｖos成分を含んだスイッ
チトキャパシタ回路３の出力容量差電圧Ｖscからオフセ
ット電圧Ｖosを除去し、オフセット電圧Ｖos成分が除去
された容量差電圧ＶOUT 、つまり、可変容量キャパシタ
Ｃ1 とＣ 2 の容量差に対応する電圧だけを検出出力する
ことができる。
号発生器７および各スイッチ素子で構成されるスイッチ
制御回路と、主増幅器４と、補償電圧生成回路５と、サ
ンプルホールド回路６を設けたので、スイッチ制御回路
における各スイッチ素子のスイッチオン・オフ動作制御
によって、補償電圧生成回路５がオフセット電圧Ｖosを
検出してオフセット電圧Ｖosを零にする補償電圧Ｖs を
生成し、サンプルホールド回路６が上記補償電圧Ｖs を
サンプリングホールドし、この補償電圧Ｖs によって、
主増幅器４が、オフセット電圧Ｖos成分を含んだスイッ
チトキャパシタ回路３の出力容量差電圧Ｖscからオフセ
ット電圧Ｖosを除去し、オフセット電圧Ｖos成分が除去
された容量差電圧ＶOUT 、つまり、可変容量キャパシタ
Ｃ1 とＣ 2 の容量差に対応する電圧だけを検出出力する
ことができる。
【００４５】このように、オフセット電圧Ｖosが除去さ
れるために、オフセット電圧Ｖosの時間や温度による変
化によって容量差電圧ＶOUT 信号がドリフトするという
ようなことがなく、また、オフセット電圧Ｖosによるノ
イズがなくなって、可変容量キャパシタＣ1 とＣ2 の容
量差に対応する電圧を精度良く検出でき、高感度な微少
容量検出回路10を提供することが可能となる。
れるために、オフセット電圧Ｖosの時間や温度による変
化によって容量差電圧ＶOUT 信号がドリフトするという
ようなことがなく、また、オフセット電圧Ｖosによるノ
イズがなくなって、可変容量キャパシタＣ1 とＣ2 の容
量差に対応する電圧を精度良く検出でき、高感度な微少
容量検出回路10を提供することが可能となる。
【００４６】特に、上記実施の形態例のようにマイクロ
マシニング技術を用いて静電容量型素子１が作製される
場合には、可変容量キャパシタＣ1 とＣ2 の容量差が小
さく容量差に対応する電圧の大きさがオフセット電圧Ｖ
osの大きさと同程度に微小であることから、オフセット
電圧Ｖosのドリフト等の悪影響が大きいが、本実施の形
態例では、前記の如く、オフセット電圧Ｖosが除去され
るので、微小な容量差電圧であっても精度良く検出でき
るという優れた効果を奏することができる。
マシニング技術を用いて静電容量型素子１が作製される
場合には、可変容量キャパシタＣ1 とＣ2 の容量差が小
さく容量差に対応する電圧の大きさがオフセット電圧Ｖ
osの大きさと同程度に微小であることから、オフセット
電圧Ｖosのドリフト等の悪影響が大きいが、本実施の形
態例では、前記の如く、オフセット電圧Ｖosが除去され
るので、微小な容量差電圧であっても精度良く検出でき
るという優れた効果を奏することができる。
【００４７】また、マイクロマシニング技術等で静電容
量型素子１が作製される場合には、前記の如く、容量差
電圧が小さいことから、スイッチトキャパシタ回路３や
主増幅器４や補償電圧生成回路５やサンプルホールド回
路６等を構成するキャパシタや抵抗体に大容量のキャパ
シタや高抵抗の抵抗体を必要とせず、このため、上記各
回路を半導体技術を用いて作製することができ、超小型
センサチップＩＣが実現でき、高感度で小型の微少容量
検出回路を提供できる。
量型素子１が作製される場合には、前記の如く、容量差
電圧が小さいことから、スイッチトキャパシタ回路３や
主増幅器４や補償電圧生成回路５やサンプルホールド回
路６等を構成するキャパシタや抵抗体に大容量のキャパ
シタや高抵抗の抵抗体を必要とせず、このため、上記各
回路を半導体技術を用いて作製することができ、超小型
センサチップＩＣが実現でき、高感度で小型の微少容量
検出回路を提供できる。
【００４８】さらに、従来例に示した図４の回路の出力
電圧ＶOUT を増幅した場合には、出力電圧ＶOUT に含ま
れるオフセット電圧Ｖos成分も増幅され、この増幅され
たオフセット電圧Ｖos成分によって、可変容量キャパシ
タＣ1 とＣ2 の容量差に対応する電圧を精度良く検出す
ることはより困難となる。これに対し、本実施の形態例
では、オフセット電圧Ｖos成分が除去された容量差電
圧、つまり、可変容量キャパシタＣ1 とＣ2 の容量差に
対応する電圧だけを増幅出力でき、可変容量キャパシタ
Ｃ1 とＣ2 の容量差の信号処理の信頼性が高められる。
電圧ＶOUT を増幅した場合には、出力電圧ＶOUT に含ま
れるオフセット電圧Ｖos成分も増幅され、この増幅され
たオフセット電圧Ｖos成分によって、可変容量キャパシ
タＣ1 とＣ2 の容量差に対応する電圧を精度良く検出す
ることはより困難となる。これに対し、本実施の形態例
では、オフセット電圧Ｖos成分が除去された容量差電
圧、つまり、可変容量キャパシタＣ1 とＣ2 の容量差に
対応する電圧だけを増幅出力でき、可変容量キャパシタ
Ｃ1 とＣ2 の容量差の信号処理の信頼性が高められる。
【００４９】なお、本発明は上記実施の形態例に限定さ
れるものではなく、様々な実施の形態を採り得る。例え
ば、上記実施の形態例ではオペアンプＯＰ１，ＯＰ２の
非反転入力端子側はグランドに接地され非反転入力端子
側の電圧を零としたが、オペアンプＯＰ１，ＯＰ２の非
反転入力端子側がグランドに接地されるとは限らず、例
えば、零以外の電圧を印加する回路と接続し、非反転入
力端子側の電圧を零以外の電圧としてもよい。
れるものではなく、様々な実施の形態を採り得る。例え
ば、上記実施の形態例ではオペアンプＯＰ１，ＯＰ２の
非反転入力端子側はグランドに接地され非反転入力端子
側の電圧を零としたが、オペアンプＯＰ１，ＯＰ２の非
反転入力端子側がグランドに接地されるとは限らず、例
えば、零以外の電圧を印加する回路と接続し、非反転入
力端子側の電圧を零以外の電圧としてもよい。
【００５０】また、本発明を構成するスイッチトキャパ
シタ回路、主増幅器、補償電圧生成回路、サンプルホー
ルド回路、スイッチ制御回路は上記実施の形態例に示す
回路構成に限定されるものではなく、スイッチトキャパ
シタ回路は対を成す可変容量キャパシタの容量差を電圧
に変換して出力する回路構成を有し、主増幅器はスイッ
チトキャパシタ回路の出力を増幅出力する回路構成を有
し、補償電圧生成回路はスイッチトキャパシタ回路のオ
フセット電圧を検出しオフセット電圧を零にする補償電
圧を生成する回路構成を有し、サンプルホールド回路は
生成された補償電圧をサンプルホールドして補償電圧を
主増幅器へ加える回路構成を有していればよく、また、
スイッチ制御回路は可変容量キャパシタの放電クリア動
作と、スイッチトキャパシタ回路のオフセット電圧を検
出して補償電圧を生成させる動作と、補償電圧をサンプ
リングホールドさせる動作と、スイッチトキャパシタ回
路の出力容量差電圧を補償電圧で補償しオフセット電圧
成分を取り除いた容量差電圧を出力させる動作とを順次
周期的に制御する回路構成を有していればよい。
シタ回路、主増幅器、補償電圧生成回路、サンプルホー
ルド回路、スイッチ制御回路は上記実施の形態例に示す
回路構成に限定されるものではなく、スイッチトキャパ
シタ回路は対を成す可変容量キャパシタの容量差を電圧
に変換して出力する回路構成を有し、主増幅器はスイッ
チトキャパシタ回路の出力を増幅出力する回路構成を有
し、補償電圧生成回路はスイッチトキャパシタ回路のオ
フセット電圧を検出しオフセット電圧を零にする補償電
圧を生成する回路構成を有し、サンプルホールド回路は
生成された補償電圧をサンプルホールドして補償電圧を
主増幅器へ加える回路構成を有していればよく、また、
スイッチ制御回路は可変容量キャパシタの放電クリア動
作と、スイッチトキャパシタ回路のオフセット電圧を検
出して補償電圧を生成させる動作と、補償電圧をサンプ
リングホールドさせる動作と、スイッチトキャパシタ回
路の出力容量差電圧を補償電圧で補償しオフセット電圧
成分を取り除いた容量差電圧を出力させる動作とを順次
周期的に制御する回路構成を有していればよい。
【００５１】さらに、上記実施の形態例では、加速度セ
ンサである静電容量型素子の例を示したが、静電容量型
素子は加速度センサに限定されるものではなく、例え
ば、角速度センサや圧力センサや変位計等の静電容量差
変化を利用して角速度や圧力や変位等を検出する静電容
量型素子でもよい。
ンサである静電容量型素子の例を示したが、静電容量型
素子は加速度センサに限定されるものではなく、例え
ば、角速度センサや圧力センサや変位計等の静電容量差
変化を利用して角速度や圧力や変位等を検出する静電容
量型素子でもよい。
【００５２】
【発明の効果】本発明によれば、静電容量型素子と電圧
源とスイッチトキャパシタ回路と主増幅器と補償電圧生
成回路とサンプルホールド回路とスイッチ制御回路を設
けて微少容量検出回路を構成したので、スイッチ制御回
路のスイッチオン・オフ制御によって、スイッチトキャ
パシタ回路が出力した容量差電圧からオフセット電圧成
分を除去して出力することができる。このように、オフ
セット電圧成分を除去した容量差電圧が出力されるの
で、出力された容量差電圧信号にオフセット電圧に起因
するノイズ成分がなく、容量差電圧信号のドリフトが抑
制されて、静電容量型素子の対を成す可変容量キャパシ
タの容量差に対応する電圧だけを精度良く検出すること
ができ、高感度、低ドリフトな微少容量検出回路を提供
できる。
源とスイッチトキャパシタ回路と主増幅器と補償電圧生
成回路とサンプルホールド回路とスイッチ制御回路を設
けて微少容量検出回路を構成したので、スイッチ制御回
路のスイッチオン・オフ制御によって、スイッチトキャ
パシタ回路が出力した容量差電圧からオフセット電圧成
分を除去して出力することができる。このように、オフ
セット電圧成分を除去した容量差電圧が出力されるの
で、出力された容量差電圧信号にオフセット電圧に起因
するノイズ成分がなく、容量差電圧信号のドリフトが抑
制されて、静電容量型素子の対を成す可変容量キャパシ
タの容量差に対応する電圧だけを精度良く検出すること
ができ、高感度、低ドリフトな微少容量検出回路を提供
できる。
【００５３】また、上記の如く、オフセット電圧成分を
除去した容量差電圧を出力できるので、可変容量キャパ
シタの容量差に対応する電圧がオフセット電圧成分と同
程度に微小である場合にも上記容量差に対応する電圧を
感度良く検出出力することが可能という優れた効果を奏
することができる。さらに、上記の如く、容量差に対応
する微小な電圧も感度良く検出できるので、スイッチト
キャパシタ回路を大容量のキャパシタや高抵抗の抵抗体
等を用いずに作製することが可能となり、微少容量検出
回路を超小型センサチップＩＣ化することができ、小型
で、かつ、高感度な微少容量検出回路を提供できる。
除去した容量差電圧を出力できるので、可変容量キャパ
シタの容量差に対応する電圧がオフセット電圧成分と同
程度に微小である場合にも上記容量差に対応する電圧を
感度良く検出出力することが可能という優れた効果を奏
することができる。さらに、上記の如く、容量差に対応
する微小な電圧も感度良く検出できるので、スイッチト
キャパシタ回路を大容量のキャパシタや高抵抗の抵抗体
等を用いずに作製することが可能となり、微少容量検出
回路を超小型センサチップＩＣ化することができ、小型
で、かつ、高感度な微少容量検出回路を提供できる。
【図１】本実施の形態例を示す回路図である。
【図２】図１の各スイッチ素子のスイッチオン・オフ動
作を示すタイムチャートである。
作を示すタイムチャートである。
【図３】静電容量型素子の一例を示す説明図である。
【図４】従来例を示す説明図である。
【図５】図３の各スイッチ素子のスイッチオン・オフ動
作を示すタイムチャートである。
作を示すタイムチャートである。
１ 静電容量型素子 ２ 電圧源 ３ スイッチトキャパシタ回路 ４ 主増幅器 ５ 補償電圧生成回路 ６ サンプルホールド回路 ７ スイッチ制御信号発生器 10 微少容量検出回路 φ１，φ２a ，φ２b ，φ３a ，φ３b ，φ３c ，φ４
a ，φ４b スイッチ素子 Ｃ1 ，Ｃ2 可変容量キャパシタ
a ，φ４b スイッチ素子 Ｃ1 ，Ｃ2 可変容量キャパシタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｇ０１Ｐ 15/125 Ｇ０１Ｄ 3/04 Ｑ (58)調査した分野(Int.Cl.7，ＤＢ名) G01D 5/24 G01B 7/00 G01D 3/028 G01L 1/14 G01L 9/12 G01P 15/125
Claims (1)
- 【請求項１】 対となる可変容量キャパシタの容量差を
発生する静電容量型素子と；この静電容量型素子の各可
変容量キャパシタに電荷を発生させるための電圧源と；
前記静電容量型素子の容量差を電圧に変換して出力する
スイッチトキャパシタ回路と；このスイッチトキャパシ
タ回路の信号を増幅出力する主増幅器と；前記スイッチ
トキャパシタ回路のオフセット電圧を検出し該オフセッ
ト電圧を零にする補償電圧を生成する補償電圧生成回路
と；前記生成された補償電圧をサンプリングホールドし
て該補償電圧を前記主増幅器へ加えるサンプルホールド
回路と；を有し、前記電圧源の下流側には静電容量型素
子の可変容量キャパシタの放電クリア動作と、可変容量
キャパシタの放電クリア状態でスイッチトキャパシタ回
路に発生するオフセット電圧を検出して前記補償電圧を
生成させる動作と、生成した補償電圧をサンプリングホ
ールドさせる動作と、静電容量型素子の各可変容量キャ
パシタに電荷を発生させてスイッチトキャパシタ回路か
ら出力される容量差電圧を前記補償電圧で補償しオフセ
ット電圧成分を取り除いた容量差電圧を出力させる容量
差検出動作とを順次周期的に制御するスイッチ制御回路
が設けられている微少容量検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24876595A JP3265942B2 (ja) | 1995-09-01 | 1995-09-01 | 微少容量検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24876595A JP3265942B2 (ja) | 1995-09-01 | 1995-09-01 | 微少容量検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0972757A JPH0972757A (ja) | 1997-03-18 |
| JP3265942B2 true JP3265942B2 (ja) | 2002-03-18 |
Family
ID=17183049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24876595A Expired - Fee Related JP3265942B2 (ja) | 1995-09-01 | 1995-09-01 | 微少容量検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3265942B2 (ja) |
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|---|---|---|---|---|
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| JPH11258264A (ja) * | 1998-03-09 | 1999-09-24 | Denso Corp | 容量式加速度センサ |
| JP4081908B2 (ja) * | 1998-09-18 | 2008-04-30 | ヤマハ株式会社 | オペアンプのオフセット電圧補償装置 |
| EP1224478A4 (en) * | 1999-10-15 | 2004-05-19 | Microsensors Inc | CONFIGURABLE INTERFACE SWITCHING OF A CAPACITIVE TRANSDUCTOR |
| JP4352562B2 (ja) | 2000-03-02 | 2009-10-28 | 株式会社デンソー | 信号処理装置 |
| WO2002042721A1 (fr) * | 2000-11-23 | 2002-05-30 | Hitachi Computer Products (Europe) S.A. | Dispositif de mesure capacitif |
| GB2436388A (en) | 2006-03-23 | 2007-09-26 | Sharp Kk | Active matrix liquid crystal device with temperature sensing capacitor arrangement |
| GB2436389A (en) * | 2006-03-23 | 2007-09-26 | Sharp Kk | Active matrix liquid crystal device with temperature measuring capacitor |
| JP4363411B2 (ja) * | 2006-04-18 | 2009-11-11 | オムロンヘルスケア株式会社 | 脈波測定装置 |
| JP4325638B2 (ja) * | 2006-04-26 | 2009-09-02 | オムロンヘルスケア株式会社 | 脈波測定装置 |
| CH698811B1 (de) * | 2006-11-02 | 2009-10-30 | Hsr Hochschule Fuer Technik Ra | Verfahren und Messsystem zum Erfassen und Verarbeiten einer physikalischen Grösse. |
| JP4797075B2 (ja) * | 2009-02-12 | 2011-10-19 | 株式会社豊田中央研究所 | 静電容量式センサ装置 |
| JP5041181B2 (ja) * | 2009-07-08 | 2012-10-03 | 株式会社デンソー | 静電容量式センサ装置 |
| CN102901845B (zh) * | 2012-10-24 | 2013-12-11 | 华东光电集成器件研究所 | 一种压阻式加速度传感器零位补偿测试装置 |
| CN103994845B (zh) | 2013-02-19 | 2019-09-10 | 精工爱普生株式会社 | 力检测装置、机械手、以及移动体 |
| KR101500400B1 (ko) * | 2013-12-10 | 2015-03-09 | 현대자동차 주식회사 | 정전 용량 검출 장치 |
| US10768020B2 (en) | 2016-08-31 | 2020-09-08 | Hitachi, Ltd. | Capacitive sensor |
-
1995
- 1995-09-01 JP JP24876595A patent/JP3265942B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0972757A (ja) | 1997-03-18 |
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