JP6038152B2 - 物理量を検出する容量性変換器システム - Google Patents

Description

[0001]本発明は、容量性変換器に関し、特に、少ない回路を用いて容量性変換器における疑似キャパシタンス及び残留静電力に起因する非線形性を減少する又は除去する技術に関する。

[0002]変換器（トランスデューサ）は、一般物理量（例えば、加速度、圧力など）を、電子回路で処理可能な量に変換する。具体的には、容量性変換器は、測定された入力信号の大きさに応じて、静電容量の変化を生成する。容量性変換器の読み出し回路は、変換器によって生成される静電容量変化を電気信号に変換する。当プロセスでは、回路は変換器の電極に電圧波形を印加する。

[0003]容量性加速度計（加速度を測定するための容量性変換器）は、機械的な検出素子、及び、読み出し回路を備える。図１は、容量性加速度計の機械的な検出素子１００の実施形態の一例を示す。この実施形態では、機械的な検出素子１００は、第１のバネ１０４と第２のバネ１０６との間に吊り下げられたプルーフマス１０２、第１の電極１１０、及び、第２の電極１１２、を備える。プルーフマス１０２の近位端は第１のバネ１０４に結合され、プルーフマス１０２の遠位端は第２のバネ１０６に結合される。第１のバネ１０４は、プルーフマス１０２の近位端に結合された第１の端部、及び、基板に結合された第２の端部、の２つの端部を備える。第２のバネ１０６は、プルーフマス１０２の遠位端に結合された第１の端部、及び、基板に結合された第２の端部、の２つの端部を備える。共通電極Ｍは、プルーフマス１０２に結合され、基板に相対するプルーフマス１０２と共に移動する。第１の電極１１０及び第２の電極１１２は、基板に相対して静止している。この実施形態では、正の基準電圧Ｖｓが第１の電極１１０に印加され、負の基準電圧−Ｖｓが第２の電極１１２に印加される。第１の可変キャパシタＣ_１は、第１の電極１１０と共通電極Ｍとの間に形成され、第２の可変キャパシタＣ_２は、第２の電極１１２と共通電極Ｍとの間に形成される。

[0004]本実施形態では、システムが静止している場合、第１の電極１１０と共通電極Ｍとの間、及び、第２の電極１１２と共通電極Ｍとの間、に実質的に等しいわずかなギャップｇ_０があり、第１の可変キャパシタＣ_１及び第２の可変キャパシタＣ_２は実質的に等しい静電容量となる。入力加速度は、基板に対してプルーフマス１０２を移動させ、電極間のギャップを変化させ、そして、第１の可変キャパシタＣ_１及び第２の可変キャパシタＣ_２の静電容量を変化させる。矢印１２０の方向の加速度は、プルーフマス１０２を、入力加速度に比例する距離Δｘ移動させる。このプルーフマス１０２の移動は、第１の電極１１０と共通電極Ｍとの間の距離をｇ_０＋Δｘへ増加させ、第２の電極１１２と共通電極Ｍとの間の距離をｇ_０−Δｘへ減少させる。これにより、キャパシタＣ_１，Ｃ_２の静電容量は変化する。可変キャパシタＣ_１，Ｃ_２の静電容量Ｃは、以下の式によって決定される。

ここでε_０は誘電体の誘電率であり、Ａは（紙の中に延在する）容量性プレートの面積であり、ｇ_０はわずかなギャップ、Δｘは加速度による変位である。読み出し回路は、キャパシタＣ_１，Ｃ_２の静電容量の変化に基づいてΔｘの値を決定する。

[0005]加速度計は、例えば自動車又は産業環境などのような、過酷な振動環境に実装される。これらの環境下では、加速度計は、良好な線形性、少ないドリフト性能、大きなフルスケールレンジが求められる。これらの適用には自己バランス加速度計が通常選択される。自己バランス加速度計は、（Ｃ_１−Ｃ_２）／（Ｃ_１＋Ｃ_２）を計測する。

[0006]図２は、自己バランシング容量性ブリッジ２００の実施形態の一例の概略図である。図２に示したスイッチトキャパシタの実装は、高抵抗の経路を必要とすることなく簡単な入力ＤＣバイアスを得られ、また、全てのプロセス及び温度にわたって安定し明確に定義された伝達関数を得られる、という利点を有している。また、アナログ−デジタル変換器（ＡＤＣ）によって直接的にデジタル化できる離散時間出力信号を提供する。図２は、自己バランシングブリッジのシングルエンドの実施形態を示している。

[0007]自己バランシングブリッジ２００は、センサコア、及び、読み出し又はインターフェース回路を備える。センサコア２１０は、例えば図１に示された検出素子１００又は当業者に知られている様々な他の容量性センサ素子のような、容量性センサコアを表している。センサコア２１０は、センサコア２１０の出力に結合された共通ノードＭを共有する２つの可変キャパシタＣ_１，Ｃ_２を備える。読み出し回路は、センサコア２１０の出力を積算器２２２へ渡すフォワードパスを備える。積算器２２２は、出力Ｖ_０に利得（ゲイン）を与える。本実施形態では、積算器２２２は、積分キャパシタＣ_ｉを有する増幅器（アンプ）２２４を備える。自己バランシングブリッジ２００は、出力電圧Ｖ_０をセンサコア２１０へフィードバックする第１のフィードバックパス２３０及び第２のフィードバックパス２４０を備える。第１のフィードバックパス２３０は、出力電圧Ｖ_０を、第１の反転増幅器２３２を介して第１の加算ノード２３４へフィードバックする。第１の加算ノード２３４は、反転された出力電圧−Ｖ_０と反転された基準電圧−Ｖ_Ｓとを加算し、結果の電圧−Ｖ_Ｓ−Ｖ_０を第１の可変センサキャパシタＣ_１へ出力する。第２のフィードバックパス２４０は、出力電圧Ｖ_０を、第２の反転増幅器２４２を介して第２の加算ノード２４４へフィードバックする。第２の加算ノード２４４は、反転された出力電圧−Ｖ_０と基準電圧Ｖ_Ｓとを加算し、結果の電圧Ｖ_Ｓ−Ｖ_０を第２の可変センサキャパシタＣ_２へ出力する。

[0008]自己バランシングブリッジ２００は、２つのセンサキャパシタＣ_１，Ｃ_２の絶対電荷を等しくしようと試みる。これらの条件下で、出力電圧は、測定されたキャパシタの差と和の比に比例する。

様々な用途のために上記比率を測定することは有意義であり、加速度センサは、１つの特定の例である。

[0009]数２式は、Ｖ_０が（Ｃ_１−Ｃ_２）／（Ｃ_１＋Ｃ_２）に比例することを示しており、数１式からＣが１／ｄ（ｄは容量性プレート間の距離である）に比例することを理解している。これら２つの式の関係は数３式で表される。

ここで、ｘは変位値を表し、ｄ_０はゼロ変位を表し、ｄ_１＝ｄ_０−ｘはキャパシタＣ_１のプレート間の距離を表し、ｄ_２＝ｄ_０＋ｘはキャパシタＣ_２のプレート間の距離を表す。数３式は、理想的なケースでは、自己バランス加速度計の出力電圧Ｖ_ｄは、変位ｘに対して線形になることを示している。しかし残念なことに、実際の実装では、数３式が考慮されていない非線形となる原因が存在する。

[0010]自己バランス加速度計における非線形の２つの主要な原因は、フィードスルー容量と残留静電力である。残留静電力（Ｃｆｔ）は、プルーフマスと検出電極との間の固定された容量である。図３は、図１に示された容量性コア３００のフィードスルー容量を示している。容量性コア３００は、第１の検出電極３０２とプルーフマス３０４との間の第１のキャパシタＣ_１と、第２の検出電極３０６とプルーフマス３０４との間の第２のキャパシタＣ_２と、を備える。容量性コア３００は、プルーフマス３０４と検出電極３０２，３０６のそれぞれとの間の不要なフィードスルー容量Ｃｆｔもまた含む。数２式及び数３式を考慮すると、フィードスルー容量Ｃｆｔは、数４式を提供する。

数４式は、フィードスルー容量に起因する非線形項であるｘ^２を導く。

[0011]残留静電力は、プルーフマスの変位を検出するために励起電圧がセンサに供給されたときにプルーフマスに生成される。これらの残留静電力を除去するために単一の増幅方法が試みられてきたがうまくいかなかった。さらに、これらの残留静電力を除去するために増幅器が追加されてきた。しかしながら、これらの追加の増幅器は、大きなチップ領域を要する。チップ領域のほぼ半分が自己バランシングブリッジのために使用される。チップ領域の追加はコストがかかる。

[0012]単一の増幅器を用いて静電力を除去する試みの方法が図４の自己バランシング容量性ブリッジ４００に示されている。容量性ブリッジ４００は、容量性コア４０２、増幅器４０４、及び、フィードバックパス４１０，４１２を備える。増幅器４０４の出力に設けられた反転器（インバータ）は別の増幅器ではなく、単に増幅器４０４の出力を反転する。コア４０２は、出力Ｖ_０を生成するために、増幅器４０４によって増幅される出力を生成する。出力Ｖ_０は、コア４０２の入力にフィードバックされ、基準電圧Ｖ_Ｓと結合される。図５は、フェーズΦ_１及びΦ_２におけるコア４０２の入力及び出力を示す。

[0013]図５Ａは、フェーズΦ_１におけるコア４０２の入力及び出力を示す。フェーズΦ_１の間、出力電圧Ｖ_０は、コア４０２のキャパシタＣ_１及びＣ_２の入力５０２，５０６へフィードバックされ、コア４０２の出力５０４はグラウンドに接続される。Ｖ_０＝（ｘ／ｄ０）×Ｖ_Ｓという関係を用いて、フェーズΦ_１の間にプルーフマスにかかる力は数５式で表される。

[0014]図５Ｂは、フェーズΦ_２におけるコア４０２の入力及び出力を示す。フェーズΦ_２の間、正の基準電圧Ｖ_Ｓは、キャパシタＣ_１の入力５０２へ供給され，負の基準電圧−Ｖ_Ｓは、キャパシタＣ_２の入力５０６へ供給され、コア４０２の出力５０４は仮想グラウンドを提供する増幅器に接続される。フェーズΦ_２の間にプルーフマスにかかる力は数６式で表される。

[0015]プルーフマスにかかる残留静電力は、フェーズΦ_１，Φ_２の間にプルーフマスにかかる力の平均として計算される。数５式と数６式を用いて、平均の力は数７式で表される。

これは、単一の増幅器の自己バランシング容量性ブリッジ４００は、非０の残留静電力を有していることを示している。

[0016]静電力を除去する他の方法が図６の自己バランシング容量性ブリッジ６００に示される。この方法は、追加の２つの増幅器、具体的には２つの加算増幅器を要する。容量性ブリッジ６００は、容量性コア６０２、フォワード増幅器６０４、２つの加算増幅器６２０，６２２、及び、フィードバックパス６１０，６１２を備える。コア６０２は、出力Ｖ_０を生成するために、フォワード増幅器６０４によって増幅される出力を生成する。出力Ｖ_０は、フィードバックパス６１０，６１２を介してコア６０２の入力にフィードバックされる。加算増幅器６２０，６２２はそれぞれ、フィードバックパス６１０，６１２に設けられる。第１のフィードバックパス６１０に設けられた第１の加算増幅器６２０は、出力信号Ｖ_０と正の基準電圧Ｖ_Ｓとを加算し、Ｖ_Ｓ−Ｖ_０を出力する。第２のフィードバックパス６１２に設けられた第２の加算増幅器６２２は、出力信号Ｖ_０と負の基準電圧−Ｖ_Ｓとを加算し、−Ｖ_Ｓ−Ｖ_０を出力する。図７は、フェーズΦ_１及びΦ_２におけるコア６０２の入力及び出力を示す。

[0017]図７Ａは、フェーズΦ_１におけるコア６０２の入力及び出力を示す。フェーズΦ_１の間、加算増幅器６２０，６２２の出力は、コア６０２のキャパシタＣ_１及びＣ_２の入力７０２，７０６へ結合され、コア６０２の出力７０４は仮想グラウンドを提供する増幅器に結合される。フェーズΦ_１の間にプルーフマスにかかる力は数８式で表される。

[0018]図７Ｂは、フェーズΦ_２におけるコア６０２の入力及び出力を示す。フェーズΦ_２の間、両キャパシタＣ_１及びＣ_２の入力７０２，７０６はグラウンドへ結合され、コア６０２の出力７０４はグラウンドへ結合される。フェーズΦ_２の間、コアにかかるすべての電圧が０Ｖになるため、プルーフマスＦ_Φ１にかかる力もまた０となる。

[0019]プルーフマスにかかる残留静電力は、フェーズΦ_１，Φ_２の間にプルーフマスにかかる力の平均として計算される。上記のとおり、両フェーズΦ_１，Φ_２の間にプルーフマスにかかる力は０であるので、平均の力もまた０になる。したがって、図６の自己バランシング容量性ブリッジ６００は静電力を除去するが、この除去を実現するために２つの加算増幅器６２０，６２２を要する。これら２つの追加の加算増幅器は、容量性ブリッジのチップ領域の約半分という、チップ領域の大きな面積を取り得る。チップ領域の追加はコストがかかる。

[0020]フィードスルー容量及び寄生容量に起因する非線形を減少する又は除去することが望まれており、また、実施形態のブリッジ６００の加算増幅器のような追加の回路が少なくて追加のチップ領域を必要とせず、残留静電力に起因する非線形を減少する又は除去することも望まれている。これらの不要な作用の減少又は除去の一方又は両方は、自己バランス容量性ブリッジにおける非線形の主要な原因を減少することになる。

[0021]物理量を検出する容量性変換器システムが開示される。前記容量性変換器システムは、容量性コア、増幅器、フィードバックパス、及び、メインクロック、を備える。前記容量性コアは、前記物理量に基づいてコア出力を生成し、第１の可変キャパシタ、第２の可変キャパシタ、前記第１の可変キャパシタに結合された第１のコア入力、前記第２の可変キャパシタに結合された第２のコア入力、及び、前記第１の可変キャパシタと前記第２の可変キャパシタとの間の共通ノードに結合されたコア出力、を備える。増幅器は、増幅器入力と増幅器出力とを有する。前記増幅器入力は前記コア出力を受信するために前記共通ノードに切り替え可能に結合され、前記増幅器出力は変換器出力を提供する。前記フィードバックパスは、前記変換器出力を前記容量性コアの前記共通ノードに切り替え可能に結合する。前記メインクロックは、第１のフェーズと第２のフェーズとを有し、前記容量性変換器システムの部品を結合するスイッチの開閉を制御する。前記メインクロックが前記第１のフェーズのときに、前記容量性コアの前記第１の入力は正の基準電圧に結合され、前記容量性コアの前記第２の入力は負の基準電圧に結合され、前記容量性コアの前記共通ノードは前記変換器出力に結合される。前記負の基準電圧は前記正の基準電圧と実質的に同じ振幅及び反対の極性を有する。前記メインクロックが前記第２のフェーズのときに、前記容量性コアの前記第１及び第２の入力はグラウンドに結合され、前記容量性コアの前記共通ノードは前記増幅器入力に結合される。前記増幅器は、前記容量性変換器システムにおける単一の増幅器とすることができる。

[0022]容量性変換器システムは、前記容量性変換器システムにおけるフィードスルー容量及び寄生容量を除去する中和キャパシタをさらに備えることができる。前記中和キャパシタは、前記容量性変換器システムにおけるフィードスルー容量及び寄生容量をオフセットするために調整されてもよい。前記中和キャパシタは、前記増幅器入力及び前記変換器出力に切り替え可能に結合され、前記メインクロックが前記第１のフェーズのときに、前記中和キャパシタは、前記変換器出力に結合され、前記メインクロックが前記第２のフェーズのときに、前記中和キャパシタは、前記増幅器入力に結合される前記容量性コアの前記共通ノードに結合されてもよい。

[0023]前記容量性コアは、第１の静止容量性プレート、第２の静止容量性プレート、第１の可動容量性プレート、及び、第２の可動容量性プレート、を含むことができ、前記第１の可動容量性プレートは、前記第２の可動容量性プレートに結合されて前記共通ノードを形成し、前記第１の可変キャパシタは、前記第１の静止容量性プレートと前記第１の可動容量性プレートとによって形成され、前記第２の可変キャパシタは、前記第２の静止容量性プレートと前記第２の可動容量性プレートとによって形成されてもよい。

[0024]第１及び第２の容量性コア、差動増幅器、第１及び第２のフィードバックパス、及び、メインクロック、を備える差動容量性変換器システムが開示される。前記第１及び第２の容量性コアはそれぞれ、物理量に基づいて、第１及び第２のコア出力を生成する。前記第１の容量性コアは、第１の可変キャパシタ、第２の可変キャパシタ、前記第１の可変キャパシタに結合された第１のコア入力、前記第２の可変キャパシタに結合された第２のコア入力、及び、前記第１の可変キャパシタと前記第２の可変キャパシタとの間の第１の共通ノードに結合された第１のコア出力、を備える。第２の容量性コアは、第３の可変キャパシタ、第４の可変キャパシタ、前記第３の可変キャパシタに結合された第３のコア入力、前記第４の可変キャパシタに結合された第４のコア入力、及び、前記第３の可変キャパシタと前記第４の可変キャパシタとの間の第２の共通ノードに結合された第２のコア出力、を備える。差動増幅器は、一対の差動入力と一対の差動出力とを有する。前記差動入力は、前記第１及び第２のコア出力を受信するために、前記第１及び第２の共通ノードに切り替え可能に結合され、前記差動出力は、前記変換器出力を提供する。第１のフィードバックパスは、前記変換器出力を前記第１の容量性コアの前記第１の共通ノードへ切り替え可能に結合する。第２のフィードバックパスは、前記変換器出力を前記第２の容量性コアの前記第２の共通ノードへ切り替え可能に結合する。メインクロックは、第１のフェーズと第２のフェーズとを有し、前記容量性変換器の部品を結合するスイッチの開閉を制御する。前記メインクロックが前記第１のフェーズのときに、前記第１の容量性コアの前記第１の入力は正の基準電圧に結合され、前記第１の容量性コアの前記第２の入力は負の基準電圧に結合され、前記第１の容量性コアの前記第１の共通ノードは前記変換器出力に結合され、前記第２の容量性コアの前記第３の入力は正の基準電圧に結合され、前記第２の容量性コアの前記第４の入力は負の基準電圧に結合され、前記第２の容量性コアの前記第２の共通ノードは反転された前記変換器出力に結合される。前記負の基準電圧は、前記正の基準電圧と実質的に同じ振幅及び反対の極性を有する。前記メインクロックが前記第２のフェーズのときに、前記容量性コアの前記第１，第２，第３，第４の入力は、共通モード電圧に結合され、前記第１及び第２の容量性コアの前記共通ノードは、前記差動増幅器の前記差動入力に結合される。前記差動増幅器の前記一対の差動入力は、反転入力と非反転入力とを備え、前記差動増幅器の前記一対の差動出力は、反転出力と非反転出力とを備える。前記反転入力は前記第１の容量性コアの前記第１の共通ノードに切り替え可能に結合され、前記非反転入力は前記第２の容量性コアの前記第２の共通ノードに切り替え可能に結合され、前記反転出力は前記第２の容量性コアの前記第２の共通ノードに切り替え可能に結合され、前記非反転出力は前記第１の容量性コアの前記第１の共通ノードに切り替え可能に結合される。前記増幅器は、前記容量性変換器システムにおける単一の増幅器とすることができる。

[0025]差動容量性変換器システムは、前記差動容量性変換器システムにおけるフィードスルー容量及び寄生容量を除去する中和キャパシタをさらに備えることができる。前記中和キャパシタは、前記差動容量性変換器システムにおけるフィードスルー容量及び寄生容量をオフセットするために調整されてもよい。前記中和キャパシタは、前記差動増幅器入力及び前記差動増幅器出力に切り替え可能に結合され、前記メインクロックが前記第１のフェーズのときに、前記中和キャパシタは、前記差動増幅器の前記差動出力の間に結合され、前記メインクロックが前記第２のフェーズのときに、前記中和キャパシタは、前記第１及び第２の容量性コアの前記第１及び第２の共通ノードに結合される前記差動増幅器の前記差動入力の間に結合される。

[0026]前記第１の容量性コアは、第１の静止容量性プレート、第２の静止容量性プレート、第１の可動容量性プレート、及び、第２の可動容量性プレート、を含むことができる。前記第１の可動容量性プレートは、前記第２の可動容量性プレートに結合されて前記第１の共通ノードを形成する。前記第１の可変キャパシタは、前記第１の静止容量性プレートと前記第１の可動容量性プレートとによって形成され、前記第２の可変キャパシタは、前記第２の静止容量性プレートと前記第２の可動容量性プレートとによって形成される。前記第２の容量性コアは、第３の静止容量性プレート、第４の静止容量性プレート、第３の可動容量性プレート、及び、第４の可動容量性プレート、を含むことができる。前記第３の可動容量性プレートは、前記第４の可動容量性プレートに結合されて前記第２の共通ノードを形成し、前記第３の可変キャパシタは、前記第３の静止容量性プレートと前記第３の可動容量性プレートとによって形成され、前記第４の可変キャパシタは、前記第４の静止容量性プレートと前記第４の可動容量性プレートとによって形成される。前記第１の可変キャパシタと前記第３の可変キャパシタは、前記物理量に対して実質的に同じように反応し、前記第２の可変キャパシタと前記第４の可変キャパシタは、前記物理量に対して実質的に同じように反応することができる。

[0027]第１及び第２の容量性コア、差動増幅器、第１及び第２のフィードバックパス、及び、メインクロック、を備える差動容量性変換器システムが開示される。第１及び第２の容量性コアは、物理量に基づいて、第１及び第２のコア出力を生成する。第１の容量性コアは、第１の可変キャパシタ、第２の可変キャパシタ、前記第１の可変キャパシタに結合された第１のコア入力、前記第２の可変キャパシタに結合された第２のコア入力、及び、前記第１の可変キャパシタと前記第２の可変キャパシタとの間の第１の共通ノードに結合された第１のコア出力を備える。第２の容量性コアは、第３の可変キャパシタ、第４の可変キャパシタ、前記第３の可変キャパシタに結合された第３のコア入力、前記第４の可変キャパシタに結合された第４のコア入力、及び、前記第３の可変キャパシタと前記第４の可変キャパシタとの間の第２の共通ノードに結合された第２のコア出力を備える。前記作動増幅器は、反転入力、非反転入力、反転出力、及び、非反転出力を有する。前記反転入力は、前記第１の容量性コアの前記第１の共通ノードに切り替え可能に結合され、前記非反転入力は、前記第２の容量性コアの前記第２の共通ノードに切り替え可能に結合され、前記反転出力は、前記第２の容量性コアの前記第２の共通ノードに切り替え可能に結合され、前記非反転出力は、前記第１の容量性コアの前記第１の共通ノードに切り替え可能に結合される。前記第１のフィードバックパスは、前記差動増幅器の前記非反転出力を前記第１の容量性コアの前記第１の共通ノードへ切り替え可能に結合する。前記第２のフィードバックパスは、前記差動増幅器の前記反転出力を前記第２の容量性コアの前記第２の共通ノードへ切り替え可能に結合する。前記メインクロックは、第１のフェーズと第２のフェーズとを有し、前記容量性変換器システムの部品を結合するスイッチの開閉を制御する。前記メインクロックが前記第１のフェーズのときに、前記第１の容量性コアの前記第１の入力は正の基準電圧に結合され、前記第１の容量性コアの前記第２の入力は負の基準電圧に結合され、前記第１の容量性コアの前記第１の共通ノードは前記差動増幅器の前記非反転出力に結合され、前記第２の容量性コアの前記第３の入力は正の基準電圧に結合され、前記第２の容量性コアの前記第４の入力は負の基準電圧に結合され、前記第２の容量性コアの前記第２の共通ノードは前記差動増幅器の反転出力に結合される。前記負の基準電圧は、前記正の基準電圧と実質的に同じ振幅及び反対の極性を有する。前記メインクロックが前記第２のフェーズのときに、前記容量性コアの前記第１，第２，第３，第４の入力は、共通モード電圧に結合され、前記第１の容量性コアの前記第１の共通ノードは、前記差動増幅器の前記反転入力に結合され、前記第２の容量性コアの前記第２の共通ノードは、前記差動増幅器の前記非反転入力に結合される。前記差動増幅器は、前記差動容量性変換器システムにおける単一の増幅器とすることができる。前記差動容量性変換器システムは、前記差動容量性変換器システムにおけるフィードスルー容量及び寄生容量を除去する中和キャパシタをさらに備えることができる。前記中和キャパシタは、前記差動増幅器の入力、及び、前記差動増幅器の出力に切り替え可能に結合され、前記メインクロックが前記第１のフェーズのときに、前記中和キャパシタは、前記差動増幅器の前記差動出力間に結合され、前記メインクロックが前記第２のフェーズのときに、前記中和キャパシタは、前記第１及び第２の容量性コアの前記第１及び第２の共通ノードに結合される前記差動増幅器の前記差動入力間に結合されてもよい。

[0028]本発明の上記の構成及び他の構成は、以下に図面とともに説明される実施形態を参照することによってより理解され明らかになるであろう。
[0029]図１は、容量性変換器の機械的な検出要素の実施形態の一例を示す図である。 [0030]図２は、シングルエンドの自己バランシング容量性ブリッジの実施形態の一例を示す図である。 [0031]図３は、容量性コアのフィードスルー容量を示す図である。 [0032]図４は、シングルエンドの自己バランシング容量性ブリッジにおいて単一の増幅器を用いて静電力を除去することを試みる技術の一例を示す図である。 [0033]図５Ａ及び図５Ｂはそれぞれ、フェーズΦ_１，Φ_２における図４の容量性コアの入力及び出力を示す図である。 [0034]図６は、シングルエンドの自己バランシング容量性ブリッジにおいて対の加算増幅器を用いて静電力を除去することを試みる技術の一例を示す図である。 [0035]図７Ａ及び図７Ｂはそれぞれ、フェーズΦ_１，Φ_２における図６の容量性コアの入力及び出力を示す図である。 [0036]図８は、単一の増幅器を使用してフィードスルー容量及び残留静電力の両方に起因する非線形性を減少又は除去するシングルエンドの自己バランシング容量性ブリッジの実施形態の一例を示す図である。 [0037]図９は、単一の差動増幅器を使用してフィードスルー容量及び残留静電力の両方に起因する非線形性を減少又は除去する差動自己バランシング容量性ブリッジの実施形態の一例を示す図である。 [0038]図１０Ａ及び図１０Ｂは、フェーズΦ_１，Φ_２における図８の容量性コアの入力及び出力を示す図であり、また、共通項及び共通モード電圧が除去された、図９の検出要素の第１及び第２のコアＣＡ及びＣＢの入力及び出力を示す図である。 [0039]図１１は、図８のシングルエンドの自己バランシング容量性ブリッジをフィードスルー容量Ｃｆｔ及び寄生容量Ｃｐとともに示す図である。 [0040]図１２は、図８のシングルエンドの自己バランシング容量性ブリッジをフィードスルー容量Ｃｆｔ、寄生容量Ｃｐ、及びオンチップの中和キャパシタＣ_Ｘとともに示す図である。 [0041]図１３は、図９の差動自己バランシング容量性ブリッジをフィードスルー容量Ｃｆｔ、寄生容量Ｃｐ、及びオンチップの中和キャパシタＣ_Ｘとともに示す図である。

[0042]いくつかの図において、対応する参照符号は対応する部品を示す。ここに記載される例示は本発明の実施形態であるが、以下に示される実施形態は、本発明の範囲を制限するよう解釈されることを意図していない。

[0043]図８は、単一の増幅器を使用してフィードスルー容量及び残留静電力の両方に起因する非線形性を減少又は除去するシングルエンドの自己バランシング容量性ブリッジ８００の実施形態の一例を示す図である。容量性ブリッジ８００は、容量性コア８０２、増幅器８０４、及び、出力電圧Ｖ_０をコア８０２の入力ではなくコア８０２の出力又は共通ノードへフィードする単一のフィードバックパス８１０を備える。正の基準電圧Ｖ_Ｓ、及び、負の基準電圧−Ｖ_Ｓは、コア８０２の入力へ切り替え可能に結合される。出力電圧Ｖ_０はフィードバックされコア８０２の出力へ切り替え可能に接続される。

[0044]図９は、単一の増幅器を使用してフィードスルー容量及び残留静電力の両方に起因する非線形性を減少又は除去する差動自己バランシング容量性ブリッジ９００の実施形態の一例を示す図である。差動容量性ブリッジ９００は、検出要素９０２、増幅器９０４、及び、２つのデュアルフィードバックパス９１０，９１２を備える。差動システム９００では、変換器９０２は、２つの分離したコアである第１のコアＣ_Ａ及び第２のコアＣ_Ｂによって実現される。第１のコアＣ_Ａは、第１のコアＣ_Ａの出力に結合された共通ノードを共有する可変キャパシタＣ_１Ａ，Ｃ_２Ａを備える。第２のコアＣ_Ｂは、第２のコアＣ_Ｂの出力に結合された共通ノードを共有する可変キャパシタＣ_１Ｂ，Ｃ_２Ｂを備える。２のコアの対応するキャパシタ入力信号に対して実質的に同じ反応をする（すなわち、Ｃ_１Ａ＝Ｃ_１Ｂ，Ｃ_２Ａ＝Ｃ_２Ｂ）。しかしながら、２つのコアによって生成される電気信号は反対の極性である。このような設計において外乱が”コモンモード”信号として表われ、読み出し回路によって拒絶される。電圧Ｖｃｍは共通モード電圧を表す。

[0045]第１のフィードバックパス９１０は、第１のコアＣ_Ａの共通ノードに切り替え可能に結合され、第１のフィードバックパス９１０は、出力信号Ｖ_０／２を第１のコアＣ_Ａの共通ノードへフィードバックする。第２のフィードバックパス９１２は、第２のコアＣ_Ｂの共通ノードに切り替え可能に結合され、第２のフィードバックパス９１２は、反転された出力信号−Ｖ_０／２を第２のコアＣ_Ｂの共通ノードへフィードバックする。増幅器９０４の反転入力は、第１のコアＣ_Ａの共通ノードに切り替え可能に結合され、増幅器９０４の非反転入力は、第２のコアＣ_Ｂの共通ノードに切り替え可能に結合される。正の基準電圧Ｖｓ／２及び負の基準電圧−Ｖｓ／２は、第１のコアＣ_Ａの可変キャパシタＣ_１Ａ，Ｃ_２Ａの入力に切り替え可能に結合され、また、第２のコアＣ_Ｂの可変キャパシタＣ_１Ｂ，Ｃ_２Ｂの入力に切り替え可能に結合される。

[0046]図１０は、フェーズΦ_１，Φ_２におけるコア８０２の入力及び出力を示す図である。これらはまた、検出要素９０２の第１のコアＣ_Ａ及び第２のコアＣ_Ｂの入力および出力でもあり、共通ターム及び共通モード電圧が削除される。図１０Ａは、フェーズΦ_１における入力及び出力を示している。フェーズΦ_１の間、キャパシタＣ１及びＣ２の入力１００２，１００６は基準電圧Ｖｓ及び−Ｖｓに結合され、共通ノードすなわち出力は出力電圧Ｖ_０に結合される。したがって、キャパシタＣ１にかかる電圧はＶｓ−Ｖ０になり、キャパシタＣ２にかかる電圧は−Ｖｓ−Ｖ_０になる。フェーズΦ_１の間にプルーフマスにかかる力は数９によって表される。

[0047]図１０Ｂは、フェーズΦ_２における入力及び出力を示している。フェーズΦ_２の間、両キャパシタＣ１及びＣ２の入力１００２，１００６はグラウンドまたは共通モード電圧Ｖｃｍに結合され、共通ノードすなわち出力１００４は仮想グラウンド又は共通モード電圧Ｖｃｍを供給する増幅器に結合される。フェーズΦ_２の間、コアにかかるすべての電圧が０または同じになるので、プルーフマスＦ_Φ１もまた０になる。

[0048]両フェーズΦ_１，Φ_２の間プルーフマスにかかる力が０になるので、プルーフマスにかかる平均の力又は残留静電力もまた０になる。したがって、図８のシングルエンド自己バランシング容量性ブリッジ８００、及び、図９の差動自己バランシング容量性ブリッジ９００は両方とも、単一増幅器を用いて静電力を除去することができる。

[0049]図１１は、図８のシングルエンドの自己バランシング容量性ブリッジ８００を、プルーフマスとコア８０２の検出要素との間のフィードスルー容量Ｃｆｔ、及び、ＭＥＭＳプルーフマスからＭＥＭＳ基板への寄生容量に起因する寄生容量Ｃｐ、とともに示す図である。フィードスルー容量及び寄生容量が存在することによって伝達関数は数１０式のようになる。

フィードスルー容量及び寄生容量の項２Ｃｆｔ＋Ｃｐは、不要な非線形性を引き起こす。

[0050]図１２は、図８のシングルエンドの自己バランシング容量性ブリッジ８００をフィードスルー容量Ｃｆｔ、寄生容量Ｃｐ、及びオンチップの中和キャパシタＣ_Ｘとともに示す図である。オンチップの中和キャパシタは、フィードスルー容量及び寄生容量をオフセットするためにＣｘ＝Ｃｐ＋２Ｃｆｔとなるよう回路を調整することによってバランスされた単なる材料であってもよい。増幅器８０４の出力にある反転器は分離された増幅器ではなく、単に増幅器８０４の出力を反転するものである。中和キャパシタを含むことによって、伝達関数は数１１式のようになる。

中和キャパシタはフィードスルー容量及び寄生容量を実質的に除去し、その結果、フィードスルー容量及び寄生容量に起因する不要な非線形性を除去する又は少なくとも減少することができる。

[0051]図１３は、図９の差動自己バランシング容量性ブリッジ９００を、プルーフマスとコアの検出電極との間のフィードスルー容量Ｃｆｔ、プルーフマスとコアの基板との間の寄生容量Ｃｐ、及びオンチップの中和キャパシタＣ_Ｘとともに示す図である。シングルエンドのブリッジでは、中和キャパシタＣｘは、フィードスルー容量Ｃｆｔ及び寄生容量Ｃｐをオフセットするために回路を調整することによってバランスされた単なる材料であってもよい。中和キャパシタは、フィードスルー容量及び寄生容量を実質的に除去するように選択され、その結果、フィードスルー容量及び寄生容量に起因する不要な非線形性を除去する又は少なくとも減少することができる。

[0052]図８は、シングルエンドの自己バランシング容量性ブリッジの実施形態の一例を示し、図９は、差動自己バランシング容量性ブリッジの実施形態の一例を示し、これらは、回路を追加することなしにフィードスルー容量及び寄生容量に起因する又は残留静電力に起因する非線形性を除去又は減少することができる。これらの例示的な実施形態は、例えば加算増幅器を追加することによってチップ領域を大きく増大することなく、自己バランス容量性ブリッジの非線形性の主要な原因を除去又は減少する。

Claims (7)

1. 物理量を検出する容量性変換器システムであって、
   前記容量性変換器システムは、
   前記物理量に基づいてコア出力を生成する容量性コアであって、第１の可変キャパシタ、第２の可変キャパシタ、前記第１の可変キャパシタに結合された第１のコア入力、前記第２の可変キャパシタに結合された第２のコア入力、及び、前記第１の可変キャパシタと前記第２の可変キャパシタとの間の共通ノードに結合されたコア出力、を備えた、容量性コアと、
   増幅器入力と増幅器出力とを有する増幅器であって、前記増幅器入力は前記コア出力を受信するために前記共通ノードに切り替え可能に結合され、前記増幅器出力は変換器出力を提供する、増幅器と、
   前記変換器出力を前記容量性コアの前記共通ノードに切り替え可能に結合するフィードバックパスと、
   第１のフェーズと第２のフェーズとを有するメインクロックであって、前記容量性変換器システムの部品を結合するスイッチの開閉を制御する、メインクロックと、を備え、
   前記メインクロックが前記第１のフェーズのときに、前記容量性コアの前記第１の入力は正の基準電圧に結合され、前記容量性コアの前記第２の入力は負の基準電圧に結合され、前記容量性コアの前記共通ノードは前記変換器出力に結合され、前記負の基準電圧は前記正の基準電圧と実質的に同じ振幅及び反対の極性を有し、
   前記メインクロックが前記第２のフェーズのときに、前記容量性コアの前記第１及び第２の入力はグラウンドに結合され、前記容量性コアの前記共通ノードは前記増幅器入力に結合される、
   容量性変換器システム。
2. 請求項１の容量性変換器システムにおいて、
   前記増幅器は、前記容量性変換器システムにおける単一の増幅器である、
   容量性変換器システム。
3. 請求項１の容量性変換器システムにおいて、
   中和キャパシタをさらに備え、
   前記中和キャパシタは、前記容量性変換器システムにおけるフィードスルー容量及び寄生容量を除去する、
   容量性変換器システム。
4. 請求項３の容量性変換器システムにおいて、
   前記中和キャパシタは、前記容量性変換器システムにおけるフィードスルー容量及び寄生容量をオフセットするために調整される、
   容量性変換器システム。
5. 請求項３の容量性変換器システムにおいて、
   前記中和キャパシタは、前記増幅器入力及び前記変換器出力に切り替え可能に結合され、前記メインクロックが前記第１のフェーズのときに、前記中和キャパシタは、前記変換器出力に結合され、前記メインクロックが前記第２のフェーズのときに、前記中和キャパシタは、前記増幅器入力に結合される前記容量性コアの前記共通ノードに結合される、
   容量性変換器システム。
6. 請求項５の容量性変換器システムにおいて、
   前記増幅器は、前記容量性変換器システムにおける単一の増幅器である、
   容量性変換器システム。
7. 請求項６の容量性変換器システムにおいて、
   前記容量性コアは、第１の静止容量性プレート、第２の静止容量性プレート、第１の可動容量性プレート、及び、第２の可動容量性プレート、を含み、
   前記第１の可動容量性プレートは、前記第２の可動容量性プレートに結合されて前記共通ノードを形成し、
   前記第１の可変キャパシタは、前記第１の静止容量性プレートと前記第１の可動容量性プレートとによって形成され、
   前記第２の可変キャパシタは、前記第２の静止容量性プレートと前記第２の可動容量性プレートとによって形成される、
   容量性変換器システム。

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