JP6087927B2

JP6087927B2 - 容量性センサのための表面充電の減少技術

Info

Publication number: JP6087927B2
Application number: JP2014528526A
Authority: JP
Inventors: ペトコフ，ウラジーミル; バラチャンドラン，ガネーシュ
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 2011-08-29
Filing date: 2012-08-28
Publication date: 2017-03-01
Anticipated expiration: 2032-08-28
Also published as: US20130049775A1; EP2751527B1; WO2013033113A1; US20130049774A1; CN103842778A; EP2751527A1; CN103842778B; US8854055B2; US8866498B2; JP2014529747A

Description

[0001]本発明は、容量性変換器に関し、特に、容量性変換器の表面充電の増大を減少させる技術に関する。

[0002]変換器（トランスデューサ）は、一般物理量（例えば、加速度、圧力など）を、電子回路で処理可能な量に変換する。具体的には、容量性変換器は、測定された入力信号の大きさに応じて、静電容量の変化を生成する。容量性変換器の読み出し回路は、変換器によって生成される静電容量変化を電気信号に変換する。当プロセスでは、回路は変換器の電極に電圧波形を印加する。

[0003]容量性加速度計（加速度を測定するための容量性変換器）は、機械的な検出素子、及び、読み出し回路を備える。図１は、容量性加速度計の機械的な検出素子１００の実施形態の一例を示す。この実施形態では、機械的な検出素子１００は、第１のバネ１０４と第２のバネ１０６との間に吊り下げられたおもり１０２、第１の電極１１０、及び、第２の電極１１２、を備える。おもり１０２の近位端は第１のバネ１０４に結合され、おもり１０２の遠位端は第２のバネ１０６に結合される。第１のバネ１０４は、おもり１０２の近位端に結合された第１の端部、及び、基板に結合された第２の端部、の２つの端部を備える。第２のバネ１０６は、おもり１０２の遠位端に結合された第１の端部、及び、基板に結合された第２の端部、の２つの端部を備える。共通電極Ｍは、おもり１０２に結合され、基板に相対するおもり１０２と共に移動する。第１の電極１１０及び第２の電極１１２は、基板に相対して静止している。この実施形態では、正の基準電圧Ｖｓが第１の電極１１０に印加され、負の基準電圧−Ｖｓが第２の電極１１２に印加される。第１の可変キャパシタＣ_１は、第１の電極１１０と共通電極Ｍとの間に形成され、第２の可変キャパシタＣ_２は、第２の電極１１２と共通電極Ｍとの間に形成される。

[0004]本実施形態では、システムが静止している場合、第１の電極１１０と共通電極Ｍとの間、及び、第２の電極１１２と共通電極Ｍとの間、に実質的に等しいわずかなギャップｇ_０があり、第１の可変キャパシタＣ_１及び第２の可変キャパシタＣ_２は実質的に等しい静電容量となる。入力加速度は、基板に対しておもり１０２を移動させ、電極間のギャップを変化させ、そして、第１の可変キャパシタＣ_１及び第２の可変キャパシタＣ_２の静電容量を変化させる。矢印１２０の方向の加速度は、おもり１０２を、入力加速度に比例する距離Δｘ移動させる。このおもり１０２の移動は、第１の電極１１０と共通電極Ｍとの間の距離をｇ_０＋Δｘへ増加させ、第２の電極１１２と共通電極Ｍとの間の距離をｇ_０−Δｘへ減少させる。これにより、キャパシタＣ_１，Ｃ_２の静電容量は変化する。可変キャパシタＣ_１，Ｃ_２の静電容量Ｃは、以下の式によって決定される。

ここでε_０は誘電体の誘電率であり、Ａは（紙の中に延在する）容量性プレートの面積であり、ｇ_０はわずかなギャップ、Δｘは加速度による変位である。読み出し回路は、キャパシタＣ_１，Ｃ_２の静電容量の変化に基づいてΔｘの値を決定する。

[0005]図２は、自己バランシング容量性ブリッジ２００の実施形態の一例の概略図である。図２に示したスイッチトキャパシタの実装は、高抵抗の経路を必要とすることなく簡単な入力ＤＣバイアスを得られ、また、全てのプロセス及び温度にわたって安定し明確に定義された伝達関数を得られる、という利点を有している。また、アナログ−デジタル変換器（ＡＤＣ）によって直接的にデジタル化できる離散時間出力信号を提供する。図２は、自己バランシングブリッジのシングルエンドの実施形態を示している。

[0006]自己バランシングブリッジ２００は、センサコア、及び、読み出し又はインターフェース回路を備える。センサコア２１０は、例えば図１に示された検出素子１００又は当業者に知られている様々な他の容量性センサ素子のような、容量性センサコアを表している。センサコア２１０は、センサコア２１０の出力に結合された共通ノードＭを共有する２つの可変キャパシタＣ_１，Ｃ_２を備える。読み出し回路は、センサコア２１０の出力を積算器２２２へ渡すフォワードパスを備える。積算器２２２は、出力Ｖ_０に利得（ゲイン）を与える。本実施形態では、積算器２２２は、積分キャパシタＣ_ｉを有する増幅器（アンプ）２２４を備える。自己バランシングブリッジ２００は、出力電圧Ｖ_０をセンサコア２１０へフィードバックする第１のフィードバックパス２３０及び第２のフィードバックパス２４０を備える。第１のフィードバックパス２３０は、出力電圧Ｖ_０を、第１の反転増幅器２３２を介して第１の加算ノード２３４へフィードバックする。第１の加算ノード２３４は、反転された出力電圧−Ｖ_０と反転された基準電圧−Ｖ_Ｓとを加算し、結果の電圧−Ｖ_Ｓ−Ｖ_０を第１の可変センサキャパシタＣ_１へ出力する。第２のフィードバックパス２４０は、出力電圧Ｖ_０を、第２の反転増幅器２４２を介して第２の加算ノード２４４へフィードバックする。第２の加算ノード２４４は、反転された出力電圧−Ｖ_０と基準電圧Ｖ_Ｓとを加算し、結果の電圧Ｖ_Ｓ−Ｖ_０を第２の可変センサキャパシタＣ_２へ出力する。

[0007]自己バランシングブリッジ２００は、２つのセンサキャパシタＣ_１，Ｃ_２の絶対電荷を等しくしようと試みる。これらの条件下で、出力電圧は、測定されたキャパシタの差と和の比に比例する。

様々な用途のために上記比率を測定することは有意義であり、加速度センサは、１つの特定の例である。

[0008]図３は、図２のブリッジキャパシタＣ_１，Ｃ_２にかかる電圧波形を示している。キャパシタＣ_１にかかる電圧であるＶ_ｃ１、及び、キャパシタＣ_２にかかる電圧であるＶ_ｃ２は、非０平均値であることは明らかである。マイクロマシン変換器の電極のペアに非０平均値の電圧波形を与えると表面充電の増大を導き、システムの動作を阻害することがあることはよく知られている。表面充電の増加による１つの特定の結論は、アプリケーションの重要なパラメータであるＤＣオフセットのドリフトである。

[0009]図２の回路の第２の欠点は、信号が単一の信号線２１２を介してアンプの入力に転送されることである。また、”シングルエンド”での実装は不要な干渉を導きやすいことはよく知られている。図４に示すように、差動信号処理は、この問題の解決策として一般的である。

[0010]図４は、差動自己バランシング容量性ブリッジシステム４００の実施形態を例示したものである。差動システム４００は、検出要素４０２、デュアル転送パス４１０、及び、２つのデュアルフィードバックパス４２０，４３０を備える。差動システム４００では、変換器４０２は、２つの独立した第１のコアＣ_Ａ、及び、第２のコアＣ_Ｂによって実現される。第１のコアＣ_Ａは、第１のコアＣ_Ａの出力に結合された共通ノードを共有する可変キャパシタＣ_１Ａ，Ｃ_２Ａを備える。第２のコアＣ_Ｂは、第２のコアＣ_Ｂの出力に結合された共通ノードを共有する可変キャパシタＣ_１Ｂ，Ｃ_２Ｂを備える。２つのコアの対応するキャパシタは、入力信号に対して実質的に同じように振る舞う（例えば、Ｃ_１Ａ＝Ｃ_１Ｂ、Ｃ_２Ａ＝Ｃ_２Ｂ）。しかしながら、２つのコアによって生成される電気信号は極性が反対である。このような設計において外乱が”コモンモード”信号として表われ、読み出し回路によって拒絶される。

[0011]フォワードパス４１０は、検出要素４０２の２つのコアから出力された信号を受け取り、それらを積分器４１２へ渡し、出力信号Ｖ_０を生成する。第１のフィードバックパス４２０は、出力信号Ｖ_０を第１の加算ノード４２２へフィードバックする。第１の加算ノード４２２は、出力信号を反転し、正の基準電圧Ｖ_Ｓと加算し、第１の加算信号−Ｖ_０＋Ｖ_Ｓを生成する。（−Ｖ_０＋Ｖ_Ｓ）／２の電圧が第１のコアＣ_ＡのキャパシタＣ_１Ａへ供給され、−（−Ｖ_０＋Ｖ_Ｓ）／２の電圧が第２のコアＣ_ＢのキャパシタＣ_１Ｂへ供給される。第２のフィードバックパス４３０は、出力信号Ｖ_０を第２の加算ノード４３２へフィードバックする。第２の加算ノード４３２は、出力信号を反転し、反転リファレンス電圧−Ｖ_Ｓと加算し、第２の加算信号−Ｖ_０−Ｖ_Ｓを生成する。（−Ｖ_０−Ｖ_Ｓ）／２の電圧が第１のコアＣ_ＡのキャパシタＣ_２Ａへ供給され、−（−Ｖ_０−Ｖ_Ｓ）／２の電圧が第２のコアＣ_ＢのキャパシタＣ_２Ｂへ供給される。

[0012]図５は、図４の差動システム４００用の変換器コア４０２のブリッジキャパシタにかかる電圧波形を示している。電圧波形は非０平均値となっており、その結果、表面充電の問題はこの差動回路でも同様に存続することは明らかである。

[0013]表面充電の増大を減らしＤＣオフセットのドリフトを減らすために、実質的に０平均の電圧が電極にかかることが望まれる。

[0014]物理量を検出する差動容量性変換器システムが開示される。前記差動容量性変換器システムは、第１及び第２の容量性コア、及び、チョッピングシステムを備える。前記第１及び第２の容量性コアはそれぞれ、前記物理量に基づいて第１のコア出力、及び、第２のコア出力を生成する。第１の容量性コアは、第１の可変キャパシタ、第２の可変キャパシタ、前記第１の可変キャパシタに結合された第１のコア入力、前記第２の可変キャパシタに結合された第２のコア入力、及び、前記第１の可変キャパシタと前記第２の可変キャパシタとの間の第１の共通ノードに結合された第１のコア出力、を備える。前記第２の容量性コアは、第３の可変キャパシタ、第４の可変キャパシタ、前記第３の可変キャパシタに結合された第３のコア入力、前記第４の可変キャパシタに結合された第４のコア入力、及び、前記第３の可変キャパシタと前記第４の可変キャパシタとの間の第２の共通ノードに結合された第２のコア出力、を備える。前記チョッピングシステムは、高い状態と低い状態とを有し、前記第１及び第２の容量性コアと結合される。前記チョッピングシステムは、第１の正の信号に結合された第１のチョッピング入力、第２の負の信号に結合された第２のチョッピング入力、第１の負の信号に結合された第３のチョッピング入力、第２の正の信号に結合された第４のチョッピング入力、第１のチョッピング出力、及び、第２のチョッピング出力を備える。前記チョッピングシステムが高い状態のとき、前記第１のチョッピング入力は前記第１のコア入力に結合され、前記第２のチョッピング入力は前記第２のコア入力に結合され、前記第３のチョッピング入力は前記第３のコア入力に結合され、前記第４のチョッピング入力は前記第４のコア入力に結合され、前記第１のチョッピング出力は前記第１のコア出力に結合され、前記第２のチョッピング出力は前記第２のコア出力に結合され、前記チョッピングシステムが低い状態のとき、前記第１のチョッピング入力は前記第３のコア入力に結合され、前記第２のチョッピング入力は前記第４のコア入力に結合され、前記第３のチョッピング入力は前記第１のコア入力に結合され、前記第４のチョッピング入力は前記第２のコア入力に結合され、前記第１のチョッピング出力は前記第２のコア出力に結合され、前記第２のチョッピング出力は前記第１のコア出力に結合される。前記第１の正の信号は、前記第１の負の信号と実質的に同じ振幅及び反対の極性を有し、前記第２の負の信号は、前記第２の正の信号と実質的に同じ振幅及び反対の極性を有する。

[0015]前記差動容量性変換器システムは、前記第１及び第２のコア出力を受信し、変換器信号を生成する積分回路をさらに備えることができる。前記差動容量性変換器システムは、第１及び第２の差動加算回路をさらに備えることができる。前記第１の差動加算回路は、前記変換器信号を基準電圧と加算し、前記第１の正の信号と前記第１の負の信号を生成する。前記第２の差動加算回路は、前記変換器信号を反転された基準電圧と加算し、前記第２の正の信号と前記第２の負の信号を生成する。前記基準電圧と前記反転された基準電圧は、実質的に同じ振幅と反対の極性を有する。前記差動容量性変換器システムは、前記変換器信号を前記第１の差動加算回路へフィードバックする第１のフィードバックパスと、前記変換器信号を前記第２の差動加算回路へフィードバックする第２のフィードバックパスと、をさらに備えることができる。

[0016]前記第１の可変キャパシタと前記第３の可変キャパシタは、前記物理量に対して実質的に同じ反応をすることができ、また、前記第２の可変キャパシタと前記第４の可変キャパシタは、前記物理量に対して実質的に同じ反応をすることができる。前記第１の容量性コアは、第１の固定容量性プレート、第２の固定容量性プレート、第１の可動容量性プレート、及び、第２の可動容量性プレートを備えることができる。前記第１の可動容量性プレートは前記第２の可動容量性プレートに結合され、前記第１の可変キャパシタは前記第１の固定容量性プレートと前記第１の可動容量性プレートとによって形成され、前記第２の可変キャパシタは前記第２の固定容量性プレートと前記第２の可動容量性プレートとによって形成される。前記第２の容量性コアは、第３の固定容量性プレート、第４の固定容量性プレート、第３の可動容量性プレート、及び、第４の可動容量性プレートを備えることができる。前記第３の可動容量性プレートは前記第４の可動容量性プレートに結合され、前記第３の可変キャパシタは前記第３の固定容量性プレートと前記第３の可動容量性プレートとによって形成され、前記第４の可変キャパシタは前記第４の固定容量性プレートと前記第４の可動容量性プレートとによって形成される。前記第１の可動容量性プレートは前記第３の可動容量性プレートに結合され得る。

[0017]前記差動容量性変換器システムは、メインクロック周波数を有するメインクロックと、チョッピングクロック周波数を有するチョッピングクロックと、をさらに備えることができる。前記メインクロックは、前記第１及び第２の容量性コアの充電及び放電を制御し、前記チョッピングクロックは、前記チョッピングシステムの前記高い状態及び前記低い状態を制御することができる。前記メインクロック周波数及び前記チョッピングクロック周波数は、前記第１のコア入力、前記第２のコア入力、前記第３のコア入力、及び、前記第４のコア入力のそれぞれにおいて、経時的に平均電圧を実質的に０ボルトにするよう選択されることができる。前記メインクロック周波数は、前記チョッピングクロック周波数の２倍とすることができる。

[0018]第１及び第２の容量性コアと、前記第１及び第２の容量性コアと結合され高い状態と低い状態との間で変動するチョッピングシステムとを備え、物理量を検出する容量性変換器システムが記載される。前記第１及び第２の容量性コアは、第１及び第２のコア出力をそれぞれ生成する。前記第１の容量性コアは、第１の可変キャパシタ、第２の可変キャパシタ、前記第１の可変キャパシタに結合された第１のコア入力、前記第２の可変キャパシタに結合された第２のコア入力、及び、前記第１の可変キャパシタと前記第２の可変キャパシタとの間の第１の共通ノードに結合された第１のコア出力を備える。前記第２の容量性コアは、第３の可変キャパシタ、第４の可変キャパシタ、前記第３の可変キャパシタに結合された第３のコア入力、前記第４の可変キャパシタに結合された第４のコア入力、及び、前記第３の可変キャパシタと前記第４の可変キャパシタとの間の第２の共通ノードに結合された第２のコア出力を備える。前記チョッピングシステムが低い状態のとき、前記第１及び第２のコア入力の第１のハイ入力は正電圧を受信し、前記第１及び第２のコア入力の第１のロー入力は負電圧を受信し、前記第３及び第４のコア入力の第２のハイ入力は正電圧を受信し、前記第３及び第４のコア入力の第２のロー入力は負電圧を受信する。前記第１のハイ入力と前記第１のロー入力は異なる入力であり、前記第２のハイ入力と前記第２のロー入力は異なる入力である。前記チョッピングシステムが高い状態のとき、前記第１のハイ入力は負電圧を受信し、前記第１のロー入力は正電圧を受信し、前記第２のハイ入力は負電圧を受信し、前記第２のロー入力は正電圧を受信する。前記チョッピングシステムが前記低い状態のとき、前記第１のハイ入力及び前記第１のロー入力は前記第１及び第２のコア出力に基づいて出力信号に結合され、前記第２のハイ入力は正の基準電圧に結合され、前記第２のロー入力は負の基準電圧に結合される。前記負の基準電圧は前記正の基準信号と実質的に同じ振幅及び反対の極性を有する。前記チョッピングシステムが前記低い状態のとき、前記第１のハイ入力は前記負の基準電圧に結合され、前記第１のロー入力は正の基準電圧に結合され、前記第２のハイ入力及び前記第２のロー入力は前記出力信号に結合される。前記容量性変換器システムは、反転入力及び非反転入力を有する積分回路をさらに備えることができる。前記積分回路は、前記出力信号を生成することができる。前記第１のコア出力は前記積分回路の前記反転入力に結合され、前記第２のコア出力は前記積分回路の前記非反転入力に結合されることができる。

[0019]第１及び第２の容量性コア、チョッピングシステム、出力回路、メインクロック、及び、チョッピングクロックを備え、物理量を検出する差動容量性変換器システムが記載される。第１及び第２の容量性コアは前記物理量に基づいて第１及び第２のコア出力をそれぞれ生成する。前記第１の容量性コアは、第１の可変キャパシタ、第２の可変キャパシタ、前記第１の可変キャパシタに結合された第１のコア入力、前記第２の可変キャパシタに結合された第２のコア入力、及び、前記第１の可変キャパシタと前記第２の可変キャパシタとの間の第１の共通ノードに結合された第１のコア出力、を備える。前記第２の容量性コアは、第３の可変キャパシタ、第４の可変キャパシタ、前記第３の可変キャパシタに結合された第３のコア入力、前記第４の可変キャパシタに結合された第４のコア入力、及び、前記第３の可変キャパシタと前記第４の可変キャパシタとの間の第２の共通ノードに結合された第２のコア出力、を備える。前記チョッピングシステムは、高い状態と低い状態とを備え、前記第１及び第２の容量性コアに結合される。前記チョッピングシステムは、第１の正の信号に結合された第１のチョッピング入力、第２の負の信号に結合された第２のチョッピング入力、第１の負の信号に結合された第３のチョッピング入力、第２の正の信号に結合された第４のチョッピング入力、第１のチョッピング出力、及び、第２のチョッピング出力、を備える。前記出力回路は、前記第１及び第２のコア出力を受信し、変換器信号を生成する。前記メインクロックは、メインクロック周波数を有し、前記第１及び第２の容量性コアの充電及び放電を制御する。前記チョッピングクロックは、チョッピングクロック周波数を有し、前記チョッピングシステムの前記高い状態及び前記低い状態を制御することができる。前記チョッピングシステムが高い状態のときに、前記第１のチョッピング入力は前記第１のコア入力に結合され、前記第２のチョッピング入力は前記第２のコア入力に結合され、前記第３のチョッピング入力は前記第３のコア入力に結合され、前記第４のチョッピング入力は前記第４のコア入力に結合され、前記第１のチョッピング出力は前記第１のコア出力に結合され、前記第２のチョッピング出力は前記第２のコア出力に結合される。前記チョッピングシステムが前記低い状態のときに、前記第１のチョッピング入力は前記第３のコア入力に結合され、前記第２のチョッピング入力は前記第４のコア入力に結合され、前記第３のチョッピング入力は前記第１のコア入力に結合され、前記第４のチョッピング入力は前記第２のコア入力に結合され、前記第１のチョッピング出力は前記第２のコア出力に結合され、前記第２のチョッピング出力は前記第１のコア出力に結合される。前記第１の正の信号は、前記第１の負の信号と実質的に同じ振幅及び反対の極性を有し、前記第２の負の信号は、前記第２の正の信号と実質的に同じ振幅及び反対の極性を有することができる。前記メインクロック周波数及び前記チョッピングクロック周波数は、前記第１のコア入力、前記第２のコア入力、前記第３のコア入力、及び、前記第４のコア入力のそれぞれにおいて、経時的に平均電圧を実質的に０ボルトにするように選択されることができる。前記メインクロック周波数は、前記チョッピングクロック周波数の２倍とすることができる。

[0020]前記差動容量性変換器システムは、第１及び第２の差動加算回路をさらに備えることができる。第１の差動加算回路は、前記変換器信号を基準電圧と加算し、前記第１の正の信号と前記第１の負の信号を生成する。前記第２に差動加算回路は、前記変換器信号を反転された基準電圧と加算し、前記第２の正の信号と前記第２の負の信号を生成する。前記基準電圧と前記反転された基準電圧は、実質的に同じ振幅と反対の極性を有する。前記第１の可変キャパシタと前記第３の可変キャパシタは、前記物理量に対して実質的に同じように反応し、前記第２の可変キャパシタと前記第４の可変キャパシタは、前記物理量に対して実質的に同じように反応することができる。

[0021]本発明の上記の構成及び他の構成は、以下に図面とともに説明される実施形態を参照することによってより理解され明らかになるであろう。
［図１］[0022]図１は、容量性変換器の機械的な検出要素の実施形態の一例を示す図である。
［図２］[0023]図２は、シングルエンドの自己バランシング容量性ブリッジの実施形態の一例を示す図である。
［図３］[0024]図３は、図２のブリッジキャパシタにかかる電圧波形を例示した図である。
［図４］[0025]図４は、差動自己バランシング容量ブリッジの一例の実施形態を示す図である。
［図５］[0026]図５は、図４のブリッジキャパシタにかかる電圧波形を例示した図である。
［図６］[0027]図６は、差動回路のターミナルの３つのバリエーションを示したものであり、（ａ）は単に差動回路のターミナル接続を表し、（ｂ）は反転ターミナル接続を表し、（ｃ）は入れ替えターミナル接続を示している。
［図７］[0028]図７は、差動回路における、単なる直接ターミナル接続及び入れ替えターミナル接続をより詳細に示す図である。
［図８］[0029]図８は、変換器キャパシタに実質的な０平均電圧を印加することができる差動自己バランシングブリッジの実施形態の一例を示す図である。
［図９］[0030]図９は、変換器キャパシタへ実質的な０平均電圧を印加するための、図８の回路用のクロックダイアグラムの一例を示す図である。
［図１０］[0031]図１０は、図９のクロックダイヤグラムを使用したときの、図８の変換器キャパシタへかかる電圧波形を示す図である。
［図１１］[0032]図１１Ａは、低いチョップ状態の際に極性を入れ替えるためにセンサコアを入れ替えるとともにチョッピングクロックに基づいて出力する、擬似的な差動ブリッジの実施形態の一例を示す図である。[0033]図１１Ｂは、図１１Ａの擬似的な差動ブリッジの高いチョップ状態における実施形態の一例を示す図である。

[0034]いくつかの図において、対応する参照符号は対応する部品を示す。ここに記載される例示は本発明の実施形態であるが、以下に示される実施形態は、本発明の範囲を制限するよう解釈されることを意図していない。

[0035]図６は、例えば図４の差動回路のような差動回路の３つのバリエーションを示す図である。図６（ａ）は、変換器４０２の電極に非０平均電圧が印加される、上記で説明された図４の差動回路を表している。図６（ｂ）は、ブリッジキャパシタへの入力が反転されている図４に示した差動回路を表している。これは単にブリッジキャパシタの電圧波形の極性を反転させただけであり、電極にかかる非０平均電圧を減少させるものではない。図６（ｃ）は、ブリッジキャパシタへの入力が入れ替えられている図４に示した差動回路を表している。これは単に電圧波形をコアＣ_ＡからコアＣ_Ｂへ移動し、コアＣ_ＢからコアＣ_Ａへ移動したものであり、電極にかかる非０平均電圧を減少するものではない。本質的には図６の３つの回路は同じである。変換器においては、表面充電の増大を減少し、及び、ＤＣオフセットのドリフトを減少するために、実質的に０平均電圧が電極にかかる回路の設計が望まれる。

[0036]図７（ａ），図７（ｂ）は、差動システムの分離したコアＣ_Ａ，Ｃ_Ｂを示しており、各コアは２つの可変キャパシタを有する。コアＣ_Ａは、可変キャパシタＣ_１Ａ，Ｃ_２Ａを備え、コアＣ_Ｂは、可変キャパシタＣ_１Ｂ，Ｃ_２Ｂを備える。２つのコアの対応するキャパシタは、入力信号に対して実質的に同じように動作し（例えばＣ_１Ａ＝Ｃ_１Ｂ，Ｃ_２Ａ＝Ｃ_２Ｂ）、変換器入力にしたがって同じ方向に移動する。例えば図１に示すような加速度計に加速度入力があったら、コアＣ_Ａの共通電極とコアＣ_Ｂの共通電極は同じ方向に動く。しかしながら、２つのコアによって処理された電気信号は反対の極性を有する。図７（ａ），７（ｂ）は、コアへの４つの入力ＡＢＣＤと、コアからの２つの出力ＥＦを示している。

[0037]図７（ａ）は、図４と図６（ａ）の回路で使用される単なる直接接続を示している。図７（ａ）の構成では、可変キャパシタＣ_１Ａが入力Ａに結合され、可変キャパシタＣ_２Ａが入力Ｂに結合され、可変キャパシタＣ_１Ｂが入力Ｃに結合され、可変キャパシタＣ_２Ｂが入力Ｄに結合され、可変キャパシタＣ_１ＡとＣ_２Ａは出力Ｅに結合される共通ノードを共有し、可変キャパシタＣ_１ＢとＣ_２Ｂは出力Ｆに結合される共通ノードを共有する。

[0038]図７（ｂ）は、図６（ｃ）に示された、入れ替えられた接続を示している。図７（ｂ）の構成では、可変キャパシタＣ_１Ａが入力Ｃに結合され、可変キャパシタＣ_２Ａが入力Ｄに結合され、可変キャパシタＣ_１Ｂが入力Ａに結合され、可変キャパシタＣ_２Ｂが入力Ｂに結合され、可変キャパシタＣ_１ＡとＣ_２Ａは出力Ｆに結合される共通ノードを共有し、可変キャパシタＣ_１ＢとＣ_２Ｂは出力Ｅに結合される共通ノードを共有する。

[0039]図７（ａ）、図７（ｂ）の構成では、可変キャパシタの交換されたペアは、実質的に同一である（例えば、Ｃ_１Ａ＝Ｃ_１Ｂ，Ｃ_２Ａ＝Ｃ_２Ｂ）。もし変換器が、そのターミナルが図７（ａ）の代わりに図７（ｂ）に示すような構成で読み出し回路に接続されていたら、その結果、システムは、図４のシステムと実質的に電気的に同一となり、同じ転送機能を有するであろう。しかしながら、重要な相違は、図７（ａ）の構成の特定の変換器キャパシタ（Ｃ_１Ａ，Ｃ_１Ｂ，Ｃ_２Ａ，Ｃ_２Ｂ）にかかる電圧波形は、図７（ｂ）の構成の同じ変換器キャパシタにかかる電圧波形とは極性が反対になることである。変換器キャパシタにかかる０平均の電圧波形を得るために、図４の読み出し回路は、定期的に変換器を図７（ａ）と図７（ｂ）の間で切り替えるように再設計することができる。

[0040]図８は、変換器キャパシタに実質的な０平均電圧を印加可能な差動自己バランシングブリッジの例示的な実施形態を示す図である。図８の回路は、変換器コアＣ_ＡとＣ_Ｂの入力端子及び出力端子を交換するチョッピングスイッチが追加されている点を除いて図４の回路と同様である。チョッピングクロックΦ_ｃｈが高い状態であるとき、変換器端子は図７（ａ）に示す構成になり、チョッピングクロックが低い状態のとき、変換器端子は図７（ｂ）に示す構成に交換される。したがって、特定の変換器キャパシタにかかる電圧は、チョッピングクロック周波数で切り替えられる正電位及び負電位の両方を有し、これにより、変換器キャパシタのそれぞれの実質的な０平均電圧を作り出すことができる。周期的に端子を交換することによって、例えばサイクルごとに、変換器キャパシタは正電位及び負電位の状態になり、実質的な０平均電圧になる。

[0041]図９は、図８の回路用の例示的なクロックダイアグラムを示しており、（変換器キャパシタを切り替え又は交換する）チョッピングクロックΦ_ｃｈの周波数は、メインクロックのサンプリング周波数の半分である。メインクロックは、キャパシタによって蓄電する蓄電フェーズΦ_１と、積分器４１２を介してキャパシタによって放電する放電フェーズΦ_２とを切り替える。変換器キャパシタに実質的な０平均電圧を作り出す他の切り替え周波数もまた使用することができる。

[0042]図１０は、図９のクロックダイアグラムを使用したときの、図８の変換器キャパシタにかかる電圧波形を示す図である。チョッピングクロックΦ_ｃｈが高い状態のときは、変換器端子は図７（ａ）に示すように接続され、変換器キャパシタＣ_１Ａ、Ｃ_１Ｂ，Ｃ_２Ａ、Ｃ_２Ｂにかかる電圧は図５に示すのと同じ、つまりＶ_Ｃ１ＡとＶ_Ｃ２Ｂが正電位を有し、Ｖ_Ｃ１ＢとＶ_Ｃ２Ａは負電位を有する、ようになる。また、チョッピングクロックΦ_ｃｈが低い状態に切り替わると、変換器端子は図７（ｂ）に示すように交換される。これは、キャパシタＣ_１ＡとＣ_１Ｂにかかる電圧が交換され、キャパシタＣ_２ＡとＣ_２Ｂにかかる電圧が交換されるように、変換器コアを交換する。図１０から明らかなように、キャパシタＣ_１Ａ、Ｃ_１Ｂ，Ｃ_２Ａ、Ｃ_２Ｂのそれぞれにかかる平均電圧は０である。これは、充電ドリフトを回避するキャパシタ端子の表面充電が増大するのを防止するのに有用である。

[0043]図１１Ａ及び図１１Ｂは、キャパシタの極性を入れ替えて充電増大及びバイアスを減少させるために、変換器コアを交互に入れ替え、チョッピングクロックに基づいて出力する、疑似差動ブリッジの例示的な実施形態を示す図である。図１１Ａは、低いチョップ状態の間のシステムを示し、図１１Ｂは、高いチョップ状態の間のシステムを示す。チョッピングスイッチは、簡単化のために図示していない。ただ１つの変換器コアＣ_Ａ又はＣ_Ｂが、特定のチョッピングクロックフェーズの間にフィードバック出力信号を受信し、他の変換器コアはダミー状態に置かれる。

[0044]低いチョップフェーズでは、図１１Ａに示すように、コアＣ_Ａはフィードバック出力信号を受信し、コアＣ_Ｂは単に基準信号受信するダミー状態となる。この状態で、可変キャパシタＣ_１Ａはフィードバック信号Ｖ_Ｓ−Ｖ_０を受信し、可変キャパシタＣ_２Ａはフィードバック信号−Ｖ_ｓ−Ｖ_０を受信し、可変キャパシタＣ_１Ｂは正の基準電圧Ｖ_ｓを受信し、可変キャパシタＣ_２Ｂは負の基準電圧−Ｖ_Ｓを受信する。コアＣ_Ａからの信号入力は、積算器の反転入力へ入力され、コアＣ_Ｂからのダミー入力は積分器の非反転入力へ入力される。

[0045]高いチョップフェーズでは、図１１Ｂに示すように、コアＣ_Ｂはフィードバック出力信号を受信し、コアＣ_Ａは基準信号を受信するダミー状態になる。この状態において、可変キャパシタＣ_１Ｂはフィードバック信号−Ｖ_ｓ＋Ｖ_０を受信し、可変キャパシタＣ_２Ｂはフィードバック信号Ｖ_ｓ＋Ｖ_０を受信し、可変キャパシタＣ_１Ａは負の基準電圧−Ｖ_ｓを受信し、可変キャパシタＣ_２Ａは正のリファレンス電圧Ｖ_ｓを受信する。コアＣ_Ｂからの信号入力は、積分器の非反転入力へ入力され、コアＣＡからのダミー入力は積分器の反転入力へ入力される。

[0046]チョッピングクロックは高いフェーズと低いフェーズとの間で切り替えられ、可変キャパシタのそれぞれにかかる電圧の極性を変えることに注意されたい。低い状態では、可変キャパシタＣ_１Ａ及びＣ_１Ｂは正の電圧を有し可変キャパシタＣ_２Ａ及びＣ_２Ｂは負の電圧を有する。一方、高いフェーズでは、可変キャパシタＣ_２Ａ及びＣ_２Ｂは正の電圧を有し可変キャパシタＣ_１Ａ及びＣ_１Ｂは負の電圧を有する。したがって、平均電圧がたとえ０ではなくとも、充電増大とバイアスは極性の変化によって減少される。センサコア信号もまた、疑似的な差動効果を提供するチョッピングクロックフェーズの変化の間、積分器の反転入力及び非反転入力の間で切り替えられる。

[0047]この発明が例示的な設計として説明されたが、本願発明は、本開示の範囲と精神によってさらに変更することができる。この出願はそれゆえ、発明の全体的な原理を使用したいかなる変更、使用、又は適用をも含むことを意図している。

Claims

物理量を検出する差動容量性変換器システムであって、
前記差動容量性変換器システムは、
前記物理量に基づいて第１のコア出力を生成する第１の容量性コアであって、第１の可変キャパシタ、第２の可変キャパシタ、前記第１の可変キャパシタに結合された第１のコア入力、前記第２の可変キャパシタに結合された第２のコア入力、及び、前記第１の可変キャパシタと前記第２の可変キャパシタとの間の第１の共通ノードに結合された第１のコア出力、を備える第１の容量性コアと、
前記物理量に基づいて第２のコア出力を生成する第２の容量性コアであって、第３の可変キャパシタ、第４の可変キャパシタ、前記第３の可変キャパシタに結合された第３のコア入力、前記第４の可変キャパシタに結合された第４のコア入力、及び、前記第３の可変キャパシタと前記第４の可変キャパシタとの間の第２の共通ノードに結合された第２のコア出力、を備える第２の容量性コアと、
前記第１及び第２の容量性コアと結合され、高い状態と低い状態とを有するチョッピングシステムであって、第１の正の信号に結合された第１のチョッピング入力、第２の負の信号に結合された第２のチョッピング入力、第１の負の信号に結合された第３のチョッピング入力、第２の正の信号に結合された第４のチョッピング入力、第１のチョッピング出力、及び、第２のチョッピング出力、を備えるチョッピングシステムと、を備え、
前記チョッピングシステムが高い状態のとき、前記第１のチョッピング入力は前記第１のコア入力に結合され、前記第２のチョッピング入力は前記第２のコア入力に結合され、前記第３のチョッピング入力は前記第３のコア入力に結合され、前記第４のチョッピング入力は前記第４のコア入力に結合され、前記第１のチョッピング出力は前記第１のコア出力に結合され、前記第２のチョッピング出力は前記第２のコア出力に結合され、
前記チョッピングシステムが低い状態のとき、前記第１のチョッピング入力は前記第３のコア入力に結合され、前記第２のチョッピング入力は前記第４のコア入力に結合され、前記第３のチョッピング入力は前記第１のコア入力に結合され、前記第４のチョッピング入力は前記第２のコア入力に結合され、前記第１のチョッピング出力は前記第２のコア出力に結合され、前記第２のチョッピング出力は前記第１のコア出力に結合される、
差動容量性変換器システム。
請求項１の差動容量性変換器システムにおいて、
前記第１の正の信号は、前記第１の負の信号と実質的に同じ振幅及び反対の極性を有し、
前記第２の負の信号は、前記第２の正の信号と実質的に同じ振幅及び反対の極性を有する、
差動容量性変換器システム。
請求項１の差動容量性変換器システムにおいて、
前記第１及び第２のコア出力を受信し、変換器信号を生成する積分回路をさらに備える、
差動容量性変換器システム。
請求項３の差動容量性変換器システムにおいて、
前記変換器信号を基準電圧と加算し、前記第１の正の信号と前記第１の負の信号を生成する第１の差動加算回路と、
前記変換器信号を反転された基準電圧と加算し、前記第２の正の信号と前記第２の負の信号を生成する第２の差動加算回路と、
をさらに備え、
前記基準電圧と前記反転された基準電圧は、実質的に同じ振幅と反対の極性を有する、
差動容量性変換器システム。
請求項４の差動容量性変換器システムにおいて、
前記変換器信号を前記第１の差動加算回路へフィードバックする第１のフィードバックパスと、
前記変換器信号を前記第２の差動加算回路へフィードバックする第２のフィードバックパスと、
をさらに備える差動容量性変換器システム。
請求項１の差動容量性変換器システムにおいて、
前記第１の可変キャパシタと前記第３の可変キャパシタは、前記物理量に対して実質的に同じ反応をし、
前記第２の可変キャパシタと前記第４の可変キャパシタは、前記物理量に対して実質的に同じ反応をする、
差動容量性変換器システム。
請求項１の差動容量性変換器システムにおいて、
前記第１の容量性コアは、第１の固定容量性プレート、第２の固定容量性プレート、第１の可動容量性プレート、及び、第２の可動容量性プレートを含み、前記第１の可動容量性プレートは前記第２の可動容量性プレートに結合され、前記第１の可変キャパシタは前記第１の固定容量性プレートと前記第１の可動容量性プレートとによって形成され、前記第２の可変キャパシタは前記第２の固定容量性プレートと前記第２の可動容量性プレートとによって形成され、
前記第２の容量性コアは、第３の固定容量性プレート、第４の固定容量性プレート、第３の可動容量性プレート、及び、第４の可動容量性プレートを含み、前記第３の可動容量性プレートは前記第４の可動容量性プレートに結合され、前記第３の可変キャパシタは前記第３の固定容量性プレートと前記第３の可動容量性プレートとによって形成され、前記第４の可変キャパシタは前記第４の固定容量性プレートと前記第４の可動容量性プレートとによって形成される、
差動容量性変換器システム。
請求項７の差動容量性変換器システムにおいて、
前記第１の可動容量性プレートは前記第３の可動容量性プレートに結合される、
差動容量性変換器システム。
請求項１の差動容量性変換器システムにおいて、
メインクロック周波数を有するメインクロックと、チョッピングクロック周波数を有するチョッピングクロックと、をさらに備え、
前記メインクロックは、前記第１及び第２の容量性コアの充電及び放電を制御し、
前記チョッピングクロックは、前記チョッピングシステムの前記高い状態及び前記低い状態を制御する、
差動容量性変換器システム。
請求項９の差動容量性変換器システムにおいて、
前記メインクロック周波数及び前記チョッピングクロック周波数は、前記第１のコア入力、前記第２のコア入力、前記第３のコア入力、及び、前記第４のコア入力のそれぞれにおいて、経時的に平均電圧を実質的に０ボルトにする、
差動容量性変換器システム。
請求項９の差動容量性変換器システムにおいて、
前記メインクロック周波数は、前記チョッピングクロック周波数の２倍である、
差動容量性変換器システム。
物理量を検出する差動容量性変換器システムであって、
前記差動容量性変換器システムは、
前記物理量に基づいて第１のコア出力を生成する第１の容量性コアであって、第１の可変キャパシタ、第２の可変キャパシタ、前記第１の可変キャパシタに結合された第１のコア入力、前記第２の可変キャパシタに結合された第２のコア入力、及び、前記第１の可変
キャパシタと前記第２の可変キャパシタとの間の第１の共通ノードに結合された第１のコア出力、を備える第１の容量性コアと、
前記物理量に基づいて第２のコア出力を生成する第２の容量性コアであって、第３の可変キャパシタ、第４の可変キャパシタ、前記第３の可変キャパシタに結合された第３のコア入力、前記第４の可変キャパシタに結合された第４のコア入力、及び、前記第３の可変キャパシタと前記第４の可変キャパシタとの間の第２の共通ノードに結合された第２のコア出力、を備える第２の容量性コアと、
前記第１及び第２の容量性コアに結合され、高い状態と低い状態とを有するチョッピングシステムであって、第１の正の信号に結合された第１のチョッピング入力、第２の負の信号に結合された第２のチョッピング入力、第１の負の信号に結合された第３のチョッピング入力、第２の正の信号に結合された第４のチョッピング入力、第１のチョッピング出力、及び、第２のチョッピング出力、を備えるチョッピングシステムと、
前記第１及び第２のコア出力を受信し変換器信号を生成する出力回路と、
メインクロック周波数を有するメインクロックであって、前記第１及び第２の容量性コアの充電及び放電を制御するメインクロックと、
チョッピングクロック周波数を有するチョッピングクロックであって、前記チョッピングシステムの前記高い状態及び前記低い状態を制御するチョッピングクロックと、
前記チョッピングシステムが高い状態のときに、前記第１のチョッピング入力は前記第１のコア入力に結合され、前記第２のチョッピング入力は前記第２のコア入力に結合され、前記第３のチョッピング入力は前記第３のコア入力に結合され、前記第４のチョッピング入力は前記第４のコア入力に結合され、前記第１のチョッピング出力は前記第１のコア出力に結合され、前記第２のチョッピング出力は前記第２のコア出力に結合され、
前記チョッピングシステムが前記低い状態のときに、前記第１のチョッピング入力は前記第３のコア入力に結合され、前記第２のチョッピング入力は前記第４のコア入力に結合され、前記第３のチョッピング入力は前記第１のコア入力に結合され、前記第４のチョッピング入力は前記第２のコア入力に結合され、前記第１のチョッピング出力は前記第２のコア出力に結合され、前記第２のチョッピング出力は前記第１のコア出力に結合される、
差動容量性変換器システム。
請求項１２の差動容量性変換器システムにおいて、
前記第１の正の信号は、前記第１の負の信号と実質的に同じ振幅及び反対の極性を有し、
前記第２の負の信号は、前記第２の正の信号と実質的に同じ振幅及び反対の極性を有する、
差動容量性変換器システム。
請求項１３の差動容量性変換器システムにおいて、
前記メインクロック周波数及び前記チョッピングクロック周波数は、前記第１のコア入力、前記第２のコア入力、前記第３のコア入力、及び、前記第４のコア入力のそれぞれにおいて、経時的に平均電圧を実質的に０ボルトにする、
差動容量性変換器システム。
請求項１４の差動容量性変換器システムにおいて、
前記メインクロック周波数は、前記チョッピングクロック周波数の２倍である、
差動容量性変換器システム。
請求項１２の差動容量性変換器システムにおいて、
前記変換器信号を基準電圧と加算し、前記第１の正の信号と前記第１の負の信号を生成する第１の差動加算回路と、
前記変換器信号を反転された基準電圧と加算し、前記第２の正の信号と前記第２の負の
信号を生成する第２の差動加算回路と、
をさらに備え、
前記基準電圧と前記反転された基準電圧は、実質的に同じ振幅と反対の極性を有する、
差動容量性変換器システム。
請求項１２の差動容量性変換器システムにおいて、
前記第１の可変キャパシタと前記第３の可変キャパシタは、前記物理量に対して実質的に同じように反応し、前記第２の可変キャパシタと前記第４の可変キャパシタは、前記物理量に対して実質的に同じように反応する、
差動容量性変換器システム。