KR0143322B1 - 적응 바이어스 차동 쌍을 이용한 모스 작동 트랜스컨덕턴스 증폭기 - Google Patents

적응 바이어스 차동 쌍을 이용한 모스 작동 트랜스컨덕턴스 증폭기

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KR0143322B1
KR0143322B1 KR1019950015257A KR19950015257A KR0143322B1 KR 0143322 B1 KR0143322 B1 KR 0143322B1 KR 1019950015257 A KR1019950015257 A KR 1019950015257A KR 19950015257 A KR19950015257 A KR 19950015257A KR 0143322 B1 KR0143322 B1 KR 0143322B1
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가네꼬 히사시
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Abstract

MOS OTA는 회로의 크기를 증가시키지 않고 넓은 입력 전압의 범위내에서 우수한 트랜스컨덕턴스 선형성을 제공하고 반도체 집적회로 장치상에 형되어지는 것을 가능하게 한다.
상기 MOS OTA는 서로 결합된 제 1, 2 MOSFET의 차동 쌍과, 쿼드 특성을 갖는 그의 출력신호에 의해 차동 쌍을 구동하는 쿼드리테일 회로를 포함한다.
상기 쿼드리테일 회로는 제3, 4 MOSFET의 제1 트랜지스터, 제5, 6 MOSFET의 제2 트랜지스터 쌍 및 상기 제1, 2 트랜지스터 쌍을 구동하는 정 전류원 또는 싱크를 포함한다.
제 3, 4 MOSFET의 게이트에는 차동 입력 신호가 인가된다. 제 5, 6 MOSFET 의 게이트는 차동 입력신호의 직류전압이 인가되도록 서로 결합된다.
상기 차동 쌍의 트랜스컨덕턴스 선형성은 쿼드리테일 회로의 출력 전류에 의해 보상된다.

Description

적응 바이어스 차동 쌍을 이용한 모스 (MOS) 작동 트랜스컨덕턴스 증폭기
제1도는 적응 바이어스 차동 쌍을 갖는 종래의 MOS OTA의 회로 블록도.
제2도는 스파이스(SPICE) 시뮬레이션에 의해 얻어진 입력전압의 합수로서 제1도의 종래 MOS OTA의 트랜스컨덕턴스 오차특성을 나타낸 도면.
제3도는 적응 바이어스 차동 쌍을 갖는 MOS OTA의 기능 블록도.
제4도는 적응 바이어스 MOS OTA와 언바이어스 MOS OTA의 트랜스컨덕턴스 특성을 나타낸 도면.
제5도는 본 발명의 제1실시에에 따른 적응 바이어스 MOS OTA의 회로 블록도.
제6도는 제1 실시예의 MOS OTA에서 사용된 쿼드리테일 회로의 입력-출력 또는 전달 특성을 나타낸 도면.
제7도는 본 발명의 제2 실시예에 따른 적응 바이어스 MOS OTA의 회로 블록도.
제8도는 제1 실시예의 MOS OTA와 일정한 테일 전류를 갖는 소오스 결합 차동 쌍의 입력-출력 또는 전달특성을 나타낸 도면.
제9도는 제1 실시예의 MOS OTA와 정규화된 입력전압의 함수로서 바이어스 차동쌍의 비선형 트랜스컨덕턴스 특성을 나타낸 도면.
제10도는 제1 실시예의 MOS OTA와 일정한 테일 전류를 갖는 소오스 결합 차동 쌍의 MOS OTA의 트랜스컨덕턴스 특성을 나타낸 도면.
*도면의 주요부분에 대한 부호의 설명
1.1':차동쌍 2.2':쿼드리테일 회로
3:활성부하 8.9:입력 단자
12:미러 회로 13:전원
14, 24, 25:저항 21, 27:정 전류 싱크
29:입력 단자
본 발명은 아날로그 신호 증폭용 차동 증폭기에 관한 것으로 특히 넓은 입력 전압 범위내에서 우수한 트랜스컨덕턴스 선형성을 제공하며 금속-산화물-반도체(MOS) 집적회로에 형성되는 선형 동작이 가능한 적응 바이어스 차동 증폭기에 관한 것이다.
아날로그 신호 증폭을 위한 적응 바이어스 차동 증폭기 회로는 작동 트랜스컨덕턴스 증폭기(operational transconductance amplifier:OTA이하 OTA라 한다)로 알려져 있으며, 비교적 넓은 입력전압 범위내에서 우수한 트랜스컨덕턴스 선형성을 갖는다.
작동 트랜스컨덕턴스 증폭기가 MOS 전계효과 트랜지스터 이루어지면 이를 “MOS OTA”라 한다.
테일 전류(tail current)에 의해 구동되는 제1, 2 MOSFET의 소오스 결합된 차동 쌍과 함께 MOSFET의 드레인 전류는 다음과 같이 기술된다. 여기에서 모든 MOSET는 포화영역에서 동작하며 MOSFET의 특성은 일치되고 채널길이 변조와 바디(body) 효과는 무시될 수 있다.
i-번째 MOSFET의 드레인 전류는 다음 방정식(1a, 1b)으로 표현되며 여기에서 β는 트랜스컨덕턴스 파라미터이며 VGSI는 i번째 MOSFET의 게이트대 소오스 전압이고 VTH는 MOSFET의 문턱전압 이다.
트랜스컨덕턴스 파라미터 β는 β=(1/2)(W/L)μCOX' 로서 표현된다. 여기에서 μ는 유효 표면 캐리어 이동도이며, COX는 단위 면적당 게이트 산화막의 커패시티이고 W와 L은 각 MOSFET의 게이트 폭과 게이트 길이 있다. 방정식(1a)은 쇼트키 방정식에 근사시킴으로서 얻어졌다.
테일 전류가 Iss로서 정의되고 차동 입력전압이 Vi로서 정의되면 MOS 차동 쌍의 차동 출력전류 ΔI는 다음과 같은 방정식 (2a, 2b)으로서 표현된다.
MOS 차동 쌍의 트랜스컨덕턴스로서 차동 입력전압 Vi 로 방정식 (2a, 2b)를 미분함으로써 얻어진다. 방정식(2a)으로부터 테일 전류 Iss 가 다음 관계 (3)를 만족하는 입력 전압 Vi 의 자승 특성을 갖으면 차동 쌍의 트랜스컨덕턴스 특성이 완전히 보상되어질 수 있다.
방정식(2a)에 방정식(3)을 대입할 때 차동 출력전류 ΔI는 입력전압 Vi 예컨대, ΔI=(2 Ioβ)1/2Vi에 비례한다. 따라서, 트랜스컨덕턴스는 일정하게 예컨대, Vi≤(Iss/β)1/2의 입력전압 범위내에서 d(ΔI)/dVi=(2Ioβ)1/2와 같이 일정하게 된다.
제3도는 이러한 적응 바이어스 차동 쌍의 기능 블록도를 나타낸다.
제3도에서, 차동 쌍 (1)은 두 개의 MOSFET (M1, M2)로 형성된다. MOSFET (M1, M2)의 게이트에는 입력전압 Vi이 인가된다. 입력전압 Vi을 4등분하기 위한 쿼드리테일회로(quadritail circuit) (2)는 그의 출력 전류 예컨대, 그 차동 쌍용 테일전류로 차동 쌍(1)을 구동한다. 차동 쌍의 차동 출력전류 ΔI는 활성 로드 (3)를 통해 구동된다.
제4도는 적응 바이어스 차동 쌍과 일정한 테일 전류를 갖는 차동 쌍의 트랜스컨덕턴스 특성을 나타낸다.
제4도에 나타낸 바와 같이, 트랜스컨덕턴스 선형성은 쿼드리테일 회로 (2)에 의해 보상되어 간다. 종래의 MOS OTA는 IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS, Vol. CAS-3l, n0, l0, pp. 891-894, 1984년 10월호에서 “선형 CMOS 트랜스컨덕턴스 소자”라는 제목으로 A. 네둔가디(Nedungadi)와 T.R. 비스와나단(Viswanathan)에 의해 쿼드리테일 회로로서 소오스 결합 쿼드(quad) 셀의 불균일성을 내포한다는 것을 발표하였다.
이 종래의 MOS OTA의 회로 구성은 제1도에 나타냈다. 제1도에서, N 채널 MOSFET(M1, M2, M3 및 M4)는 교차 결합 쿼드 셀을 포함한다. MOSFET (M51, M54)는 MOSFET(M51, M54)의 공통 접속 소오스에 접속되는 일정전류 싱크(전류:(n+1)I)에 의해 구동된다. MOSFET(M52, 53)는 MOSFET(M52, M54)의 공통 접속 소오스에 접속되는 다른 일정전류 싱크 소오스에 (전류:(n+1)I)에 의해 구동된다. MOSFET (M51, M52)의 트랜스컨덕턴스 파라미터 β이고 MOSFET (M53, M54)의 트랜스컨덕턴스 파라미터는 nβ이다.
일정전류 싱크(전류:aI)로 구동되는 N 채널 MOSFET(M56, M57)의 소오스는 차동 쌍으로 구성되는 노드(B)에 공통으로 접속된다. MOSFET(M56, M57)의 트랜스컨덕턴스 파라미터는 β이다. MOSFET(M51, M52)의 드레인은 다른 일정전류원(전류:aI)에 접속되는 노드(A)에 공통으로 접속된다. 드레인 과 소오스가 서로 접속되는 N채널 MOSFET(55)는 노드(A, B)사이에 제공된다. N채널 MOSFET(M55)와 노드 A근처에 배치되는 전류 싱크를 노드 A에서 노드 B의 전류 레벨로 시프팅하기 위한 전류레벨 시프터(shifter)로서 주어진다.
MOSFET(M56, M56, 및 M51)의 게이트는 제 1전압 V1이 함께 인가되도록 공통으로 접속된다. MOSFET(M57, M53, 및 M51) 는 제 2입력전압 V2이 함께 인가되도록 공통으로 접속된다.
전류미러 회로로 이루어지는 p 채널 MOSFET(M58, M59)는 차동 쌍의 활성 부하로서 주어진다. 출력전류 i는 MOSFET(M59)의 드레인으로부터 유도된다. 문자 V+와 V-는 각각 공급전압을 표시한다. 쿼드 셀의 출력전류 IL은 다음 방정식 (4a), (4b) 및 (4c)으로서 표시된다.
여기에서, ID51와 ID52는 각각 MOSFET (M51, M52)의 드레인 전류이다. MOSFET (M56,M57)의 차동 쌍에 적응 바이어스 전류를 만들기 위해 테일 전류 Iss는 다음과 같은 방정식(5)을 만족시켜야 한다.
이때, 종래의 MOS OTA의 트랜스컨덕턴스 gm은 ｜Vi｜≤ {(n + 1) I/nβ)}1/2식의 입력전압 즉, gm= {(a - 2n/(n+1))(1/β)}1/2범위내에서 일정하게 된다.
방정식(5)에서 Vi 의 계수는 서로 같아야할 필요가 있으므로 다음의 관계(6)를 만족시켜야 한다.
관계식(6)을 풀기위해 n의 최적값으로서 다음식의 n이 제공된다.
네둔가디등은 스파이스 시뮬레이션으로 트랜스컨덕턴스 선형 에러 특성을 발표하였으며 제 2 도에서 나타내는 바와 같이 n= 2, 2.1, 2.155, 2.2 및 2.3 이다.
그들은 에러가 n=2.155 의 경우 0.1%이하로 제한됨을 발표하였다. 네둔가디등의 종래 MOS MTA에 의하면, 선형 트랜스컨덕턴스를 만들기 위해 서로 불균형 쌍을 형성하는 두개의 MOSFET 중 하나는 게이트폭 대 게이트 길이(W/L)즉 다른 MOSFET의 (1+2/31/2)(≒2.1547)배의 비율이 필요하다. 그러나 이러한 비율은 대규모 직접회로 (LSI) 상에서 제조되기가 극히 어렵다. 이는 그러한 MOS OTA가 실질적으로는 실현되기 어렵다는 것을 의 미한다. (1+2/31/2)(≒2.1547)의 비율이 적분에 일치하거나 근접하게 되면 만족한 트랜스컨덕턴스 선형성을 얻을 수 없다.
또한, 얻을 수 있는 완전형 선형 트랜스컨덕턴스용 입력전압의 범위는 극히좁다.
따라서, 본 발명의 목적은 회로의 크기를 증가 시키지 않고 종래의 MOS OTA의 경우 보다 넓은 전압 범위내에서 우수한 트랜스컨덕턴스 선형성을 얻을 수 있는 MOS OTA를 제공하는 것이다.
본 발명의 다른 목적은 반도체 직접 회로장치상에서 형성될 수 있는 MOS OTA를 제공하는 데 있다.
본 발명에 따른 MOSOTA 는 소오스가 함께 결합되는 1,2 MOSFET 의 차동 쌍과 자승 특성을 갖는 그의 출력신호로 차동 쌍을 구동하기 위한 쿼드리테일 회로를 포함한다. 차동 입력신호는 제 1 및 제 2 MOSFET의 교차 게이트에 인가된다. 차동 출력신호는 제 1 및 제 2 MOSFET 의 드레인으로 부터 유도된다. 쿼드리테일 회로는 제 3,4 MOSFET 의 제 1트랜지스터쌍, 제 5,6 MOSFET 의 트랜지스터의 쌍, 제 1,2 트랜지스터 쌍을 구동하기 위한 정전류원 또는 싱크를 포함한다.
제 3, 4, 5 제 6 MOSFET 의 소오스는 정 전류원 또는 싱크에 연결되도록 함께 접속된다. 제 1 트랜지스터 쌍의 제 3,4 MOSEFT 의 드레인은 서로 접속되고 제 2 트랜지스터 쌍의 제 5, 6 MOSFET 의 드레인은 서로 접속된다. 쿼드릴테일 회로의 출력신호는 제 3, 4 MOSFET의 접속된 드레인과 제 5, 6 MOSFET 의 접속된 드레인으로 부터 유도된다.
제 3, 4 MOSFET의 게이트는 차동 입력신호로 인가된다. 제 5,6 MOSFET의 게이트는 차동 입력신호의 직류전압이 인가되독록 서로 접속된다. 본 발명에 따른 MOS OTA로 차동 쌍의 트랜스컨덕턴스에서 비선형성을 보상하도록 자승 특승을 갖는 출력회로로서 쿼드릴테일은 회로는 차동 쌍을 구동하기 위해 제공되며, 쿼드리테일 회로의 제 3,4 MOSFET 의 게이트는 차동 입력의 인가되고 쿼드릴테일 회로의 제 5, 6 MOSFET의 게이트는 차동 입력신호의 직류전압 레벨이 인가되도록 서로 접속된다.
결과적으로, MOS OTA는 종래의 MOS OTA가 회로의 크기를 증가 시키지 않고 실현할 수 있는 경우보다 넓은 입력전압 범위내에서 우수한 트랜스컨덕턴스 선형성을 갖는다. 커패시티 또는 쿼드리테일 회로를 형성하는 제5내지 제 6 MOSFET의 게이크 길이 대 게이트 폭 (W/L)은 서로 동일하며, MOS OTA는 반도체 직접회로상에 형성될 수 도 있다.
본 발명의 바람직한 실시예는 첨부된 도면을 참조하여 이하에서 기술될 것이다.
[실시예 1]
제 5 도에서 나타낸 바와 같이 제1 실시예에 따른 적응 바이어스 MOS TOA는 p 채널 MOSFET(M11, M12)를 형성하는 균일한 차동 쌍(1)과 쿼드리테일 회로 (2)를 구동하기 위해 4개의 채널 MOSFET(M13, M14, M15 및 M16)와 단일 정 전류 싱크 (전류:IO)를 형성하는 쿼드리테일 회로를 포함한다. 쿼드리테일 회로 (2)는 그의 출력회로에 의해 차동 쌍(1)을 구동한다. 차동 쌍(1)의 MOSFET (M11, M12)는 서로 동일한 게이트 폭 대 게이트 길이 비(W/L)을 갖는다. 차동 쌍(1)의 입력단자 예컨대 MOSFET (M11, M12)의 게이트는 차동입력 전압 Vi 인가되는 입력단자(8, 9)의 쌍을 통해 접속된다. 쿼드리테일 회로 (2)의 M)SFET (M13, M14)는 제1균형 트랜지스터 쌍을 형성하고 쿼드리테일 회로의 MOSFET (M15, M16)는 제2 균형 트랜지스터 쌍을 형성한다. 여기에서, MOSFET (M13, M14, M15, M15)는 서로 동일한 게이트 폭 대 게이트 길이의 비(W/L)를 갖는다.
MOSFET (M13, M14, M15, M16)는 정전류 싱크(11)에 접속되도록 서로 접속된다. MOSFET (M13, M14)는 의 드레인은 또한 서로 접속되고 MOSFET (M15, M16)의 드레인도 또한 접속된다.
제1트랜지스터 쌍의 입력단자 예컨대 MOSFET (M13, M14)의 게이트는 각각 입력단자의 쌍에 접속된다. 따라서, MOSFET (M13, M14)의 게이트는 차동 입력전압Vi 이 인가된다. 트랜지스터(14)는 MOSFET(M13,M15)의 게이트 사이에 저항 R 을 갖는다.
다른 저항 R은 MOSFET(M14, M16)의 게이트 사이에 접속된다. MOSFET (M15, M16)의 게이트는 제 2 트랜지스터 쌍의 입력단으로서 서로 접속된다.
따라서, 차동 입력 전압Vi 은 MOSFET(M15, M16)의 결합 게이트에 인가되도록 트랜지스터(14,15)에 의해 2개로 분배된다. 즉, MOSFET (M15, M16)의 결합 게이트는 차동입력 전압Vi 에 포함된 (Vi/2)의 직류 전압이 인가된다.
제 1 트랜지스터 쌍의 출력단자, 예컨대, MOSFETR (M13, M14)의 드레인은 그들 통해 쿼드리테일 회로의 출력전류 IL가 유도된다. 제 2 트랜지스터의 출력단자 예컨대, MOSFET(M15, M16) 의 드레인은 공급전압 VDD이 인가되도록 서로 접속된다. 여기에서 전류 미러회로(12)는 두개의 n 채널 MOSFET (M15, M16)와 차동 쌍 (1)과 쿼드리테일 회로(2)사이에 정 직류전압을 공급하는 정전압원(1)을 형성한다.
전류 미러회로(12) 에서 MOSFET (M17,18)의 게이트는 함께 접속된다. MOSFET (M17,M18)의 소오스는 전압원(13)의 우측 단부에 접속되도록 함께 접속된다. MOSFET (M17)이 게이트와 드레인은 MOSFET(M13,M14)의 결합된 드레인에 접속되어 지도록 함께 결합된다. 전압원(13)의 좌측은 차동 쌍(1)의 MOSFET (M11,M12) 의 결합된 소오스에 접속된다.
전류미러회로(12)는 MOSFET(M13,M14)의 결합된 드레인을 통해 유도되는 쿼드리테일 회로의 출력전류 IL의 두배의 테일 전류를 발생한다. 정전압원(13)는 차동 쌍(1)과 전류 미러회로(12)사이의 전압레벨을 이동시킨다. 제 1 실시예에 따른 MOS OTA 로서 가 MOSFET 의 드레인 전류는 제 1 도의 종래의 MOS OTA 의 경우와 유사한 방식으로 다음과 같이 설명된다. MOSFET(M13,M14)의 드레인 전류가 각각 ID13와 ID14로 정의되면 다음 방정식(8,9)으로 표현되고 여기에서, VGS13, VGS14은 각 MOSFET(M13,M14)의 게이트 대 소오스 전압이다.
쿼드리테일 회로(2)의 출력전류 IL는 IL= ID13- ID14로 표현되고 따라서, IL은 방정식 (8,9)를 이용하여 다음 방정식 (10a,10b,10c)으로 주어진다.
제 6도는 방정식 (10a,10b,10c)에 근거한 쿼드리테일 회로의 전달 특성을 나타낸다. ｜Vi｜≤ (2IO/3β)1/2의 입력전압 범위내에서 이상적 자승 특성을 갖는 쿼드릴테일 회로(2)는 방정식으로 부터 알수 있다.
적응 바이어스 차동 쌍(1)에 대해 출력전류 IL가 다음 방정식 (11)을 만족시킬수 있음을 상기 관계식 (3)으로 부터 알수 있다.
관계식(11) 조건하에서 이 MOS OTA 의 트랜스컨덕턴스 gm은 예컨대 수식 gm= (2IOβ)1/2로 일정하게 되고 여기서 ｜Vi｜≤ (2IOβ)1/2이다. 여기에서 MOSFET (M11,M12)의 드레인 전류는 각각 ID11, ID12로서 정의 된다. 이때, 차동 출력전류 Δ I (=ID11- ID12) 는 다음과 같은 방정식 (12a,12b,12c)및 (12d)로 표현된다.
제 8 도는 제1 실시예의 MOS OTA 의 입, 출력 또는 전달 특성을 나타내며 종래기술의 전달 특성인 정전류에 의해 구동되는 MOSFET 의 차동 쌍을 또한 나타낸다.
제 1 실시예의 MOS OTA가 종래의 차동 쌍 MOS OTA 보다 우수한 선형성을 위해 보다 넓은 입력 전압범위를 가짐을 제 8 도로 부터 알수 있다.
제 9도는 제 1 실시예의 MOS OTA의 전달 특성의 선형성과 종래의 정전류로 구동되는 MOSFET의 차동쌍의 관계를 나타낸다.
전달특성의 선형성은 종해의 차동 쌍의 MOS OTA 보다 넓은 입력 전압 범위에서 얻어질 수 있음을 제 9도에서 알 수 있다.
제 1 실시예의 MOS OTA 의 트랜스컨덕턴스는 다음의 방정식 (13A,13B,13C,13D)으로서 차동입력전압 Vi 에 의해 차동 출력전류 △I 를 미분함으로서 얻을 수 있다.
제 10 도는 제 1 실시예의 MOS OTA 의 트랜스컨덕턴스와 종래의 정전류에 의해 구동되는 MOSFET 의 언바이어스 차동쌍을 나타낸다. 우수한 컨덕턴스 선형성을 위한 입력전압범위는 종래의 차동 쌍의 트랜스컨덕던스 선형성보다 상당히 넓음을 알 수 있다.
[실시예 2]
제 7 도는 본 발명의 제 2 실시예에 따른 적응 바이어스 MOS OTA 를 나타낸다.
제 7 도에 나타낸 바와 같이 제 2 실시예에 따른 MOS OTA 는 P 채널 MOSFET (M21,M22)를 형성하는 균형차동 쌍 (1')과 P 채널 MOSFET(M23,M24,M23,M26)를 형성하는 쿼드리테일 회로(2')와 쿼드리테일 회로(2')를 구동하기 위한 단일 정전류 싱크(21)(전류:IO)를 포함한다.
쿼드리테일 회로(2')는 그의 출력 전류로 차동 쌍 (1')을 구동한다. 차동 쌍 (1')의 MOSFET (M21, M22)는 서로 동일한 게이트 폭 대 게이트 길이의 비 (W/L)를 갖는다. 차동쌍 (1')의 입력단자 예컨대 MOSFET(M21,M22)의 게이트 차동 입력전압Vi 이 인가되는 게이트를 통해 입력단자(28,29)에 연결된다.
쿼드레테일 회로(2')의 MOSFET(M23,M24)는 제 1 균형 트랜지스터 쌍을 형성하고 쿼드리테일 회로의 MOSFET(M25,M26)는 제 2 균형 트랜지스터 쌍을 형성한다. 여기에서 MOSFET(M23,M24,M25,M26)는 서로 동릴한 게이트 폭대 게이트 길이의 비 (W/L)을 갖는다. MOSFET(M23,M24,M25,M26)의 소오스는 정전류 싱크(21)에 결합된다.
MOSFET(M23,M24)의 드레인을 서로 결합되며, MOSFET(M25,M26)의 드레인 또한 서로 결합된다. 제 1 트랜지스터의 입력단자 예컨대, MOSFET(M23,M24)의 게이트는 각각 입력 단자(28,29)의 쌍에 접속된다.
따라서 MOSFET(M23,M24)의 게이트는 차동 입력전압Vi 이 인가된다. 저항R을 갖는 저항(24)은 MOSFET(M23,M25)의 게이트 사이에 접속된다. 같은 저항R을 같는 다른 저항(25)은 MOSFET(M24,M26)의 게이트 사이에 접속된다. MOSFET(M25,M26) 의 게이트는 제 2 트랜지스터 쌍의 입력단자로서 서로 결합된다.
따라서, 차동 입력전압Vi 은 MOSFET(M25,M26) 의 결합된 게이트에 인가되도록 트랜지스터924,25)에 의해서 두개로 분할된다. 다시말해 MOSFET(M25,M26)의 결합된 게이트(Vi/2)의 전압이 인가된다.
제 1 트랜지스터 쌍의 출력단자 예컨대 MOSFET(M23,M24)의 드레인은 쿼드리테일 회로(2')의 출력 전류IL이 유도되는 드레인을 통해 서로 결합된다. 제 2 트랜지스터 쌍의 출력단자는 예컨대 MOSFET(M25,M26)의 드레인은 공급전압 VDD이 인가되도록 서로 결합된다.
쿼드리테일 회로(2'0에 인접한 3개의 N 채널 MOSFET(M31,M32,M33)로 형성되는 전류 미러회로가 있다. 전류 미러회로(22)에서, MOSFET(M31,M32,M33)의 게이트는 서로 결합된다. MOSFET(M17,M18)의 드레인은 공급전압 VDD이 인가되도록 서로 결합된다. MOSFET(M31)의 게이트와 드레인은 MOSFET(M23,M24)의 결합된 드레인에 접속되도록 서로 결합된다. MOSFET(M32,M33)의 드레인은 서로 결합된다.
전류미러 회로(220는 쿼드리테일 회로(2')의 출력전류 IL 두배 크기만큼의 테일 전류 IBB전류를 발생하는 정전류 싱크 즉 MOSFET(M23,M24)의 결합된 드레인을 통해 유도되도록 하는 역할을 한다. 4 개의 P채널 MOSFET(M27,M28,M29,,M30)로 형성되는 전류 미러회로(21)는 정전류 싱크(27)(전류:IO)때문에 쿼드리테일 회로(2')용 구동전류(전류:I0)와 차동쌍(1')용 테일 전류ISS를 생성하는 정전류 싱크로서의 역할을 한다.
전류 미러회로(21)에서 MOSFET(M27,M28,M29,M30)의 게이트는 서로 결합된다. MOSFET(M27,M28,M29,M30)의 소오스는 접지된다. MOSFET(M27)의 게이트 및 드레인은 정전류 싱크(27)에 접속되도록 서로 결합된다.
MOSFET(M29,M30)의 게이트와 드레인 MOSFET(M21,M22)의 소오스에 접속되도록 서로 결합된다. 2개의 N채널 MOSFET(M34,M35)로 형성되는 전류 미러회로는 차동쌍(1')의 활성 부하로서의 역할을 한다.
전류 미러회로(26)에서 MOSFET(M34,M35)의 게이트는 서로 결합된다. MOSFET(M34,M35)의 소오스는 공급전압 VDD이 공급된다. MOSFET(M34)의 게이트와 드레인은 MOSFET(M21)의 드레인에 접속되도록 서로 결합된다. MOSFET(M35)의 드레인은 MOSFET(M22)의 드레인에 접속된다.
본 발명의 실시예에 따른 MOS OTA 에서 차동 쌍(1')과 쿼드리테일회로(2')는 제 1 실시예 에서와 같은 구성과 동일 하므로 제 2 실시예의 MOS OTA 의 차동 출력전류 △I는 상기 방정식(12a,12b,12c,12d)과 같이 표현되고, 제 2 실시예의 MOS OTA의 트랜스컨덕턴스는 상기 방정식(13a,13b,13c,13d)과 같이 표현된다.
결과적으로, 제 1 실시예의 MOS OTA 와 같은 효과 또는 장점이 얻어질 수 있다.
제 2 실시예에 따른 MOS OTA 에서 정 전압원(13)은 반도체 집적회로상에 제조되어 지는데 어려움이 없으므로 부가적인 장점이 제 1 실시예의 경우에서 보다 반도체 직접회로상에 MOS OTA 를 보다 쉽게 실현 시킬 수 있다. 두개의 트랜지스터(14,15)또는 (24,25)가 상기 실시예와 동일한 저항을 갖는다 할지라도 트랜지스터의 저항은 서로 다를 수 도 있다.
쿼드리테일 회로(2) 또는(2')를 형성하는 제 2 트랜지스터 쌍의 MOSFET (M15,M16)또는 (M25,M26)의 게이트는 차동 입력 전압 Vi 의 어떤 직류전압으로 인가되는 본 발명을 위해 충분하다.
한편, 본 발명의 바람직한 형성이 기술되었으며, 본 발명의 사상으로 부터 벗어 나지 않고 변형이 당업자에게 있어 가능함은 명백하다.
따라서, 본 발명의 범위는 다음 청구범위에 의해서만 한정되어질 수 있다.

Claims (7)

  1. 모스 작동 트랜스컨덕턴스 증폭기 에 있어서, (a) 소오스가 서로 결합된 제 1, 2 MOSFET 의 차동 쌍과, (b) 자승 특성을 갖는 그의 출력 신호로 상기 차동 쌍을 구동하는 쿼드리테일 회로와, (c) 제 1, 2 MOSFET 의 교차 게이트에 인가되는 차동 입력신호와, (d) 상기 제 1, 2 MOSFET 의 교차 게이트로 부터 유도되는 차동 출력 신호와, (e) 제 3, 4 MOSFET 의 제 1 트랜지스터 쌍, 제 5, 6 MOSFET 의 제 2 트랜지스터 쌍 및 상기 제 1, 2 트랜지스터 쌍을 구동하는 정 전류원 또는 싱크와, 상기 정 전류원 또는 싱크에 접속 되도록 서로 결합되는 상시 제 3, 4, 5, 6 MOSFET의 소오스와, 서로 결합되는 상기 제 1 트랜지스터 쌍의 제 3, 4 MOSFET 의 드레인과, 서로 결합되는 상기 제 2 트랜지스터의 제 5, 6 MOSFET 의 드레인과, 제 3, 4 MOSFET 의 결합된 드레인과 상기 제 5, 6 MOSFET의 결합된 드레인중 하나로 부터 유도되는 쿼드드레일 회로의 상기 출력 신호와, 상기 차동 입력 신호가 인가되는 상기 제 3, 4 MOSFET 의 게이트와, 상기 차동 입력 신호의 직류전압이 인가되도록 서로 결합되는 제 5, 6 MOSFET 의 게이트를 포함하는 쿼드리테일 회로와, (f) 상기 쿼드리테일 회로의 상기 출력신호에 의해 보장되는 상기 차동 쌍의 트래느컨덕턴스 비 선형성을 포함하는 것을 특징으로 하는 모스작동 트랜스컨덕턴스 증폭기.
  2. 제 1항에 있어서, 상기 제 3, 5 MOSFET 의 상기 게이트 사이에 접속되는 제 1저항과, 상기 제 4, 6 MOSFET의 상기 게이트 사이에 접속되는 제 2 저항을 추가로 포함하는것을 특징으로 하는 모스 작동 트랜스컨덕턴스 증폭기.
  3. 제 2항에 있어서, 상기 제 1, 2 저항의 저항성은 서로 같은 것을 특징으로 하는 모스 작동 트랜스컨덕턴스 증폭기.
  4. 모스 작동 트랜스컨덕턴스 증폭기에 있어서, (a) 그의 테일 전류에 의해 구동되며 소오스가 서로 결합된 제 1, 2 MOSFET 의 차동 쌍과, (b) 출력전류가 자승 특성을 갖는 쿼드리테일 회로와, (c) 상기 차동쌍의 상기 테일 전류와 상기 쿼드리 테일 회로의 상기 출력 전류사이에 주어진 관계식을 산출하는 전류 조정회로와, (d) 상기 제 1, 2 MOSFET 의 교차 게이트에 인가되는 차동 입력신호와, (e) 상기 제 1, 2 MOSFET 의 드레인으로 부터 유도되는 차동 출력 신호와, (f) 제 3, 4 MOSFET 의 제 1 트랜지스터 쌍, 제 5, 6 MOSFET의 제 2 트랜지스터 쌍 및 상기 제 1, 2 트랜지스터 쌍을 구동하는 정 전류원 또는 싱크와, 상기 정전류원 또느 싱크에 접속되도록 서로 결합되는 상기 3, 4, 5, 6 MOSFET 의 소오스와 서로 결합되는 상기 1 트랜지스터 쌍의 제 3, 4 MOSFET의 드레인과, 서로 결합되는 상기 제 2 트랜지스터 쌍의 제 5, 6 MOSFET의 드레인과, 상기 제 3, 4 MOSFET의 결합된 트레인과, 제 5, 6 MOSFET의 결합된 드레인중 하나로 부터 유도되는 상기 쿼드리테일회로의 상기 출력 신호와, 상기 차동 입력 신호가 인가되는 제 3, 4 MOSFET 의 게이트와, 상기 차동 입력 신호의 직류전압이 인가 되도록 서로 결합되는 제 5, 6 MOSFET 의 게이트롤 포함하는 쿼드리테일 회로와, (g) 상기 쿼드리테일 회로의 상기 출력신호에 의해 보상되는 상기 차동 쌍의 트랜스컨덕턴스 선형성을 포함하는 것을 특징으로 하는 모스 작동 트랜스컨덕턴스 증폭기.
  5. 제 4 항에 있어서, 상기 제 3, 5 MOSFET의 상기 게이트 사이에 접속되는 제 1 저항과, 상기 제 4, 6 MOSFET 의 게이트 사이에 접속되는 제 2 저항을 추가로 포함하는 것을 특징으로 하는 모스 작동 트랜스컨덕턴스 증폭기.
  6. 제 5 항에 있어서, 상기 제 1, 2 저항의 저항성은 서로 같은 것을 특징으로 하는 모스 작동 트랜스컨덕턴스 증폭기.
  7. 제 4 항에 있어서, 상기 전류 조정회로는 전류 미러 회로인 것을 특징으로 하는 모스 작동 트랜스컨덕턴스 증폭기.
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