JPH09307370A

JPH09307370A - 電流伝達回路及びこれを用いた電流電圧変換回路

Info

Publication number: JPH09307370A
Application number: JP8123657A
Authority: JP
Inventors: Tachio Yuasa; 太刀男湯浅; Osamu Kobayashi; 修小林
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1996-05-17
Filing date: 1996-05-17
Publication date: 1997-11-28
Anticipated expiration: 2016-05-17
Also published as: US5982206A; KR970077963A; TW338127B; KR100274776B1; FR2749951A1; FR2749951B1; JP3828200B2

Abstract

(57)【要約】【課題】本発明は電子機器一般に使用される電子回路
の一部を構成する電流伝達回路に関し、容易に所望の電
流伝達比が得られ、回路形成面積の縮小化を図り、また
電流値設定の自由度を増すことにより回路の小電力化を
図ることを目的とする。【解決手段】入力段３２をゲートがドレインに接続さ
れたＮチャンネル型ＭＯＳＦＥＴのトランジスタＭ１１
で構成し、出力側３３を２つのＮチャンネル型ＭＯＳＦ
ＥＴのトランジスタＭ１２，Ｍ１３が直列に接続され、
各トランジスタＭ１２，Ｍ１３のゲートがトランジスタ
Ｍ１１のゲートに接続されて構成される。この場合、総
てのトランジスタＭ１１〜Ｍ１３の少なくともゲート長
Ｌ₁が同一に形成されて構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子機器一般に使
用される電子回路の一部を構成する電流伝達回路に関す
る。近年、電子機器の小型化、小電力化に対応して使用
される集積回路（ＩＣ：Integrated Circuit) のうち、
特にＭＯＳＦＥＴ（Metal Oxide Semiconductor Field
Effect Transistor)プロセスで製造されるＩＣが普及し
ている。そして、電子機器一般に使用される電子回路が
トランジスタで構成されるもののうち、電流伝達回路又
はカレントミラー回路と称される電流入力に対して特定
の伝達関数によって決定される電流出力を得るものがあ
る。集積回路は内部の構成素子特性の絶対精度が小さ
く、それに比べて素子特性の相対精度を高く製造できる
特徴があり、カレントミラー回路等の電流伝達回路にお
いてもこの範囲で回路形成面積の縮小化、回路の小電力
化が要求されている。

【０００２】

【従来の技術】図７に、従来の電流伝達回路の回路図を
示す。図７は電流伝達回路１１の基本回路を示したもの
で、第１の電源系１２に、例えばＮチャンネル型ＭＯＳ
ＦＥＴのトランジスタＭ１のドレインが接続されて、ソ
ースが第２の電源系のグランド（ＧＮＤ）に接続され、
ゲートが自己のドレインに接続される。このトランジス
タＭ１は、ゲート幅Ｗ₁とゲート長Ｌ₁の比（Ｗ₁／Ｌ
₁）で特定される。

【０００３】一方、Ｎチャンネル型ＭＯＳＦＥＴのトラ
ンジスタＭ２のドレインが第３の電源系１３に接続さ
れ、ソースがＧＮＤに接続される。また、ゲートはトラ
ンジスタＭ１のゲートに接続される。このトランジスタ
Ｍ２はゲート幅Ｗ₁とゲート長ｎＬ₁の比（Ｗ₁／ｎＬ
₁）で特定される。

【０００４】そして、上記電流伝達回路１１において、
入力側のトランジスタＭ１にドレイン電流Ｉ₁を流した
ときに、出力側のトランジスタＭ２のドレインに電圧を
印加して流れる電流Ｉ₂が出力電流となる。ここで、図
８に、図７のトランジスタの集積回路における形成平面
図を示す。図８（Ａ）はトランジスタＭ１を示してお
り、図９（Ｂ）はトランジスタＭ２を示している。図８
（Ａ），（Ｂ）にトランジスタＭ１，Ｍ２はウエハ上に
ドレイン（Ｄ）領域と、ゲート（Ｇ）領域と、ソース
（Ｓ）領域とが平面上で所定間隔により形成されたもの
で、トランジスタＭ１のゲート長をＬ₁、ゲート幅をＷ
₁とし、トランジスタＭ２のゲート長をＬ₂（＝ｎ
Ｌ₁）、ゲート幅をＷ₂（例えばＷ₁＝Ｗ₂）として形
成される。この場合のトランジスタＭ１，Ｍ２のゲート
長及びゲート幅で電流伝達の比率が変化する。

【０００５】すなわち、上記電流伝達回路の電流伝達比
率Ｒ１はＲ１＝（トランジスタＭ２のゲート幅／トランジスタＭ１のゲート長） ×（トランジスタＭ１のゲート長／トランジスタＭ１のゲート幅） …（１）で表わされる。従って、各ゲート幅、ゲート長を示す
と、Ｒ１＝（Ｗ₁／ｎＬ₁）・（Ｌ₁／Ｗ₁）＝１／ｎとなる。例えば、Ｉ₁：Ｉ₂＝１：２とする場合にはゲ
ート幅を同一としてトランジスタＭ２のゲート長を（１
／２）Ｌ₁とする。

【０００６】ところで、トランジスタＭ１，Ｍ２を形成
する場合には回路形成面積を小さくする要請があってゲ
ート長は製造能力の最小値付近の例えば１μｍ以下で形
成される。次に、図９に、従来の電流伝達回路を用いて
電流電圧変換回路の回路図を示す。図９に示す電流変換
回路２１は、電流伝達回路２２と電圧変換回路２３とよ
り構成される。電流伝達回路２２は、Ｐチャンネル型Ｍ
ＯＳＦＥＴのトランジスタＭ３のソース（Ｓ）が第１の
電源系２４に接続され、ドレイン（Ｄ）が電流源２５を
介して第２の電源系ＧＮＤに接地される。また、Ｐチャ
ンネル型ＭＯＳＦＥＴのトランジスタＭ４のソース
（Ｓ）が第１の電源系２４に接続され、ドレイン（Ｄ）
が電流源２６を介して第２の電源系ＧＮＤに接地され
る。そして、各トランジスタＭ３，Ｍ４のゲート（Ｇ）
同士が接続されると共にトランジスタＭ３のドレイン
（Ｄ）に接続される。

【０００７】一方、電圧変換回路２３は、Ｐチャンネル
型ＭＯＳＦＥＴのトランジスタＭ５のソース（Ｓ）が第
１の電源系２４に接続され、ドレイン（Ｄ）が電流源２
７を介して第２の電源系ＧＮＤに接地される。そして、
トランジスタＭ５のゲートがトランジスタＭ４のドレイ
ン（Ｄ）に接続される。また、トランジスタＭ５のドレ
イン（Ｄ）より出力電圧Ｖ₀を得るものである。

【０００８】この場合、トランジスタＭ３，Ｍ４はゲー
ト幅Ｗ₁及びゲート長ｎＬ₁を同一とし、トランジスタ
Ｍ５のゲート幅Ｗ₁及びゲート長Ｌ₁とするもので、電
流源２５，２６に流れる電流Ｉ₃，Ｉ₄は同一（Ｉ₃＝
Ｉ₄）としている。そこで、電流源２５，２６よりトラ
ンジスタＭ３，Ｍ４に入力する電流Ｉ₃（Ｉ₄）を任意
に微小変化させるとトランジスタＭ４のドレイン電圧が
変化し、この変化がトランジスタＭ５のゲートに印加さ
れると、該トランジスタＭ５のドレイン（Ｄ）より電圧
振幅Ｖ₀が得られるものである。

【０００９】なお、各接続点の電圧がほぼ電源の電位に
近づき、電圧の振幅が取れなくなることを避けるため
に、各電流経路に流れる電流値の比率を等しくする必要
がある。すなわち、（トランジスタＭ３のゲート幅／トランジスタＭ３のゲート長）：（トランジスタＭ５のゲート幅／トランジスタＭ５のゲート長）：＝Ｉ₃：Ｉ₅ …（２）の関係が成り立つように各トランジスタＭ３〜Ｍ５のゲ
ート幅、ゲート長さを設定する必要がある。

【００１０】ここで、図１０に、図９の電圧変換の原理
説明図を示す。図１０（Ａ）は一般的にＭＯＳＦＥＴの
トランジスタＭ０を用いた増幅回路を示したもので、ト
ランジスタＭ０のドレインに抵抗Ｒが接続されてゲート
に入力電圧Ｖ_inが入力されたときに流れるドレイン電流
Ｉ_Dは、Ｉ_D＝ｇ_mＶ_in（ｇ_mはトランジスタＭ０のコ
ンダクタンス）で表わされ、ドレイン電流Ｉ_Dが抵抗Ｒ
で電圧として取り出される。このときの出力電圧Ｖ_out
がＶ_out＝Ｉ_D・Ｒ＝ｇ_m・Ｖ_im・Ｒであることから、
増幅率はＶ_out／Ｖ_in＝ｇ_m・Ｒで表わされる。ＩＣ内
では素子形成面積が大きくなるため抵抗を余り大きくで
きない。よって、図１０（Ａ）の回路では、増幅率を大
きくできない。

【００１１】そこで、図１０（Ｂ）に示すように、抵抗
に代えて電流源２８を設けてその内部抵抗Ｒ_dsで上述と
同様に出力電圧Ｖ_outが得られて、増幅率をＶ_out／Ｖ
_in＝ｇ_m・Ｒ_dsとして得られる。トランジスタによる電
流源を用いることは、内部抵抗Ｒ_dsを比較的大きな値に
構成できるため、増幅率を大きくすることができる。

【００１２】従って、図９について説明すると、電流源
２５，２６を微小に変化されることでトランジスタＭ５
のゲート電圧Ｖ_GSが変化し、これによってトランジスタ
Ｍ５のドレイン電流と電流源２７の内部抵抗により増幅
率を大きく取り、出力電圧Ｖ ₀の変化として増幅を行う
ものである。

【００１３】

【発明が解決しようとする課題】しかし、上述の電流伝
達回路１１及び電流電圧変換回路２１では、上述のＭＯ
ＳＦＥＴのトランジスタＭ１〜Ｍ５においてはゲート長
が変化するとショートチャネル効果によりスレッシュホ
ールド電圧（閾値電圧）が変化して上記（１），（２）
が成立しなくなる。すなわち、ウエハ上にパターンを形
成するときの焼き付け過程で機械的精度によりゲート長
やゲート幅にばらつきを生じるものである。今、ゲート
長に着目してこのずれ分をΔとすると、電流伝達比率が
図７の電流伝達回路１１では、（トランジスタＭ１のゲート長）／（トランジスタＭ２のゲート長）＝（Ｌ₁＋Δ）／（ｎＬ₁＋Δ）≠（１／ｎ） …（３）となる。また、図９の電流電圧変換回路２１では、（トランジスタＭ３のゲート長）／（トランジスタＭ５のゲート長）＝（ｎＬ₁＋Δ）／（Ｌ₁＋Δ）≠ｎ …（４）となる。

【００１４】従って、パターン形成時のゲート長のずれ
で所望の電流伝達比を得ることが極めて困難であるとい
う問題がある。また、パターン形成時のゲート長のずれ
の影響を小さくするにはゲート長を長くし、又はゲート
長を同一にしてゲート幅を変化させて電流伝達比を得れ
ばよいが、ゲート長を長くし、又はゲート幅を大きくす
ることはゲート領域の面積拡大を伴い、回路形成面積の
縮小化を図ることができないという問題がある。

【００１５】そこで、本発明は上記課題に鑑みなされた
もので、容易に所望の電流伝達比が得られ、回路形成の
面積の縮小化を図り、また電流値設定の自由度を増すこ
とにより回路の小電力化を図る電流伝達回路及び電流電
圧変換回路を提供することを目的とする。

【００１６】

【課題を解決するための手段】上記課題を解決するため
に、請求項１では、トランジスタで構成される入力側に
流れる電流に対して、トランジスタで構成される出力側
に所定比率の電流が流れる電流伝達回路において、前記
入力側及び出力側の少なくとも何れか一方が複数のトラ
ンジスタで構成され、前記入力側及び出力側の総ての当
該トランジスタは同一のゲート長を有する電流伝達回路
が構成される。

【００１７】請求項２では、請求項１において、前記ト
ランジスタは前記所定比率に応じた数を有する。請求項
３では、請求項１又は２において、前記入力側の総ての
トランジスタは同一のゲート幅を有する。

【００１８】請求項４では、請求項１又は２において、
前記出力側の総てのトランジスタは同一のゲート幅を有
する。請求項５では、請求項１又は２において、前記入
力側及び出力側を構成する総てのトランジスタは同一の
ゲート幅を有する。

【００１９】請求項６では、請求項３又は４において、
入力側のトランジスタのゲート幅と、出力側のトランジ
スタのゲート幅とは、前記所定比率に応じて異なる。請
求項７では、請求項１〜６の何れか一項に記載の電流伝
達回路と、当該電流伝達回路の出力側に流れる電流に応
じた電圧を発生させる所定数のトランジスタで構成され
るものであって、当該トランジスタを形成する少なくと
もゲートの長さを、前記電流伝達回路を構成する総ての
前記トランジスタのゲートの長さと同一に形成された変
換回路と、を有して電流電圧変換回路が構成される。

【００２０】請求項８では、請求項７記載の変換回路を
構成する総てのトランジスタは、同一のゲート幅を有す
る。請求項９では、請求項７又は８記載の変換回路の総
てのトランジスタのゲート幅と、前記電流伝達回路の入
力側又は出力側の少なくとも一方を構成するトランジス
タのゲート幅とは同一である。

【００２１】請求項１０では、請求項７又は８記載の変
換回路の総てのトランジスタのゲート幅は、前記電流伝
達回路の入力側及び出力側を構成するトランジスタのゲ
ート幅とは異なる。上述のように請求項１又は２の発明
では、各トランジスタで構成される入力側及び出力側の
少なくとも一方のトランジスタの個数が所定比率で設定
され、入力側及び出力側の総てのトランジスタのゲート
長を同一にさせる。これにより、トランジスタ形成時の
ゲート長のばらつきの電流伝達比率への影響が回避され
て容易に正確な電流伝達比が得られ、これによるゲート
面積最小形成が可能となって回路形成面積の縮小化が行
え、また電流値設定の自由度が増すことにより回路の小
電力化を図ることが可能となる。

【００２２】請求項３乃至６の発明では、入力側及び出
力側のそれぞれで構成するトランジスタのゲート幅が同
一であり、所定比率に応じて入力側と出力側との各トラ
ンジスタのゲート幅を同一にし、又は異ならせて形成さ
れる。これにより、各トランジスタのゲート長に無関係
でゲート幅及びトランジスタ個数（実質的なゲート長の
変化）で所望の電流伝達比が得られて電流値設定の自由
度を向上させることが可能となる。

【００２３】請求項７又は８の発明では、電流伝達回路
の出力側の電流に応じた電圧を発生させる変換回路が設
けられ、該変換回路を構成する総てのトランジスタのゲ
ート長を同一にし、かつ電流伝達回路を構成する総ての
トランジスタのゲート長と同一にさせる。これにより、
電流伝達比に応じたトランジスタの面積や流す電流値設
定の自由度が向上され、これによる電流源の電流を減小
させたり、回路面積の縮小化が図られて回路の小型化、
小電力化を図ることが可能となる。

【００２４】請求項９又は１０の発明では、変換回路を
構成する総てのトランジスタのゲート幅は、電流伝達回
路の入力側、出力側の一方又は両方の総てのトランジス
タのゲート幅とは同一又は異なる。これにより、電流伝
達回路や変換回路に流す電流値設定の自由度が向上さ
れ、ひいては回路形成面積の縮小化、回路の小電力化を
図ることが可能となる。

【００２５】

【発明の実施の形態】図１に、本発明の第１実施例の回
路構成図を示す。図１（Ａ）は電流伝達回路３１の回路
図、図１（Ｂ）は図１（Ａ）の電流伝達回路３１の等価
回路の回路図である。

【００２６】図１（Ａ）に示す電流伝達回路３１は、入
力側３２と出力側３３とで構成される。入力側３２は、
Ｎチャンネル型ＭＯＳＦＥＴのトランジスタＭ１１のド
レイン（Ｄ）が第１の電源系（Ｖ_DD）３４に接続され
て、ソース（Ｓ１）が第２の電源系としてのグランドＧ
ＮＤに接地される。このトランジスタＭ１１のゲート
（Ｇ）は自己のドレイン（Ｄ）に接続される。

【００２７】一方、出力側３３は、Ｎチャンネル型ＭＯ
ＳＦＥＴのトランジスタＭ１２のドレイン（Ｄ）は第３
の電源系３５に接続され、ソース（Ｓ）はＮチャンネル
型のトランジスタＭ１３のドレイン（Ｄ）に接続され
る。トランジスタＭ１３のソース（Ｓ）はＧＮＤに接地
される。トランジスタＭ１２，Ｍ１３の各ゲート（Ｇ）
は共通に接続されると共に、トランジスタＭ１１のゲー
ト（Ｇ）に接続される。

【００２８】この場合、トランジスタＭ１１〜Ｍ１３を
形成する各ゲート（Ｇ）はゲート幅Ｗ₁及びゲート長Ｌ
₁で形成される（図８（Ａ）参照、以下同様）。このと
き、出力側３３は、図１（Ｂ）に示すように、ゲート幅
Ｗ₁、ゲート長２Ｌ₁の一つのトランジスタとして等価
的に表わすことができる。

【００２９】そこで、上記電流伝達回路３１の電流伝達
比率Ｒ２は、上述の（１）式に当てはめると、Ｒ２＝｛トランジスタM12(M13)のゲート幅/(トランジスタM12 のゲート長＋トランジスタM13 のゲート長) ｝・（トランジスタM11 のゲート長／トランジスタM11 のゲート幅）＝｛Ｗ₁／（Ｌ₁＋Ｌ₁）｝・（Ｌ₁／Ｗ₁）＝１／２ …（５）となる。

【００３０】ところで、上述のようにＩＣ化する場合、
ウエハ上にＭＯＳＦＥＴの形成にあたってゲート長が１
μｍ程度、ゲート幅を数μｍで形成するときに、製造精
度がゲート長を正確にするように調節されるのが一般的
であり、ゲート長の製造偏差に比べてゲート幅の個々の
製造偏差は極めて小さく、無視できる程度のものであ
る。

【００３１】従って、上述のようにゲート長を総てのト
ランジスタＭ１１〜Ｍ１３で同一とすることは、電流伝
達比率を設定する場合にゲート長の製造偏差が相殺さ
れ、等価的にゲート長を変化させることと同様で所望の
電流伝達比率を正確に得ることができる。このことは、
構成されるトランジスタの面積や流す電流値の設定にあ
たって自由度を向上させることができるものである。

【００３２】ここで、図２に、図１の原理説明図を示
す。図２（Ａ）は単一のＭＯＳＦＥＴの動作説明のため
のもので、図２（Ｂ）はＭＯＳＦＥＴを直列接続した場
合の特性を説明するためのものである。図２（Ａ）のＭ
ＯＳＦＥＴのトランジスタＭＦ０のドレイン電流Ｉ
_Dは、非飽和領域（Ｖ_GS−Ｖ_th＞Ｖ_DS：Ｖ_thはスレッシ
ュホールド電圧）と飽和領域（Ｖ_GS−Ｖ_th≦Ｖ_DS）とで
異なる。すなわち、非飽和領域では、Ｉ_D＝β₀（Ｗ／Ｌ）｛（Ｖ_GS−Ｖ_th）Ｖ_DS−（１／２）Ｖ_DS ²｝…（６）となり、飽和領域では、Ｉ_D＝(1/2) β₀（Ｗ／Ｌ）（Ｖ_GS−Ｖ_th）²（１＋λＶ_DS） …（７）となる。

【００３３】ここで、Ｗはゲート幅、Ｌはゲート長、β
₀＝μ（ε_0X／ｔ_0X）であり、μはキャリアの移動度、
ε_0Xはゲート酸化膜の誘電率、ｔ_0Xはゲート酸化膜厚、
λはチャネル長変調効果係数である。通常は、（１＋λ
Ｖ_DS）≒１と近似できるため、飽和領域では、Ｉ_D＝（１／２）β₀（Ｗ／Ｌ）（Ｖ_GS−Ｖ_th）² …（８）とみなすことができる。

【００３４】上述のようなＭＯＳＦＥＴのトランジスタ
を図２（Ｂ）に示すように、ｎ個直列に接続した場合、
一般的な動作電圧範囲で（Ｖ_GS−Ｖ_th）≦Ｖ_DSに設定し
ようとしたときにはトランジスタＭＦ１のみが飽和領域
で、他のトランジスタＭＦ２〜ＭＦｎは非飽和領域で各
々動作する。

【００３５】いま、ｊ番目のトランジスタＭＦｊ（２≦
ｊ≦ｎ）において、（６）式よりドレイン電流Ｉ_Djは、Ｉ_Dj=(1/2)β₀(W/L) ｛2(Ｖ_GS-V_j+1-Ｖ_th）(V_j-V_j+1)-(Ｖ_j-V_j+1)²｝ =(1/2)β₀(W/L) ｛2(Ｖ_GS-V_th)(Ｖ_j-V_j+1)-V_j ²+V_j+1 ²｝ …（９）となる。従って、全ドレイン電流Ｉ_Dは、

【００３６】

【数１】

【００３７】となる。よって、 (n-1)I_D=(1/2)β₀(W/L) ｛2(Ｖ_GS-V_th)V₂-V₂ ²｝ …（11）となる。また、ＭＦ１は、（７）式より、Ｉ_D=(1/2)β₀(W/L)(Ｖ_GS-V₂-Ｖ_th)²(1＋λＶ_DS） =(1/2)β₀(W/L) ｛（Ｖ_GS-V_th)²-2(V_GS-V_th) V₂＋V₂ ²｝（1+λＶ_DS) …（12) となり、この（12) 式に（11) 式を代入すると、Ｉ_D=(1/2)β₀(W/L）｛（Ｖ_GS-V_th)²-(n-1)Ｉ_D｝（1+λＶ_DS) …（13) となる。そこで、（1+λＶ_DS) ≒１と近似できることか
ら、ドレイン電流Ｉ_DはＩ_D=(1/2)β₀(W/nL)(V_GS−Ｖ_th）² …（14）となる。

【００３８】すなわち、（１４）式から、図２（Ｂ）の
トランジスタＭＦ１〜ＭＦｎが全体でゲート長ｎＬ、ゲ
ート幅Ｗの飽和領域で動作する１個のトランジスタとみ
なせることができるもので、図１（Ａ）を図１（Ｂ）と
みなすことができるものである。

【００３９】そこで、図１（Ｂ）を用いて電流伝達の動
作を説明する。ここでは出力側のトランジスタ（Ｍ１
２，Ｍ１３）のゲート幅をＷ₂（＝Ｗ₁）、ゲート長を
Ｌ₂（＝２Ｌ₁）として説明する。いま、トランジスタ
Ｍ１１〜Ｍ１３はエンハンスメント型のＭＯＳＦＥＴ
（スレッシュホールド電圧Ｖ_th＞０）を使用するものと
して、トランジスタＭ１１のドレイン（Ｄ）に入力電圧
Ｉ_D1を流すとトランジスタＭ１２のドレイン（Ｄ）に出
力電流Ｉ_D2が流れるものである。トランジスタＭ１１に
ついてはＶ_DS＝Ｖ_GSであるから飽和領域で動作してい
る。トランジスタＭ１２についても電流源としての動作
を行うために飽和領域Ｖ_DS≧Ｖ_GS−Ｖ_thとして設計され
ているものとし、飽和領域で動作するものとする。

【００４０】従って、上記（７）式より、トランジスタ
Ｍ１１のドレイン電流Ｉ_D1は、Ｉ_D1=(1/2)β₁(W₁/L₁)(Ｖ_GS-V_th1)²(1+λ₁Ｖ_DS1) …（15）となり、トランジスタＭ１２のドレイン電流Ｉ_D2は、Ｉ_D2=(1/2)β₂(W₂/L₂)(Ｖ_GS-V_th2)²(1+λ₂Ｖ_DS2) …（16）となる。上述のように、（１＋λＶ_DS）は１に近似的と
なることから、（15），（16）式におけるＶ_GSは、Ｖ_GS＝√｛(2Ｉ_D1／β₁）・(L1/W1) ｝＋Ｖ_th1 ＝√｛(2Ｉ_D2／β₂) ・(L₂/W₂) ｝＋Ｖ_th2 …（17）となる。

【００４１】よって、図１（Ａ）に示すように構成する
総てのトランジスタＭ１１〜Ｍ１３のゲート長が等しい
ことから、製造プロセスにおいて製造される（17）式の
β₁とβ₂及びＶ_th1とＶ_th2は等しくなることから、
（17）式は、２Ｉ_D1（Ｌ₁／Ｗ₁）＝２Ｉ_D2（Ｌ₂／Ｗ₂）となり、従って、Ｉ_D2／Ｉ_D1＝（Ｗ₂／Ｌ₂）／（Ｗ₁／Ｌ₁）＝（Ｗ₁／２Ｌ₁）／（Ｗ₁／Ｌ₁）＝１／２…（18）となるものである。因みに、従前のトランジスタのゲー
ト長の違いでスレッシュホールド電圧Ｖ_thにずれを生じ
ると（17）式より（18）式が得られず、電流伝達の比率
が異なってくるものである。

【００４２】ここで、図３に、図１のトランジスタの形
成面積を検証するための説明図を示す。図３（Ａ）はゲ
ート長を同一としてゲート幅で伝達比率を設定する従前
の回路例であり、図３（Ｂ）は図１（Ｂ）に相当する本
発明の回路例を示したものである。なお、図３（Ａ），
（Ｂ）は電流伝達回路が実際的に適用される１入力多
（ｎ個）出力の場合を用いたもので（出力側の電源系
は、第２の電源系ＧＮＤの他に、第３の電源系３５から
第３３＋ｎの電源系３３＋ｎ（ｎ≧３）が使用され
る）、スレッシュホールド電圧の変動を回避するために
図３（Ａ）では総てのトランジスタＭＦＴ１〜ＭＦＴｎ
のゲート長をＬに等しくして出力側のみのゲート幅をＷ
₂（入力側はＷ₁）で等しくし、図３（Ｂ）は総てのト
ランジスタＭＦＴ０１〜ＭＦＴ０ｎのゲート幅をＷに等
しくして出力側のみのゲート長をＬ₂（入力側はＬ₁）
で等しくしたものである。

【００４３】従って、図３（Ａ）の回路における総ての
トランジスタＭＦＴ１〜ＭＦＴｎの総面積Ｓ₁は、Ｓ₁＝Ｗ₁・Ｌ＋ｎ・Ｗ₂・Ｌ＝Ｌ（Ｗ₁＋ｎＷ₂） …（19) となり、図３（Ｂ）の回路における総てのトランジスタ
ＭＦＴ１〜ＭＦＴｎの総面積Ｓ₂は、Ｓ₂＝Ｗ・Ｌ₁＋ｎ・Ｗ・Ｌ₂＝Ｗ（Ｌ₁＋ｎ・Ｌ₂） …（20) となる。

【００４４】そこで、製造プロセスで最小に形成できる
最小ゲート幅をＷとし、最小ゲート長をＬとして、Ｉ₂
／Ｉ₁＝ｍの場合を考える。図３（Ａ）の場合に、最小
の回路面積（ゲート面積）を得るには、Ｗ₁＝Ｗ、Ｗ₂
＝ｍＷでなければならず、このときのゲート総面積Ｓ₁
は、Ｓ₁＝ＬＷ（１＋ｎ・ｍ） …（21) となる。また、図３（Ｂ）の場合に、最小の回路面積
（ゲート面積）を得るにはＬ₁＝ｍＬ，Ｌ₂＝Ｌでなけ
ればならず、このときのゲート総面積Ｓ₂は、Ｓ₂＝ＬＷ（ｍ＋ｎ） …（22) となる。

【００４５】従って、図３（Ｂ）の回路面積が図３
（Ａ）より小となるには、（Ｓ₁／Ｓ₂）＞１になれば
よい。すなわち、（Ｓ₁／Ｓ₂）＝（１＋ｍ・ｎ）／（ｍ＋ｎ）＞１ …(23) となるには、（23) 式を（１／ｎ）＋（ｍ／ｎ）（ｎ−
１）＞１とし、このときにｍ≧ｎ≧２を満足すればよ
い。

【００４６】ところで、図３（Ａ）は電流伝達比はゲー
ト長（Ｌ）が一定のときにゲート幅（Ｗ₂）で設定した
単一のトランジスタＭＦＴ２（ＭＦＴ３〜ＭＦＴｎは各
出力列で単一で構成）の出力側を構成したもので、従前
の方法により多出力としたものに相当する。一方、図３
（Ｂ）は図１（Ｂ）の方法により多出力として示したも
ので、実際には図１（Ａ）を多出力としたものの等価回
路である。換言すれば、図３（Ａ），（Ｂ）の入力側を
単一のトランジスタで構成した場合において、図３
（Ａ）は全段共に単一のトランジスタ構成であり、図３
（Ｂ）は入力段においては複数のトランジスタ構成であ
る。

【００４７】従って、上述のように所定条件下で図３
（Ａ）より図３（Ｂ）のゲート面積の方を小とすること
ができ、回路の小型化を図ることができるものである。
なお、トランジスタを直列接続した場合、中間に介在さ
れるドレイン（Ｄ）及びソース（Ｓ）はゲート間を微小
間隔とすることで省略できるもので、全体の面積は単一
の等価ゲート長を有するトランジスタのゲート面積の総
和に略等しくなるものである。

【００４８】次に、図４に、第１実施例の他の実施例の
回路構成図を示す。図４（Ａ）に示す電流伝達回路３１
は、回路構成が図１（Ａ）と同様であるが、出力側３３
を構成するトランジスタＭ１２，Ｍ１３のゲート幅Ｗ₂
を、入力側３２を構成するトランジスタＭ１１のゲート
幅Ｗ₁と異ならせて形成したものである。なお、総ての
トランジスタＭ１１〜Ｍ１３のゲート長Ｌ₁は同一であ
る。

【００４９】図４（Ａ）に示す電流伝達回路３１におけ
る電流伝達比率Ｒ３は、上述のように各トランジスタＭ
１１〜Ｍ１３のゲート幅Ｗ₁，Ｗ₂が正確に形成されて
いるものとみなすことができることから、（５）式より
以下の式で表わされる。Ｒ３＝｛トランジスタM12(M13)のゲート幅/(トランジス
タM12 のゲート長＋トランジスタM13 のゲート長) ｝・
（トランジスタM11 のゲート長／トランジスタM11 のゲ
ート幅）＝Ｗ₂／（２・Ｗ₁）ここで、一例として、入力側３２と出力側３３を流れる
ドレイン電流の比をｍＩ_D：（Ｉ_D／ｎ）（ｎは出力側
の直列接続のトランジスタの個数）としたとき、入力側
３２のトランジスタ（Ｍ１１）のゲート幅をｍＷ、ゲー
ト長をＬとしたときに、出力側（３３）のトランジスタ
の等価的（複数のトランジスタを単一のトランジスタと
みなしたとき）なゲート幅がＷ、ゲート長がｎＬとなっ
て、ゲート総面積Ｓ₀₂は、Ｓ₀₂＝（ｍ＋ｎ）ＷＬとな
る。

【００５０】一方、図７に示す従前の回路によって、ゲ
ート長を同一にした場合の動作を考えると、上記電流比
（ここではｍｎＩ_D：Ｉ_D＝ｍＩ_D：（Ｉ_D／ｎ）とお
く）の場合における入力側のトランジスタのゲートをｍ
ｎＷ、ゲート長をＬとしたときに、出力側のトランジス
タのゲート幅がＷ、ゲート長がＬとなって、ゲート面積
Ｓ₀₁は、Ｓ₀₁＝（ｍｎ＋１）ＷＬとなる。

【００５１】従って、（Ｓ₀₁／Ｓ₀₂）＞１となるように
ｍ，ｎを設定することで図４（Ａ）における回路のゲー
ト形成面積を図７の従前の回路より縮小させることがで
きる。すなわち、ｎ≧２であることから、ｍ＞１とする
ことで本発明の方のゲート形成面積Ｓ₀₂を小とすること
ができるものである。

【００５２】なお、図４（Ａ）に示す電流伝達回路３１
（図１も同様）では、入力側３２を単一のトランジスタ
Ｍ１１で構成し、出力側３３を複数のトランジスタＭ１
２，Ｍ１３で構成した場合を示したが、入力側３２を複
数のトランジスタで構成し、出力側３３を単一のトラン
ジスタで構成しても、これらのゲート長を同一に形成す
ることで同一の効果を得ることができるものである。

【００５３】続いて、図４（Ｂ）に示す電流伝達回路３
１は、入力側３２が第１の電源系３４と第２の電源系Ｇ
ＮＤ間で複数のトランジスタ（Ｎチャンネル型ＭＯＳＦ
ＥＴ）Ｍ２１，Ｍ２２が直列に接続されて、各トランジ
スタＭ２１，Ｍ２２のゲート（Ｇ）がトランジスタＭ２
１のドレイン（Ｄ）に接続されたもので、共にゲート幅
がＷ₁、ゲート長Ｌ₁が同一に形成されるものである。

【００５４】また、出力側３３では、第３の電源系３５
と第２の電源系ＧＮＤ間で、複数のトランジスタ（Ｎチ
ャンネル型ＭＯＳＦＥＴ）Ｍ２３〜Ｍ２５が直列に接続
された段と、複数のトランジスタ（Ｎチャンネル型ＭＯ
ＳＦＥＴ）Ｍ２６〜Ｍ２８が直列に接続された段とで構
成される。また、各トランジスタＭ２３〜Ｍ２８のゲー
ト（Ｇ）は、入力側３２のトランジスタＭ２１，Ｍ２２
のゲート（Ｇ）に接続されたものである。この場合、出
力側３３を構成する各トランジスタＭ２３〜Ｍ２８のゲ
ート幅Ｗ₂及びゲート長Ｌ₁が同一に形成されたもので
ある。

【００５５】従って、電流伝達回路３１を構成する総て
のトランジスタＭ２１〜Ｍ２８のゲート長Ｌ₁は同一で
あるが、ゲート幅は入力側３２及び出力側３３の各側で
同一であり、入力側３２に対して出力側３３で異ならせ
て形成したものである。この図４（Ｂ）に示す電流伝達
回路３１の電流伝達比率Ｒ４は、（５）式より、Ｒ４＝
（２・Ｗ₂／３・Ｌ₁）・（２・Ｌ₁／Ｗ₁）＝４・Ｗ
₂／（３・Ｗ ₁）となる。

【００５６】以上のように、入力側３２と出力側３３の
一方又は両方を複数のトランジスタで構成して総てのト
ランジスタの少なくともゲート長を同一に形成すること
で、トランジスタの面積や出力側３３に流す電流伝達比
率に応じた電流値を設定する際の自由度を向上させるこ
とができ、これにより、電流源を用いる場合には電流値
を最小必要限に減小させることができると共に、ＩＣ上
の回路における回路面積を削減することができ、ＩＣ全
体の小型化、小電力化を図ることができるものである。

【００５７】なお、上記第１実施例では、Ｎチャンネル
型ＭＯＳＦＥＴのトランジスタを用いた場合を示した
が、Ｐチャンネル型ＭＯＳＦＥＴのトランジスタを用い
た電流極性が逆の回路構成も含まれるものである。次
に、図５に、本発明の第２実施例の回路構成図を示す。
図５は電流電圧変換回路４１を示したもので、電流伝達
回路４２と変換回路４３とで構成される。電流伝達回路
４２は入力側４４と出力側４５とで構成され、入力側４
４では第１の電源系（Ｖ_DD）４６と第２の電源系ＧＮＤ
間で２つのＰチャンネル型ＭＯＳＦＥＴのトランジスタ
Ｍ３１，Ｍ３２及び電流源４７が直列に接続される。

【００５８】すなわち、トランジスタＭ３１のソース
（Ｓ）がＶ_DD４６に接続され、ドレイン（Ｄ）がトラン
ジスタＭ３２のソース（Ｓ）に接続される。また、トラ
ンジスタＭ３２のドレイン（Ｄ）が電流源（Ｉ₁）４７
に接続される。そして、トランジスタＭ３１，Ｍ３２の
各ゲート（Ｇ）はトランジスタＭ３２のドレイン（Ｄ）
に接続される。

【００５９】また、電流伝達回路４２の出力側４５で
は、第１の電源系（Ｖ_DD）４６と第２の電源系ＧＮＤ間
で２つのＰチャンネル型ＭＯＳＦＥＴのトランジスタＭ
３３，Ｍ３４及び電流源４８が直列に接続される。すな
わち、トランジスタＭ３３のソース（Ｓ）がＶ_DD４６に
接続され、ドレイン（Ｄ）がトランジスタＭ３４のソー
ス（Ｓ）に接続される。また、トランジスタＭ３４のド
レイン（Ｄ）が電流源（Ｉ₂）４８に接続される。そし
て、トランジスタＭ３３，Ｍ３４の各ゲート（Ｇ）がト
ランジスタＭ３１，Ｍ３２のゲート（Ｇ）に接続され
る。

【００６０】さらに、変換回路４３は、第１の電源系
（Ｖ_DD）４６と、第２の電源系ＧＮＤ間に、１つのＰチ
ャンネル型ＭＯＳＦＥＴのトランジスタＭ３５と電流源
４９とが直列に接続されるもので、トランジスタＭ３５
のソース（Ｓ）がＶ_DD４６に接続され、ドレイン（Ｄ）
が電流源（Ｉ₃）４９に接続される。また、トランジス
タＭ３５のゲート（Ｄ）は電流伝達回路４２の出力側４
５におけるトランジスタＭ３４のドレイン（Ｄ）に接続
される。なお、トランジスタＭ３５のドレイン（Ｄ）よ
り電圧Ｖ₀が取り出される。

【００６１】そして、この電流電圧変換回路４１を構成
する総てのトランジスタＭ３１〜Ｍ３５は、ゲート幅Ｗ
₁及びゲート長Ｌ₁が同一に形成されたものである。そ
こで、上記電流電圧変換回路４１において、各電流源４
７〜４９に流れる電流値Ｉ₁〜Ｉ₃の比率を例えば
Ｉ₁：Ｉ₂：Ｉ₃＝１：１：２としたときに、電流伝達
回路４２の入力側４４から電圧変換回路４３への電流伝
達の比率Ｒ５は、Ｒ５＝（トランジスタM35 のゲート幅／トランジスタM3
5 のゲート長）：｛トランジスタM31(M32)のゲート幅／
（トランジスタM31 のゲート長＋トランジスタM32 のゲ
ート長) ｝＝Ｉ₃：Ｉ₁ とすることができるものである。

【００６２】ここで、上記電流電圧変換回路４１は、電
流伝達回路４２の入力側に電流Ｉ₁が流れたときに、出
力側にも電流Ｉ₂（＝Ｉ₁）が流れ、このときのトラン
ジスタＭ３４のドレイン（Ｄ）の電圧の変化を電圧変換
回路４３のトランジスタＭ３５のゲート（Ｇ）で受けて
電流Ｉ₃が流れるもので、増幅された電圧振幅Ｖ₀を該
トランジスタＭ３５のドレイン（Ｄ）より取り出すもの
である。

【００６３】次に、図６に、第２実施例の他の実施例の
回路構成図を示す。図６（Ａ）に示す電流電圧変換回路
４１は、変換回路４３のトランジスタＭ３５のゲート幅
をＷ ₂としたもので、他の構成は図５と同様である。す
なわち、この電流電圧変換回路４１を構成する総てのト
ランジスタＭ３１〜Ｍ３５のゲート長Ｌ₁は同一である
が、トランジスタＭ３５のゲート幅Ｗ₂のみを他のトラ
ンジスタＭ３１〜Ｍ３４のゲート幅Ｗ₁と異ならせて形
成させたものである。

【００６４】上述のようにトランジスタのゲート幅の製
造偏差は極めて小さく実際の回路動作では無視できるこ
とから、総てのトランジスタＭ３１〜Ｍ３５のゲート長
Ｌ₁を同一に形成して電流伝達比率に応じてトランジス
タＭ３５のゲート幅Ｗ₂を任意に異ならせることができ
るものである。

【００６５】このことから、図６（Ａ）に示す電流電圧
変換回路４１の電流伝達比率Ｒ６は、Ｒ６＝Ｉ₃／Ｉ₁＝（トランジスタM35 のゲート幅／ト
ランジスタM35 のゲート長）・｛（トランジスタM31 の
ゲート長＋トランジスタM32 のゲート長）／トランジス
タM31(M32)のゲート幅｝＝２Ｗ₂／Ｗ₁ とすることができるものである。

【００６６】また、図６（Ｂ）に示す電流電圧変換回路
４１は、変換回路４３を、３つのＰチャンネル型ＭＯＳ
ＦＥＴのトランジスタＭ３６〜Ｍ３８を直列に接続した
もので、他の回路的構成は図６と同様である。すなわ
ち、第１の電源系（Ｖ_DD）４６にトランジスタＭ３６の
ソース（Ｓ）が接続され、ドレイン（Ｄ）がトランジス
タＭ３７のソース（Ｓ）に接続される。また、トランジ
スタＭ３７のドレイン（Ｄ）がトランジスタＭ３８のソ
ース（Ｓ）に接続され、該トランジスタＭ３８のドレイ
ン（Ｄ）が電流源４９に接続される。そして、各トラン
ジスタＭ３６〜Ｍ３８のゲート（Ｇ）がトランジスタＭ
３４のドレイン（Ｄ）に接続されたものである。

【００６７】この場合、この電流電圧変換回路４１を構
成する総てのトランジスタＭ３１〜Ｍ３４，Ｍ３６〜Ｍ
３８のゲート長Ｌ₁は同一であり、トランジスタＭ３６
〜Ｍ３８のゲート幅Ｗ₂は総て同一であって、他のトラ
ンジスタＭ３１〜Ｍ３４のゲート幅Ｗ₁と異なって形成
されたものである。

【００６８】このときの電流伝達比率Ｒ７は、Ｒ７＝Ｉ₃／Ｉ₁＝｛トランジスタM36(M37,M38)のゲー
ト幅／（トランジスタM36 のゲート長＋トランジスタM3
7 のゲート長＋トランジスタM38 のゲート長）｝・
｛（トランジスタM31 のゲート長＋トランジスタM32 の
ゲート長）／トランジスタM31(M32)のゲート幅｝＝２Ｗ
₂／３Ｗ₁ で表わされるものである。

【００６９】このように、電流伝達回路４２及び変換回
路４３を構成する総てのトランジスタのゲート長を同一
に形成することで、第１実施例と同様にトランジスタの
形成面積や流す電流値の設定の際の自由度を向上させる
ことができ、これによる電流源の電流値の減小、ＩＣ上
の回路面積の削減が図られ、ひいてはＩＣ全体の小型
化、小電力化を図ることができるものである。

【００７０】なお、上記第２実施例ではＰチャンネル型
ＭＯＳＦＥＴのトランジスタを用いた場合を示したが、
回路中の電流源との接続を反対にしたＮチャンネル型Ｍ
ＯＳＦＥＴのトランジスタによる構成も含まれるもので
ある。

【００７１】

【発明の効果】以上のように請求項１又は２の発明によ
れば、各トランジスタで構成される入力側及び出力側の
少なくとも一方のトランジスタの個数が所定比率で設定
され、入力側及び出力側の総てのトランジスタのゲート
長を同一にさせることにより、トランジスタ形成時のゲ
ート長のばらつきの電流伝達比率への影響が回避されて
容易に正確な電流伝達比を得ることができ、ゲート面積
最小形成が可能となって回路形成面積の縮小化が行え、
また電流値設定の自由度が増すことにより回路の小電力
化を図ることができる。

【００７２】請求項３乃至６の発明によれば、入力側及
び出力側のそれぞれで構成するトランジスタのゲート幅
が同一であり、所定比率に応じて入力側と出力側との各
トランジスタのゲート幅を同一にし、又は異ならせて形
成されることにより、各トランジスタのゲート長に無関
係でゲート幅及びトランジスタ個数（実質的なゲート長
の変化）で所望の電流伝達比が得られて電流値設定の自
由度を向上させることができる。

【００７３】請求項７又は８の発明によれば、電流伝達
回路の出力側の電流に応じた電圧を発生させる変換回路
が設けられ、該変換回路を構成する総てのトランジスタ
のゲート長を同一にし、かつ電流伝達回路を構成する総
てのトランジスタのゲート長と同一に形成させることに
より、電流伝達比に応じたトランジスタの面積や流す電
流値設定の自由度が向上され、電流源の電流の減小、回
路面積の縮小化が図られて回路の小型化、小電力化を図
ることができる。

【００７４】請求項９又は１０の発明によれば、変換回
路を構成する総てのトランジスタのゲート幅は、電流伝
達回路の入力側、出力側の一方又は両方の総てのトラン
ジスタのゲート幅とは同一又は異なることにより、電流
伝達回路や変換回路に流す電流値設定の自由度が向上さ
れ、ひいては回路形成面積の縮小化、回路の小電力化を
図ることができる。

【図面の簡単な説明】

【図１】本発明の第１実施例の回路構成図である。

【図２】図１の原理説明の回路図である。

【図３】図１のトランジスタの形成面積を検証するため
の説明図である。

【図４】第１実施例の他の実施例の回路構成図である。

【図５】本発明の第２実施例の回路図である

【図６】第２実施例の他の実施例の回路構成図である。

【図７】従来の電流伝達回路の回路図である。

【図８】図７のトランジスタの集積回路における形成平
面図である。

【図９】従来の電流伝達回路を用いた電流電圧変換回路
の回路図である。

【図１０】図９の電圧変換の原理説明図である。

【符号の説明】

３１電流伝達回路３２，４４入力側３３，４５出力側３３＋ｎ（ｎ≧３）第３３＋ｎの電源系３４，４６第１の電源系３５第３の電源系４１電流電圧変換回路４２電流伝達回路４３変換回路４７〜４９電流源

Claims

【特許請求の範囲】

【請求項１】トランジスタで構成される入力側に流れ
る電流に対して、トランジスタで構成される出力側に所
定比率の電流が流れる電流伝達回路において、前記入力側及び出力側の少なくとも何れか一方が複数の
トランジスタで構成され、前記入力側及び出力側の総て
の当該トランジスタは同一のゲート長を有することを特
徴とする電流伝達回路。
【請求項２】請求項１において、前記複数のトランジ
スタは前記所定比率に応じた数を有することを特徴とす
る電流伝達回路。
【請求項３】請求項１又は２において、前記入力側の
総てのトランジスタは同一のゲート幅を有することを特
徴とする電流伝達回路。
【請求項４】請求項１又は２において、前記出力側の
総てのトランジスタは同一のゲート幅を有することを特
徴とする電流伝達回路。
【請求項５】請求項１又は２において、前記入力側及
び出力側を構成する総てのトランジスタは同一のゲート
幅を有することを特徴とする電流伝達回路。
【請求項６】請求項３又は４において、入力側のトラ
ンジスタのゲート幅と、出力側のトランジスタのゲート
幅とは、前記所定比率に応じて異なることを特徴とする
電流伝達回路。
【請求項７】請求項１〜６の何れか一項に記載の電流
伝達回路と、当該電流伝達回路の出力側に流れる電流に応じた電圧を
発生させる所定数のトランジスタで構成されるものであ
って、当該トランジスタを形成する少なくともゲートの
長さを、前記電流伝達回路を構成する総ての前記トラン
ジスタのゲートの長さと同一に形成された変換回路と、を有することを特徴とする電流電圧変換回路。
【請求項８】請求項７記載の変換回路を構成する総て
のトランジスタは、同一のゲート幅を有することを特徴
とする電流電圧変換回路。
【請求項９】請求項７又は８記載の変換回路の総ての
トランジスタのゲート幅と、前記電流伝達回路の入力側
又は出力側の少なくとも一方を構成するトランジスタの
ゲート幅とは同一であることを特徴とする電流電圧変換
回路。
【請求項１０】請求項７又は８記載の変換回路の総て
のトランジスタのゲート幅は、前記電流伝達回路の入力
側及び出力側を構成するトランジスタのゲート幅とは異
なることを特徴とする電流電圧変換回路。