KR102526687B1 - 전류 미러 회로 - Google Patents

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KR102526687B1
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Abstract

일 실시예에 따른 전류 미러 회로는, 기준 전류를 발생시키는 기준 전류 생성부 및 복수 개의 트랜지스터를 포함하고, 상기 기준 전류를 미리 설정된 배율만큼 조절하여 출력 전류로 미러링(mirroring)하는 전류 미러링부를 포함하고, 상기 전류 미러링부의 적어도 하나의 트랜지스터의 폭(width)은 다른 트랜지스터의 폭과 다른 값을 가지는 것을 특징으로 한다.

Description

전류 미러 회로{Current Mirror Circuit}
본 발명은 전류 미러 회로에 관한 발명으로서, 보다 상세하게는 전류 미러 회로를 구성함에 있어서 직렬로 연결되어 있는 트랜지스터의 폭을 변경하여 보다 높은 출력 저항을 얻을 수 있는 기술에 관한 발명이다.
일반적으로, 전류 미러 회로(Current Mirror Circuit)르는 전류에서 복사된 전류가 다른 노드에 흐르도록 미러링(mirroring)하는 회로를 의미 하며, 시스템 내에서 온도 및 외부 전압과 무관하게 항상 일정한 기준 전류를 발생시키는 역할을 한다. 따라서, 전류 미러 회로는 높은 정밀도의 전류원으로 사용되어, 송신기(transmitter), 수신기(receiver), 데이터 컨버터(data converter)등, 대부분의 전자 회로 및 시스템에서 널리 사용되고 있다.
예를 들어, 전류 미러 회로는 압저항형 가속도 센서의 오프셋을 상쇄시키는 전류원으로 이용될 수 있다. 즉, 압저항형 가속도 센서에는 공정, 전압, 온도(PVT)에 따라 감지되는 가속도의 값을 왜곡시키는 오프셋이 발생될 수 있으므로, 전류 미러 회로를 통해 높은 해상도(resolution)로 제어된 전류를 출력하여 오프셋을 상쇄시킬 수 있다. 여기서, 전류 미러 회로에서 출력되는 전류의 조절 해상도(resolution)가 높을수록 압저항형 가속도 센서의 오프셋이 더욱 줄어들 수 있다.
전류 미러 회로의 경우, 시스템 내에서 온도 및 외부 전압과 무관하게 항상 일정한 기준 전류가 발생되는 전류원(current source)의 역할을 수행하므로, 시스템에서 온도 또는 출력 전압이 변하는 경우에도 일정한 값을 유지하면서 동시에 공정 파라미터의 변화에도 최대한 영향을 받지 않도록 전류가 발생되는 것이 요구된다.
특히, 출력 전압이 변하는 경우에도 매우 작은 전류만 변할수록 정밀도가 높은 전류원을 구성할 수 있고, 출력 저항의 값이 높을수록 출력 전압이 변하는 경우에도 전류의 변화가 작게 구현할 수 있다. 따라서, 높은 출력 저항을 얻기 위해서는 일반적으로 채널의 길이가 긴 롱-채널(long-channel) 트랜지스터를 사용하여 전류 복사 회로를 만든다.
하지만 반도체 집적 기술이 발전함에 따라, 반도체 제조 공정은 높은 집적도를 위해 채널의 길이가 짧은 숏-채널(short-channel) 트랜지스터들을 집적하는데 최적화되어 있기 때문에, 롱-채널 트랜지스터들을 사용하는 경우 다른 회로의 구성들과의 호환성이 좋지 않은 문제점이 있다.
대한민국 공개 특허 제10-2012-0031888A (2012.04.04.) - 기준 전류 생성 회로, 기준 전압 생성 회로, 및 온도 검출 회로
따라서, 일 실시예에 따른 전류 미러 회로는 상기 설명한 문제점을 해결하기 위해 고안된 발명으로서, 전류 미러 회로를 구성함에 있어서 숏-채널 트랜지스터를 직렬로 적층하여 사실상 롱-채널 트랜지스터와 유사한 기능을 할 수 있는 전류 미러 회로를 제공하기 위함이다.
구체적으로, 직렬로 연결되어 있는 복수의 트랜지스터 중 적어도 어느 하나의 트랜지스터의 폭(width)의 크기를 조정하여 높은 출력 저항이 유지될 수 있도록 하여, 출력 전압이 변하는 경우에도 상대적으로 전류의 변화 폭이 적은 전류 미러 회로를 제공하는데 그 목적이 있다.
일 실시예에 따른 전류 미러 회로는, 기준 전류를 발생시키는 기준 전류 생성부 및 복수 개의 트랜지스터를 포함하고, 상기 기준 전류를 미리 설정된 배율만큼 조절하여 출력 전류로 미러링(mirroring)하는 전류 미러링부를 포함하고, 상기 전류 미러링부의 적어도 하나의 트랜지스터의 폭(width)은 다른 트랜지스터의 폭과 다른 값을 가질 수 있다.
상기 복수 개의 트랜지스터는 직렬로 연결되며, 기 복수 개의 트랜지스터 중 적어도 하나의 트랜지스터의 폭은 다른 트랜지스터의 폭보다 더 넓을 수 있다.
상기 전류 미러링부는, 상기 전류 미러링부의 일 측에 위치하여, 부하와 전기적으로 연결되는 제2트랜지스터를 포함하고, 상기 제2트랜지스터의 폭은 상기 전류 미러링부의 다른 트랜지스터들의 폭보다 더 넓을 수 있다.
상기 제2트랜지스터의 폭은, 상기 전류 미러링부의 다른 트랜지스터들의 폭과 각각 미리 설정된 일정 비율로 유지될 수 있다.
상기 제2트랜지스터의 폭은, 상기 전류 미러링부의 다른 트랜지스터들의 폭보다 2배 내지 10배 이내의 범위를 가질 수 있다.
상기 복수 개의 트랜지스터들은, 2개 내지 6개의 트랜지스터가 직렬적으로 연결되어 있으며, 상기 복수 개의 트랜지스터들의 폭은, 상기 전류 미러링부와 전기적으로 연결되어 있는 부하와 멀어질수록 순차적으로 좁아질 수 있다.
상기 기준 전류 생성부는, 기준 전류원과 연결되어 있는 제1트랜지스터를 포함하고, 상기 제1트랜지스터가 항상 포화(saturation) 영역에서 작동하도록, 상기 기준 전류 생성부의 복수 개의 트랜지스터들의 게이트(gate)는, 상기 제1트랜지스터의 드레인(drain)과 전기적으로 연결될 수 있다.
상기 제2트랜지스터는, 상기 전류 미러링부의 출력 전압의 제어에 의해, 항상 포화 영역에서 작동될 수 있다.
다른 실시예에 따른 전류 미러 회로는 제1트랜지스터부를 포함하고, 기준 전류를 발생시키는 기준 전류 생성부 및 제2트랜지스터부를 포함하고, 상기 기준 전류를 미리 설정된 배율만큼 조절하여 출력 전류로 미러링(mirroring)하는 전류 미러링부를 포함하고, 상기 제1트랜지스터부의 적어도 하나의 트랜지스터와 이에 대응되는 상기 제2트랜지스터부의 트랜지스터의 폭(width)은 상기 제1트랜지스터 및 상기 제2트랜지스터의 다른 트랜지스터의 폭과 다른 값을 가질 수 있다.
상기 제1트랜지스터부의 제1트랜지스터와 상기 제2트랜지스터부의 제2트랜지스터의 폭은 상기 제1트랜지스터 및 상기 제2트랜지스터의 다른 트랜지스터의 폭 보다 더 넓을 수 있다.
상기 제1트랜지스터는 상기 제1트랜지스터부의 상부에 위치하여 기준 전류원과 연결되고, 상기 제2트랜지스터는 제2트랜지스터부의 상부에 위치하여 부하와 연결될 수 있다.
상기 제1트랜지스터와 상기 제2트랜지스터의 폭은, 상기 제1트랜지스터부 및 상기 제2트랜지스터부의 다른 트래지스터들의 폭보다 2배 내지 10배 이내의 범위를 가질 수 있다.
또 다른 실시예에 따른 전류 미러 회로는 제1트랜지스터부를 포함하고, 기준 전류를 발생시키는 기준 전류 생성부 및 제2트랜지스터부를 포함하고, 상기 기준 전류를 미리 설정된 배율들만큼 조절하여 각각 출력 전류로 미러링(mirroring)하는 제1전류 미러링부 및 제2전류 미러링부를 포함하고, 상기 제1트랜지스터부의 적어도 하나의 트랜지스터와 이에 대응되는 상기 제2트랜지스터부의 트랜지스터의 폭(width)은 상기 제1트랜지스터 및 상기 제2트랜지스터의 다른 트랜지스터의 폭과 다른 값을 가질 수 있다.
상기 제1트랜지스터부의 제1트랜지스터와 상기 제2트랜지스터부의 제2트랜지스터의 폭은 상기 제1트랜지스터 및 상기 제2트랜지스터의 다른 트랜지스터의 폭 보다 더 넓을 수 있다.
상기 제1트랜지스터는 상기 제1트랜지스터부의 상부에 위치하여 기준 전류원과 연결되고, 상기 제2트랜지스터는 제2트랜지스터부의 상부에 위치하여 부하와 연결될 수 있다.
일 실시예에 따른 전류 미러 회로는, 회로 내 적층된 복수의 트랜지스터들의 폭을 최적화함으로써, 전류 미러 회로의 출력 저항을 높일 수 있다. 이에 따라 출력 전압이 변하여도 전류 미러 회로의 높은 출력 저항 값이 유지될 수 있기 때문에 출력 되는 전류의 변화의 폭이 적은, 상대적으로 안정한 전류를 발생시킬 수 있는 장점이 존재한다.
또한, 숏-채널 트랜지스터의 개수를 늘리는 방법이 아닌, 트랜지스터의 폭을 변경하는 방법으로 최적의 출력 저항을 얻을 수 있으므로 종래 기술보다 적은 면적으로 전류 미러 회로를 구현할 수 있는 장점이 존재한다.
도 1은 본 명세서의 일 실시예에 따른 전류 미러 회로를 도시한 회로도이다.
도 2는 본 명세서의 일 실시예에 따른 전류 미러링부에서 가변되는 트랜지스터들을 설명하기 위한 도면이다.
도 3은 본 명세서의 일 실시예에 따라, 기준 전류 생성부와 전류 미러링부에서 가변되는 트랜지스터들을 설명하기 위한 도면이다.
도 4는 복수 개의 층의 트랜지스터들의 폭이 가변되는 예를 도시한 도면이다.
도 5는 본 발명의 다른 실시예로, 트랜지스터의 폭이 단계적으로 낮아지는 일 실시예를 도시한 도면이다.
도 6은 본 발명의 다른 실시예로, 전류 미러 회로가 복수 개의 전류 미러링부를 포함하고 있는 구조를 도시한 도면이다.
도 7은 본 발명의 효과를 설명하기 위한 실험의 결과 그래프를 도시한 도면이다.
도 8은 본 발명의 효과를 설명하기 위한 또 다른 실험의 결과 그래프를 도시한 도면이다.
도 9는 본 발명의 효과를 설명하기 위한 비교 실험의 결과 그래프를 도시한 도면이다.
이하, 본 발명에 따른 실시 예들은 첨부된 도면들을 참조하여 설명한다. 각 도면의 구성요소들에 참조 부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시 예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다. 또한, 이하에서 본 발명의 실시 예들을 설명할 것이나, 본 발명의 기술적 사상은 이에 한정되거나 제한되지 않고 당업자에 의해 변형되어 다양하게 실시될 수 있다.
또한, 본 명세서에서 사용한 용어는 실시 예를 설명하기 위해 사용된 것으로, 개시된 발명을 제한 및/또는 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 명세서에서, "포함하다", "구비하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는다.
또한, 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함하며, 본 명세서에서 사용한 "제 1", "제 2" 등과 같이 서수를 포함하는 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지는 않는다.
아래에서는 첨부한 도면을 참고하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략한다.
이하 본 명세서에서 설명되는 전류 미러 회로(100)는 전류원을 사용하는 모든 전자 부품 회로에 적용되어 전류원으로 사용될 수 있으며, 특히 본 명세서에 설명한 전류 미러 회로는 공정상 롱 채널 트랜지스터를 사용하기 어려운 FINFET CMOS공정에서 폭넓게 적용되어 사용할 수 있다.
도 1은 본 명세서의 일 실시예에 따른 전류 미러 회로를 도시한 회로도이다.
도 1에 도시된 바와 같이, 본 명세서의 하나의 실시예에 따른 전류 회로(전류 미러 회로, 100)는 기준 전류원(11) 및 복수의 트랜지스터(X1, X2, X3)를 포함하는 기준 전류 생성부(10) 및 복수의 트랜지스터(Y1, Y2, Y3)를 포함하고, 기준 전류 생성부(10)에 의해 발생되는 전류를 미리 정해진 배율(N배)에 따라 전류를 복사하여 부하(30)로 출력하는 전류 미러링부(20)를 포함할 수 있으며, 기준 전류 생성부(10)에 포함되어 있는 트랜지스터들을 제1트랜지스터부로, 전류 미러링부(20)에 포함되어 있는 복수의 트랜지스터들을 제2트랜지스터부로 지칭할 수 있다.
기준 전류 생성부(10)와 전류 미러링부(20)에 포함되는 복수의 트랜지스터(X1, X2, X3, Y1, Y2, Y3) 들은 MOSFET(Metal Oxide Semiconductor Field Effect transistor)으로 구현될 수 있는데, 대표적인 예로 n-MOS가 차용될 수 있다.
기준 전류 생성부(10)는, 기준 전류(reference current)를 생성할 수 있으며, 기준 전류는 공정, 전압, 온도(PVT)에 둔감한 특성으로 구현될 수 있다. 기준 전류와 전류 미러링부(20)에 의해 미러링되는 출력 전류는 서로 특성이 유사할 수 있다. 따라서, 기준 전류가 공정, 전압, 온도(PVT)에 둔감함으로써, 출력 전류도 공정, 전압, 온도(PVT)에 둔감한 특성일 수 있다. 예를 들어, 상기 기준 전류 생성부(10)는 밴드 갭 레퍼런스(Band Gap Reference)를 포함하여 공정, 전압, 온도(PVT)에 둔감한 기준 전류를 생성할 수 있다.
전류 미러링부(20)는, 기준 전류 생성부(10)에서 생성하는 기준 전류의 크기를 미리 설정된 배율만큼 확대 또는 축소하여 출력 전류로 미러링(mirroring)할 수 있다. 여기서, 미러링은 특정 노드에 흐르는 전류에서 복사된 전류가 다른 노드에 흐르게 하는 동작을 의미한다.
전류 미러링부(20)는 기준 전류 생성부(10)에서 생성하는 전류를 미리 설정된 배율만큼 조정하여 전류를 출력하는데, 미리 설정된 배율은 기준 전류 생성부(10)의 트랜지스터(X1, X2, X3)의 폭과 전류 미러링부(20)의 트랜지스터(Y1, Y2, Y3)의 폭의 비율로 결정된다. 즉, 기준 전류 생성부(10)의 트랜지스터(X1, X2, X3)의 폭과 전류 미러링부(20)의 트랜지스터(Y1, Y2, Y3)의 폭의 비율의 1:N인 경우 전류 미러링부(20)의 출력 전류의 크기는 기준 전류 생성부(110)에서 출력하는 전류의 크기의 N배로 출력될 수 있다. 따라서, 회로의 설계자는, 전류 미러링부(20)의 트랜지스터들의 폭을 조절하는 방식으로 전류 미러링부(20)에서 출력되는 전류의 크기를 제어할 수 있다. 이하 도면을 통해 본 발명의 특징에 대해 자세히 알아본다.
도 2는 본 명세서의 일 실시예에 따른 전류 미러링부에서 가변되는 트랜지스터들을 설명하기 위한 도면이다.
도 2와 도 3을 참고하면, 전류 미러링부(20)는 트랜지스터의 폭이 가변되는 제1그룹(40)의 트랜지스터와, 트랜지스터의 폭이 가변되지 않는 제2그룹(50)의 트랜지스터들을 포함할 수 있다.
일반적으로 복수의 트랜지스터를 이용하여 전류 미러링부(20)를 구현하는 경우, 전류 미러링부(20)를 구성하는 트랜지스터들의 폭은 서로 동일한 폭을 가진다. 예를 들어, 기준 전류 생성부(10)의 트랜지스터들의 폭이 10이고, 전류 미러링부(20)에서 기준 전류 생성부(10)에서 생성하는 전류를 2배로 출력하는 경우 전류 미러링부(20)의 트랜지스터들의 폭을 일반적으로 10의 2배인 20으로 구현한다. 그러나 본 발명의 경우, 종래 기술과 다르게 기준 전류 생성부(10)와 전류 미러링부(20)의 적어도 하나의 트랜지스터의 폭을 가변하여, 전류 미러링부(20)의 출력 저항을 높이는데 특징이 존재한다
예를 들어, 일 실시예에 따른 전류 미러 회로(100)를 기준 전류 생성부(10)의 트랜지스터들의 폭은 A이고, 전류 미러링부(20)에서 기준 전류 생성부(10)에서 생성하는 전류를 M배로 출력하는 회로로 설계하는 경우, 제2그룹(50)에 포함되는 제4트랜지스터(T4)와 제6트랜지스터(T6)의 트랜지스터들 폭은 (A*M)으로 구현하는 반면, 전류 미러링부(20)에서 가장 상단에 위치하며, 부하(30)와 연결되며, 제1그룹(40)에 속하는 제2트랜지스터(T2)의 폭은 (A*M)*N으로 구현한다.
구체적으로 N은 다양한 실수의 범위를 포함할 수 있는데, 일 실시예로 1을 초과하거나 2 ~ 10이하의 수가 이에 해당할 수 있다. 이와 같이,가장 상단에 위치한 제2트랜지스터(T2)의 폭이 다른 트랜지스터의 폭보다 큰 경우, 다른 트랜지스터들의 폭과 동일한 경우보다 전류 미러링부(20)의 출력 저항을 높게 구현할 수 있는 장점이 존재한다.
본 발명의 경우 일 실시예로서, 전류 미러링부(20)에서 부하(30)와 연결되는 제2트랜지스터(T2)의 폭을 다른 트랜지스터(T4, T6)의 폭보다 넓은 것으로 설명하였지만, 본 발명의 실시예가 이에 한정되는 것은 아니고, 제2트랜지스터가 아닌 제4트랜지스터(T4) 또는 제6트랜지스터(T6)의 폭이 가변될 수 있으며, 하나의 트랜지스터가 아닌 복수 개의 트랜지스터가 같이 가변될 수도 있으며, 트랜지스터의 폭이 가변되는 트랜지스터와 그렇지 않은 트랜지스터들의 폭을 각각 미리 설정된 일정 비율이 유지될 수 있도록 설정할 수 있다.
도 3은 본 명세서의 일 실시예에 따라, 기준 전류 생성부와 전류 미러링부에서 가변되는 트랜지스터들을 설명하기 위한 도면이다.
도 3에서 전류 미러 회로(100)의 일반적인 구성 및 작동 원리는 앞서 설명한 내용과 동일하나, 도 3의 전류 미러 회로(100)의 경우 제1그룹(40)에 속하는 기준 전류 생성부(10)의 제1트랜지스터(T1)와 제2트랜지스터(T2)의 폭이 제2그룹(50)에 속하는 제3트랜지스터 내지 제6트랜지스터(T3~T6)의 폭보다 더 넓은 것을 특징으로 하고 있다.
예를 들어, 전류 미러링부(20)에서 기준 전류 생성부(10)에서 생성하는 전류를 M배로 출력하는 경우, 기준 전류 생성부(10)에서 제 2그룹에 속하는 트랜지스터(T3,T5)의 폭은 A이고, 전류 미러링부(20)에서 제2그룹에 속하는 트랜지스터(T4, T6)의 폭은 A*M이며, 제1그룹에 속하는 제1트랜지스터(T1)와 제2트랜지스터(T2)의 폭은 A*M*N으로 구현될 수 있다. 앞서 설명한 바와 같이 N은 다양한 범위의 실수를 포함하는데 구체적으로 1 이상의 실수 또는 2 내지 10의 범위를 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 전류 미러 회로(100)는 제1트랜지스터(T1)가 항상 포화(saturation) 영역에서 작동하도록, 기준 전류 생성부(10)의 복수 개의 트랜지스터들(T1, T3, T5)의 게이트(gate)는, 제1트랜지스터(T1)의 드레인(drain)과 전기적으로 연결되도록 회로를 구현할 수 있으며, 제2트랜지스터(T2) 또한 항상 포화 영역에서 작동될 수 있도록, 전류 미러링부(20)의 출력 전압이 적절하게 제어할 수 있다.
도 3에서 도시한 바와 같이 제1그룹에 속하는 트랜지스터들의 폭을 조정하여 전류 미러 회로(100)를 구현하는 경우 상대적으로 높은 출력 저항을 얻을 수 있어 전류 미러 회로를 구현함에 있어서 발생되는 채널 길이 조정 효과(channel length modulation effect)를 완화시킬 수 있다. 따라서,, 기존에 사용한 1-스택 트랜지스터(1-stack transistor) 또는 단일 스택 트랜지스터(uniform stack transistor)에 비해 작은 면적으로도 높은 전류원 출력 저항을 얻을 수 있는 효과가 존재한다.
또한, 도 3에서는 트랜지스터의 폭이 가변되지 않는 제2그룹(50)에 속하는 트랜지스터들 2개가 각각 직렬적으로 연결되어 있는 구조로 설명되었지만, 이는 설명의 편의를 위한 것이며, 본 발명의 실시예는 이에 한정되는 것은 아니다. 따라서, 제2그룹(50)에 속하는 트랜지스터들의 개수는 3개, 4개, 5개, 6개 등 회로 구현 목적에 따라 복수 개의 트랜지스터들이 각각 직렬적으로 연결되는 구조를 취할 수 있으며, 이러한 회로에서도 앞서 설명한 본 발명의 원리가 적용될 수 있는 것은 당연하다.
도 4 내지 도6은 본 발명의 다양한 실시예를 도시한 도면으로서, 도 4는 복수 개의 층의 트랜지스터들의 폭이 가변되는 예를 도시한 도면이다.
도 3과 도 4를 비교하여 설명하면, 도 3의 경우 기준 전류 생성부(10)와 전류 미러링부(20)의 가장 높은 곳(top)에 위치하는 트랜지스터들(제1그룹,40)의 폭을 다른 트랜지스터보다 크게 변경하였지만, 도 4에서는 제1그룹(40)에 속하는 트랜지스터들의 층을 도 3보다 확장한 경우이다. 즉. 일 실시예에 따른 전류 미러 회로(100)는 트랜지스터의 폭이 가변되는 제1그룹을 제 1트랜지스터 내지 제4트랜지스터(T1~T4)로 정의하고, 제1그룹에 속하는 트랜지스터들의 폭을 트랜지스터들의 폭이 변하지 않는 제2그룹에 속하는 제5트랜지스터(T5) 및 제6트랜지스터(T6)의 폭보다 넓게 구현할 수 있다.
도 5는 본 발명의 다른 실시예로, 트랜지스터의 폭이 단계적으로 낮아지는 일 실시예를 도시한 도면이다.
도 5 를 참조하면, 본 발명의 실시예에 따른 전류 미러 회로(100)는 제1그룹(40)에 속하는 제1트랜지스터(T1) 및 제2트랜지스터(T2)의 폭을 전류 미러 회로(100)에서의 다른 트랜지스터들 보다 가장 넓은 폭으로 구현하고, 제2그룹에 속하는 제3트랜지스터(T3)와 제4트랜지스터(T4)의 폭을 제1그룹(40)에 속하는 트랜지스터들의 폭보다 작게 구현하고, 제3그룹(60)에 속하는 제5트랜지스터(T5)와 제6트랜지스터(T6)의 폭을 제2그룹(50)에 속하는 트랜지스터들의 폭보다 작게 구현할 수 있다.
도 6은 본 발명의 다른 실시예로, 전류 미러 회로가 복수 개의 전류 미러링부를 포함하고 있는 구조를 도시한 도면이다.
앞서 도 1 내지 도 5에서는 전류 미러링부(20)가 한 개 있는 것으로 구성하였지만, 본 발명의 실시예는 이에 한정되는 것은 아니고 전류 미러링부는 회로 설계 목적에 따라 2개, 3개, 4개 등 다양한 개수로 구현될 수 있다. 따라서, 도 6에 도시된 바와 같이 전류 미러 회로는 기준 전류 생성부(10)에서 출력하는 전류를 N배로 출력하는 제1전류 미러링부(20A)와 기준 전류 생성부(10)에서 출력하는 전류를 M배로 출력하는 제2전류 미러링부(20B)를 포함할 수 있으며, 제2전류 미러링부(20B)는 도면에 도시된 바와 같이 복수 개의 트랜지스터(T7 내지 T11)을 포함할 수 있으며, 제2전류 미러링부(20B)의 트랜지스터들에 대해서도 앞서 설명한 본 발명의 원리가 적용될 수 있다. 따라서, 제2전류 미러링부(20B)의 적어도 하나의 트랜지스터의 폭은 다른 트랜지스터들보다 다른 범위의 폭, 구체적으로 더 넓은 범위의 폭을 가질 수 있다.
도 7은 본 발명의 효과를 설명하기 위한 실험의 결과 그래프를 도시한 도면으로서, 수직 축은 전류로 정규화한 출력저항으로 단위는 V(Ro*ID)이고, 수평축은 전류를 발생하는데 필요한 면적을 나타내는 파라미터로 단위는 A/m이며, 수직축에서 출력 저항 Ro에 전류 밀도 ID 를 곱한 것은 동일한 기준 하에서의 출력저항을 비교하기 위함이며, 그래프에서 숫자는 제1그룹에 속하는 트랜지스터와 제2그룹에 속하는 트랜지스터들의 폭의 비율로서, 8은 8:1, 4는 4:1, 2는 2:1을 의미한다. 따라서, 파란색 선은 비율을 8:1로 하였을 때의 실험 결과를, 주황색 선은 비율을 4:1로 하였을 때의 실험 결과를, 노란색 선은 비율을 2:1로 하였을 때의 실험 결과를 도시한 선이다.
도 7에서의 세 선을 살펴보면 8:1로 하였을 때 동일한 면적에서 높은 출력 저항을 얻을 수 있음을 알 수 있다. 따라서, 이를 반대로 해석을 하면 본 발명에 따른 전류 미러 회로는 동일한 출력 저항을 종래 기술보다 보다 적은 면적으로 구현할 수 있음을 알 수 있다.
도 8은 본 발명의 효과를 설명하기 위한 또 다른 실험의 결과 그래프를 도시한 도면으로서, 제1그룹에 속하는 트랜지스터에 인가되는 게이트 소스 사이의 전압(Vgs)에 따른 전류로 정규화한 출력 저항을 도시한 그래프이다. 도 8의 주황색 선은 트랜지스터의 폭의 비율을 2:1로, 파란색 선은 트랜지스터의 폭의 비율을 1:1로 조정하였 때의 실험결과를 의미한다.
도 8을 참조하면, 트랜지스터의 폭을 2:1의 비율로 조정하였을 때, 트랜지스터의 폭을 1:1로 조정하였을 때 보다 Vgs 변화에 따라 전류의 전 구간에서 출력 저항이 높게 나타나는 것을 알 수 있다. 따라서, 일 실시예에 따른 전류 미러 회로(100)는 높은 출력 저항을 출력하므로 보다 안정적으로 전류를 공급할 수 있는 장점이 존재한다.
도 9는 본 발명의 효과를 설명하기 위한 비교 실험의 결과 그래프를 도시한 도면으로서, 도 9의 (a)는 전류원이 1-stack인 경우, (b)는 전류원은 2-stack이나 트랜지스터들의 폭의 변화가 없는 경우 (c)는 본 발명의 실시예에 해당하는 경우로서, 전류원은 2-stack이면서, 제1그룹에 속하는 트랜지스터의 폭을 제2그룹에 속하는 트랜지스터보다 2배로 한 경우, 일정 전류에 따른 출력 저항의 값을 비교 도시한 결과이다.
도 9의 (a)인 경우 출력 전류 Id는 26.02mA 인 경우 출력 저항 Ro는 25.45옴이고, 도 9의 (b)인 경우 출력 전류 Id는 27.78mA 인 경우 출력 저항 Ro는 41.85옴이고, 도 9의 (c)인 경우 출력 전류 Id는 27.7mA 인 경우 출력 저항 Ro는 53.02옴으로 실험 결과가 출력되었다. 이를 통해 제1그룹에 속하는 트랜지스터의 폭을 변경하였을 때, 그렇지 않은 경우 보다 출력 저항이 높은 전류 미러 회로(100)를 구현할 수 있음을 알 수 있다.
일 실시예에 따른 전류 미러 회로는, 회로 내 적층된 복수의 트랜지스터들의 폭을 최적화함으로써, 전류 미러 회로의 출력 저항을 높일 수 있다. 이에 따라 출력 전압이 변하여도 전류 미러 회로의 높은 출력 저항 값이 유지될 수 있기 때문에 출력 되는 전류의 변화의 폭이 적은, 상대적으로 안정한 전류를 발생시킬 수 있는 장점이 존재한다.
또한, 숏-채널 트랜지스터의 개수를 늘리는 방법이 아닌, 트랜지스터의 폭을 변경하는 방법으로 최적의 출력 저항을 얻을 수 있으므로 종래 기술보다 적은 면적으로 전류 미러 회로를 구현할 수 있는 장점이 존재한다.
한편, 본 명세서에 기재된 "~부"로 기재된 구성요소들, 유닛들, 모듈들, 컴포넌트들 등은 함께 또는 개별적이지만 상호 운용 가능한 로직 디바이스들로서 개별적으로 구현될 수 있다. 모듈들, 유닛들 등에 대한 서로 다른 특징들의 묘사는 서로 다른 기능적 실시예들을 강조하기 위해 의도된 것이며, 이들이 개별 하드웨어 또는 소프트웨어 컴포넌트들에 의해 실현되어야만 함을 필수적으로 의미하지 않는다. 오히려, 하나 이상의 모듈들 또는 유닛들과 관련된 기능은 개별 하드웨어 또는 소프트웨어 컴포넌트들에 의해 수행되거나 또는 공통의 또는 개별의 하드웨어 또는 소프트웨어 컴포넌트들 내에 통합될 수 있다.
부가적으로, 본 특허문헌에서 기술하는 논리 흐름과 구조적인 블럭도는 개시된 구조적인 수단의 지원을 받는 대응하는 기능과 단계의 지원을 받는 대응하는 행위 및/또는 특정한 방법을 기술하는 것으로, 대응하는 소프트웨어 구조와 알고리즘과 그 등가물을 구축하는 데에도 사용 가능하다.
본 기술한 설명은 본 발명의 최상의 모드를 제시하고 있으며, 본 발명을 설명하기 위하여, 그리고 당업자가 본 발명을 제작 및 이용할 수 있도록 하기 위한 예를 제공하고 있다. 이렇게 작성된 명세서는 그 제시된 구체적인 용어에 본 발명을 제한하는 것이 아니다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야 할 것이다.
10: 기준 전류 생성부
20: 전류 미러링부
40: 제1그룹
50: 제2그룹
T1: 제1트랜지스터
T2: 제2트랜지스터
T3: 제3트랜지스터
T4: 제4트랜지스터
T5: 제5트랜지스터
T6: 제6트랜지스터

Claims (15)

  1. 기준 전류를 발생시키는 기준 전류 생성부; 및
    복수 개의 트랜지스터를 포함하고, 상기 기준 전류를 미리 설정된 배율만큼 조절하여 출력 전류로 미러링(mirroring)하는 전류 미러링부;를 포함하고,
    상기 전류 미러링부의 적어도 하나의 트랜지스터의 폭(width)은 다른 트랜지스터의 폭과 다른 값을 가지고,
    상기 복수 개의 트랜지스터들은, 2개 내지 6개의 트랜지스터가 직렬적으로 연결되어 있으며,
    상기 복수 개의 트랜지스터들의 폭은, 상기 전류 미러링부와 전기적으로 연결되어 있는 부하와 멀어질수록 순차적으로 좁아지는 것을 특징으로 하는, 전류 미러 회로.
  2. 제1항에 있어서,
    상기 복수 개의 트랜지스터는 직렬로 연결되며,
    상기 복수 개의 트랜지스터 중 적어도 하나의 트랜지스터의 폭은 다른 트랜지스터의 폭보다 더 넓은 것을 특징으로 하는, 전류 미러 회로.
  3. 제2항에 있어서,
    상기 전류 미러링부는,
    상기 전류 미러링부의 일 측에 위치하여, 부하와 전기적으로 연결되는 제2트랜지스터를 포함하고, 상기 제2트랜지스터의 폭은 상기 전류 미러링부의 다른 트랜지스터들의 폭보다 더 넓은 것을 특징으로 하는, 전류 미러 회로.
  4. 제3항에 있어서,
    상기 제2트랜지스터의 폭은,
    상기 전류 미러링부의 다른 트랜지스터들의 폭과 각각 미리 설정된 일정 비율을 유지하는 것을 특징으로 하는, 전류 미러 회로.
  5. 제3항에 있어서,
    상기 제2트랜지스터의 폭은,
    상기 전류 미러링부의 다른 트랜지스터들의 폭보다 2배 내지 10배 이내의 범위를 가지는 것을 특징으로 하는, 전류 미러 회로.
  6. 삭제
  7. 제1항에 있어서,
    상기 기준 전류 생성부는, 기준 전류원과 연결되어 있는 제1트랜지스터를 포함하고,
    상기 제1트랜지스터가 항상 포화(saturation) 영역에서 작동하도록, 상기 기준 전류 생성부의 복수 개의 트랜지스터들의 게이트(gate)는, 상기 제1트랜지스터의 드레인(drain)과 전기적으로 연결되는 것을 특징으로 하는, 전류 미러 회로.
  8. 제3항에 있어서,
    상기 제2트랜지스터는,
    상기 전류 미러링부의 출력 전압의 제어에 의해, 항상 포화 영역에서 작동되는 것을 특징으로 하는, 전류 미러 회로.
  9. 제1트랜지스터부를 포함하고, 기준 전류를 발생시키는 기준 전류 생성부; 및
    제2트랜지스터부를 포함하고, 상기 기준 전류를 미리 설정된 배율만큼 조절하여 출력 전류로 미러링(mirroring)하는 전류 미러링부; 포함하고,
    상기 제1트랜지스터부의 적어도 하나의 트랜지스터와 이에 대응되는 상기 제2트랜지스터부의 트랜지스터의 폭(width)은 상기 제1트랜지스터 및 상기 제2트랜지스터의 다른 트랜지스터의 폭과 다른 값을 가지는 것을 특징으로 하는, 전류 미러 회로.
  10. 제9항에 있어서,
    상기 제1트랜지스터부의 제1트랜지스터와 상기 제2트랜지스터부의 제2트랜지스터의 폭은 상기 제1트랜지스터 및 상기 제2트랜지스터의 다른 트랜지스터의 폭 보다 더 넓은 것을 특징으로 하는, 전류 미러 회로.
  11. 제10항에 있어서,
    상기 제1트랜지스터는 상기 제1트랜지스터부의 상부에 위치하여 기준 전류원과 연결되고, 상기 제2트랜지스터는 제2트랜지스터부의 상부에 위치하여 부하와 연결되는 것을 특징으로 하는, 전류 미러 회로.
  12. 제11항에 있어서,
    상기 제1트랜지스터와 상기 제2트랜지스터의 폭은,
    상기 제1트랜지스터부 및 상기 제2트랜지스터부의 다른 트래지스터들의 폭보다 2배 내지 10배 이내의 범위를 가지는 것을 특징으로 하는, 전류 미러 회로.
  13. 제1트랜지스터부를 포함하고, 기준 전류를 발생시키는 기준 전류 생성부; 및
    제2트랜지스터부를 포함하고, 상기 기준 전류를 미리 설정된 배율들만큼 조절하여 각각 출력 전류로 미러링(mirroring)하는 제1전류 미러링부 및 제2전류 미러링부;를 포함하고,
    상기 제1트랜지스터부의 적어도 하나의 트랜지스터와 이에 대응되는 상기 제2트랜지스터부의 트랜지스터의 폭(width)은 상기 제1트랜지스터 및 상기 제2트랜지스터의 다른 트랜지스터의 폭과 다른 값을 가지는 것을 특징으로 하는, 전류 미러 회로.
  14. 제13항에 있어서,
    상기 제1트랜지스터부의 제1트랜지스터와 상기 제2트랜지스터부의 제2트랜지스터의 폭은 상기 제1트랜지스터 및 상기 제2트랜지스터의 다른 트랜지스터의 폭 보다 더 넓은 것을 특징으로 하는, 전류 미러 회로.
  15. 제14항에 있어서,
    상기 제1트랜지스터는 상기 제1트랜지스터부의 상부에 위치하여 기준 전류원과 연결되고, 상기 제2트랜지스터는 제2트랜지스터부의 상부에 위치하여 부하와 연결되는 것을 특징으로 하는, 전류 미러 회로.
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Patent Citations (1)

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