JP2002232273A - コンパレータ回路 - Google Patents
コンパレータ回路Info
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- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
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- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Measurement Of Current Or Voltage (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】 ２つの電圧の差が設定値よりも大きいか小さ
いかを判定するためのウィンドウ電圧コンパレータにお
いて、高速動作を実現し、かつ、ＩＣ化に適した回路構
成を提供する。 【解決手段】 第１の入力電圧が印加される第１のトラ
ンジスタと第２の入力電圧が印加される第２のトランジ
スタとを含む差動対１と、第１の基準電圧が印加される
第３のトランジスタと第２の基準電圧が印加される第４
のトランジスタとを含む差動対２と、第１及び第４のト
ランジスタのドレイン電流の和と第２及び第３のトラン
ジスタのドレイン電流の和とを比較することにより、第
１の入力電圧と第２の入力電圧との差が設定値よりも大
きいか小さいかを判定する比較手段３とを具備する。
いかを判定するためのウィンドウ電圧コンパレータにお
いて、高速動作を実現し、かつ、ＩＣ化に適した回路構
成を提供する。 【解決手段】 第１の入力電圧が印加される第１のトラ
ンジスタと第２の入力電圧が印加される第２のトランジ
スタとを含む差動対１と、第１の基準電圧が印加される
第３のトランジスタと第２の基準電圧が印加される第４
のトランジスタとを含む差動対２と、第１及び第４のト
ランジスタのドレイン電流の和と第２及び第３のトラン
ジスタのドレイン電流の和とを比較することにより、第
１の入力電圧と第２の入力電圧との差が設定値よりも大
きいか小さいかを判定する比較手段３とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、２つの電圧の差が
設定値よりも大きいか小さいかを判定するためのコンパ
レータ回路（いわゆるウィンドウ電圧コンパレータ）に
関し、特に、ＩＣ化に適したウィンドウ電圧コンパレー
タに関する。
設定値よりも大きいか小さいかを判定するためのコンパ
レータ回路（いわゆるウィンドウ電圧コンパレータ）に
関し、特に、ＩＣ化に適したウィンドウ電圧コンパレー
タに関する。
【０００２】
【従来の技術】従来のウィンドウ電圧コンパレータの一
般的な構成を図３に示す。このウィンドウ電圧コンパレ
ータは、第１の入力電圧ＶＡ及び第２の入力電圧ＶＢを
入力してそれらの差に比例する電圧を出力する第１のイ
ンスツルメンテーションアンプ（計装増幅器）３１と、
第１のウィンドウ電圧ＶＷ１及び第２のウィンドウ電圧
ＶＷ２を入力してそれらの差に比例する電圧を出力する
第２のインスツルメンテーションアンプ３２と、第１の
インスツルメンテーションアンプ３１の出力電圧と第２
のインスツルメンテーションアンプ３２の出力電圧とを
比較して比較結果に応じた出力ＶＯＵＴを発生するコン
パレータ３３とを含んでいる。
般的な構成を図３に示す。このウィンドウ電圧コンパレ
ータは、第１の入力電圧ＶＡ及び第２の入力電圧ＶＢを
入力してそれらの差に比例する電圧を出力する第１のイ
ンスツルメンテーションアンプ（計装増幅器）３１と、
第１のウィンドウ電圧ＶＷ１及び第２のウィンドウ電圧
ＶＷ２を入力してそれらの差に比例する電圧を出力する
第２のインスツルメンテーションアンプ３２と、第１の
インスツルメンテーションアンプ３１の出力電圧と第２
のインスツルメンテーションアンプ３２の出力電圧とを
比較して比較結果に応じた出力ＶＯＵＴを発生するコン
パレータ３３とを含んでいる。
【０００３】各インスツルメンテーションアンプのゲイ
ンＧは、例えば１倍とすることができる。しかしなが
ら、広い入力電圧に対応して正確なゲインで演算を行う
インスツルメンテーションアンプをＩＣ内で実現するこ
とは困難である。また、ウィンドウ電圧コンパレータの
動作速度は、インスツルメンテーションアンプの応答速
度によって決まってしまう。通常のインスツルメンテー
ションアンプの応答周波数はｋＨｚオーダー止まりであ
り、ＭＨｚオーダーの周波数で動作させたい場合には、
性能が不足してしまう。
ンＧは、例えば１倍とすることができる。しかしなが
ら、広い入力電圧に対応して正確なゲインで演算を行う
インスツルメンテーションアンプをＩＣ内で実現するこ
とは困難である。また、ウィンドウ電圧コンパレータの
動作速度は、インスツルメンテーションアンプの応答速
度によって決まってしまう。通常のインスツルメンテー
ションアンプの応答周波数はｋＨｚオーダー止まりであ
り、ＭＨｚオーダーの周波数で動作させたい場合には、
性能が不足してしまう。
【０００４】ところで、日本国特許出願公開（特開）昭
６２−２６９５１２号公報には、電圧依存性の無い容量
素子を用いずに、ＭＯＳトランジスタのゲート容量とス
イッチを用いることで、差動増幅器のオフセット電圧の
影響を低減した高精度にして高速な電圧比較器が掲載さ
れている。しかしながら、この電圧比較器は、１つの入
力電圧が１つの参照電圧に対して大きいか小さいかを判
定するものであり、４種の電圧に基づいて２つの入力電
圧の差が２つの基準電圧の差で規定される設定値よりも
大きいか小さいかを判定することはできない。
６２−２６９５１２号公報には、電圧依存性の無い容量
素子を用いずに、ＭＯＳトランジスタのゲート容量とス
イッチを用いることで、差動増幅器のオフセット電圧の
影響を低減した高精度にして高速な電圧比較器が掲載さ
れている。しかしながら、この電圧比較器は、１つの入
力電圧が１つの参照電圧に対して大きいか小さいかを判
定するものであり、４種の電圧に基づいて２つの入力電
圧の差が２つの基準電圧の差で規定される設定値よりも
大きいか小さいかを判定することはできない。
【０００５】また、特開平１−９１３７３号公報には、
ウィンドウコンパレータに対する上限と下限の２個の参
照電圧を一定にした状態でウィンドウコンパレータの電
圧軸に対する相対位置のみをシフト可能として、回路部
分の偏位位置を調節する可変型ウィンドウコンパレータ
が掲載されている。しかしながら、この可変型ウィンド
ウコンパレータは、１つの入力電圧が２つの参照電圧に
対して大きいか小さいかを判定するものであり、４種の
電圧に基づいて２つの入力電圧の差が２つの基準電圧の
差で規定される設定値よりも大きいか小さいかを判定す
ることはできない。
ウィンドウコンパレータに対する上限と下限の２個の参
照電圧を一定にした状態でウィンドウコンパレータの電
圧軸に対する相対位置のみをシフト可能として、回路部
分の偏位位置を調節する可変型ウィンドウコンパレータ
が掲載されている。しかしながら、この可変型ウィンド
ウコンパレータは、１つの入力電圧が２つの参照電圧に
対して大きいか小さいかを判定するものであり、４種の
電圧に基づいて２つの入力電圧の差が２つの基準電圧の
差で規定される設定値よりも大きいか小さいかを判定す
ることはできない。
【０００６】
【発明が解決しようとする課題】そこで、上記の点に鑑
み、本発明は、２つの電圧の差が設定値よりも大きいか
小さいかを判定するためのウィンドウ電圧コンパレータ
において、高速動作を実現し、かつ、ＩＣ化に適した回
路構成を提供することを目的とする。
み、本発明は、２つの電圧の差が設定値よりも大きいか
小さいかを判定するためのウィンドウ電圧コンパレータ
において、高速動作を実現し、かつ、ＩＣ化に適した回
路構成を提供することを目的とする。
【０００７】
【課題を解決するための手段】以上の課題を解決するた
め、本発明の第１の観点に係るコンパレータ回路は、ゲ
ートに第１の入力電圧が印加される第１のトランジスタ
とゲートに第２の入力電圧が印加される第２のトランジ
スタとを含む第１の差動対と、ゲートに第１の基準電圧
が印加される第３のトランジスタとゲートに第２の基準
電圧が印加される第４のトランジスタとを含む第２の差
動対と、少なくとも第１及び第４のトランジスタのドレ
イン電流の和と少なくとも第２及び第３のトランジスタ
のドレイン電流の和とを比較することにより、第１の入
力電圧と第２の入力電圧との差が第１の基準電圧と第２
の基準電圧との差よりも大きいか小さいかを判定する比
較手段とを具備する。
め、本発明の第１の観点に係るコンパレータ回路は、ゲ
ートに第１の入力電圧が印加される第１のトランジスタ
とゲートに第２の入力電圧が印加される第２のトランジ
スタとを含む第１の差動対と、ゲートに第１の基準電圧
が印加される第３のトランジスタとゲートに第２の基準
電圧が印加される第４のトランジスタとを含む第２の差
動対と、少なくとも第１及び第４のトランジスタのドレ
イン電流の和と少なくとも第２及び第３のトランジスタ
のドレイン電流の和とを比較することにより、第１の入
力電圧と第２の入力電圧との差が第１の基準電圧と第２
の基準電圧との差よりも大きいか小さいかを判定する比
較手段とを具備する。
【０００８】また、本発明の第２の観点に係るコンパレ
ータ回路は、ゲートに第１の入力電圧が印加される第１
のＮチャネルトランジスタとゲートに第２の入力電圧が
印加される第２のＮチャネルトランジスタとを含む第１
のＮチャネルトランジスタ差動対と、ゲートに第２の入
力電圧が印加される第１のＰチャネルトランジスタとゲ
ートに第１の入力電圧が印加される第２のＰチャネルト
ランジスタとを含む第１のＰチャネルトランジスタ差動
対と、第１のＮチャネルトランジスタ及び第１のＰチャ
ネルトランジスタのドレイン電流の和を求める第１の電
流合成手段と、第２のＮチャネルトランジスタ及び第２
のＰチャネルトランジスタのドレイン電流の和を求める
第２の電流合成手段と、ゲートに第１の基準電圧が印加
される第３のＮチャネルトランジスタとゲートに第２の
基準電圧が印加される第４のＮチャネルトランジスタと
を含む第２のＮチャネルトランジスタ差動対と、ゲート
に第２の基準電圧が印加される第３のＰチャネルトラン
ジスタとゲートに第１の基準電圧が印加される第４のＰ
チャネルトランジスタとを含む第２のＰチャネルトラン
ジスタ差動対と、第３のＮチャネルトランジスタ及び第
３のＰチャネルトランジスタのドレイン電流の和を求め
る第３の電流合成手段と、第４のＮチャネルトランジス
タ及び第４のＰチャネルトランジスタのドレイン電流の
和を求める第４の電流合成手段と、第１及び第４の電流
合成手段の出力電流の和と第２及び第３の電流合成手段
の出力電流の和とを比較することにより、第１の入力電
圧と第２の入力電圧との差が第１の基準電圧と第２の基
準電圧との差よりも大きいか小さいかを判定する比較手
段とを具備する。
ータ回路は、ゲートに第１の入力電圧が印加される第１
のＮチャネルトランジスタとゲートに第２の入力電圧が
印加される第２のＮチャネルトランジスタとを含む第１
のＮチャネルトランジスタ差動対と、ゲートに第２の入
力電圧が印加される第１のＰチャネルトランジスタとゲ
ートに第１の入力電圧が印加される第２のＰチャネルト
ランジスタとを含む第１のＰチャネルトランジスタ差動
対と、第１のＮチャネルトランジスタ及び第１のＰチャ
ネルトランジスタのドレイン電流の和を求める第１の電
流合成手段と、第２のＮチャネルトランジスタ及び第２
のＰチャネルトランジスタのドレイン電流の和を求める
第２の電流合成手段と、ゲートに第１の基準電圧が印加
される第３のＮチャネルトランジスタとゲートに第２の
基準電圧が印加される第４のＮチャネルトランジスタと
を含む第２のＮチャネルトランジスタ差動対と、ゲート
に第２の基準電圧が印加される第３のＰチャネルトラン
ジスタとゲートに第１の基準電圧が印加される第４のＰ
チャネルトランジスタとを含む第２のＰチャネルトラン
ジスタ差動対と、第３のＮチャネルトランジスタ及び第
３のＰチャネルトランジスタのドレイン電流の和を求め
る第３の電流合成手段と、第４のＮチャネルトランジス
タ及び第４のＰチャネルトランジスタのドレイン電流の
和を求める第４の電流合成手段と、第１及び第４の電流
合成手段の出力電流の和と第２及び第３の電流合成手段
の出力電流の和とを比較することにより、第１の入力電
圧と第２の入力電圧との差が第１の基準電圧と第２の基
準電圧との差よりも大きいか小さいかを判定する比較手
段とを具備する。
【０００９】ここで、第１及び第２のＰチャネルトラン
ジスタのソース電位と第１及び第２のＮチャネルトラン
ジスタのソース電位との間の電位差を第１及び第２の入
力信号の電圧に従って制御することにより、差動対のト
ータルゲインを制御する制御手段をさらに具備しても良
い。
ジスタのソース電位と第１及び第２のＮチャネルトラン
ジスタのソース電位との間の電位差を第１及び第２の入
力信号の電圧に従って制御することにより、差動対のト
ータルゲインを制御する制御手段をさらに具備しても良
い。
【００１０】以上において、比較手段が、ゲート電位を
共通にし、各々のソースに差動対の出力が接続される２
つの入力トランジスタを含む折り返しカスコード増幅回
路で構成されるようにしても良い。
共通にし、各々のソースに差動対の出力が接続される２
つの入力トランジスタを含む折り返しカスコード増幅回
路で構成されるようにしても良い。
【００１１】上記構成によれば、２つの入力電圧の差を
２つの基準電圧の差と比較することにより、２つの入力
電圧の差が設定値よりも大きいか小さいかを判定するこ
とができる。また、トランジスタの差動対は応答速度が
速く、ＩＣ化にも適しているため、半導体集積回路にお
いて高速なウィンドウ電圧コンパレータを実現すること
ができる。
２つの基準電圧の差と比較することにより、２つの入力
電圧の差が設定値よりも大きいか小さいかを判定するこ
とができる。また、トランジスタの差動対は応答速度が
速く、ＩＣ化にも適しているため、半導体集積回路にお
いて高速なウィンドウ電圧コンパレータを実現すること
ができる。
【００１２】
【発明の実施の形態】以下、図面に基づいて、本発明の
実施の形態について説明する。図１は、本発明の一実施
形態に係るコンパレータ回路の構成を示す図である。
実施の形態について説明する。図１は、本発明の一実施
形態に係るコンパレータ回路の構成を示す図である。
【００１３】図１に示すように、このコンパレータ回路
は、入力電圧ＶＡ及びＶＢが印加されるトランジスタの
差動対１と、基準電圧ＶＷ１及びＶＷ２が印加されるト
ランジスタの差動対２と、これらの差動対の出力電流を
比較するための増幅回路３とを含んでいる。ここで、基
準電圧ＶＷ１とＶＷ２との差が設定値を表している。
は、入力電圧ＶＡ及びＶＢが印加されるトランジスタの
差動対１と、基準電圧ＶＷ１及びＶＷ２が印加されるト
ランジスタの差動対２と、これらの差動対の出力電流を
比較するための増幅回路３とを含んでいる。ここで、基
準電圧ＶＷ１とＶＷ２との差が設定値を表している。
【００１４】差動対１において、第１のトランジスタは
電流Ｉ１１を出力し、第２のトランジスタは電流Ｉ１２
を出力する。また、差動対２において、第３のトランジ
スタは電流Ｉ２１を出力し、第４のトランジスタは電流
Ｉ２２を出力する。増幅回路３は、電流Ｉ１１と電流Ｉ
２２との和（Ｉ１１＋Ｉ２２）と、電流Ｉ１２と電流Ｉ
２１との和（Ｉ１２＋Ｉ２１）とを比較することによ
り、入力電圧ＶＡとＶＢとの差が基準電圧ＶＷ１とＶ
Ｗ２との差よりも大きいか小さいかを判定し、その結果
を出力電圧ＶＯＵＴとして出力する。
電流Ｉ１１を出力し、第２のトランジスタは電流Ｉ１２
を出力する。また、差動対２において、第３のトランジ
スタは電流Ｉ２１を出力し、第４のトランジスタは電流
Ｉ２２を出力する。増幅回路３は、電流Ｉ１１と電流Ｉ
２２との和（Ｉ１１＋Ｉ２２）と、電流Ｉ１２と電流Ｉ
２１との和（Ｉ１２＋Ｉ２１）とを比較することによ
り、入力電圧ＶＡとＶＢとの差が基準電圧ＶＷ１とＶ
Ｗ２との差よりも大きいか小さいかを判定し、その結果
を出力電圧ＶＯＵＴとして出力する。
【００１５】増幅回路３は、折り返しカスコード接続さ
れた増幅回路である。増幅回路３において、Ｐチャネル
トランジスタＱＰ１３とＱＰ１４のゲートには、バイア
ス電圧ＶＢ１が印加されており、これらのトランジスタ
は所定のドレイン電流を供給する。トランジスタＱＰ１
３とＱＰ１４には、ＰチャネルトランジスタＱＰ１１と
ＱＰ１２がそれぞれカスコード接続されている。また、
ＰチャネルトランジスタＱＰ１１とＱＰ１２のゲートに
は、バイアス電圧ＶＢ２が印加されている。さらに、ト
ランジスタＱＰ１１のソースには、差動対１に含まれる
第１のトランジスタ及び差動対２に含まれる第４のトラ
ンジスタのドレインが接続されている。また、トランジ
スタＱＰ１２のソースには、差動対１に含まれる第２の
トランジスタ及び差動対２に含まれる第３のトランジス
タのドレインが接続されている。
れた増幅回路である。増幅回路３において、Ｐチャネル
トランジスタＱＰ１３とＱＰ１４のゲートには、バイア
ス電圧ＶＢ１が印加されており、これらのトランジスタ
は所定のドレイン電流を供給する。トランジスタＱＰ１
３とＱＰ１４には、ＰチャネルトランジスタＱＰ１１と
ＱＰ１２がそれぞれカスコード接続されている。また、
ＰチャネルトランジスタＱＰ１１とＱＰ１２のゲートに
は、バイアス電圧ＶＢ２が印加されている。さらに、ト
ランジスタＱＰ１１のソースには、差動対１に含まれる
第１のトランジスタ及び差動対２に含まれる第４のトラ
ンジスタのドレインが接続されている。また、トランジ
スタＱＰ１２のソースには、差動対１に含まれる第２の
トランジスタ及び差動対２に含まれる第３のトランジス
タのドレインが接続されている。
【００１６】トランジスタＱＰ１１とＱＰ１２は、差動
対１と２の出力電流の和を増幅して、ドレインから出力
する。トランジスタＱＰ１１とＱＰ１２にそれぞれ接続
されているＮチャネルトランジスタＱＮ１１とＱＮ１２
は、カレントミラーを構成しており、ＱＮ１２のドレイ
ン電流はトランジスタＱＰ１１のドレイン電流と等しく
なる。これにより、トランジスタＱＰ１１の出力が折り
返えされてトランジスタＱＰ１２の出力と合成され、ト
ランジスタＱＰ１２とＱＮ１２のドレインにおいて、電
流（Ｉ１１＋Ｉ２２）と電流（Ｉ１２＋Ｉ２１）との差
に対応する出力電圧ＶＯＵＴが得られる。この増幅回路
は、電流入力タイプとなっているので、電圧飽和が起こ
り難いという特徴を有している。
対１と２の出力電流の和を増幅して、ドレインから出力
する。トランジスタＱＰ１１とＱＰ１２にそれぞれ接続
されているＮチャネルトランジスタＱＮ１１とＱＮ１２
は、カレントミラーを構成しており、ＱＮ１２のドレイ
ン電流はトランジスタＱＰ１１のドレイン電流と等しく
なる。これにより、トランジスタＱＰ１１の出力が折り
返えされてトランジスタＱＰ１２の出力と合成され、ト
ランジスタＱＰ１２とＱＮ１２のドレインにおいて、電
流（Ｉ１１＋Ｉ２２）と電流（Ｉ１２＋Ｉ２１）との差
に対応する出力電圧ＶＯＵＴが得られる。この増幅回路
は、電流入力タイプとなっているので、電圧飽和が起こ
り難いという特徴を有している。
【００１７】次に、本実施形態に係るコンパレータ回路
において用いる差動対の回路構成について詳しく説明す
る。図２は、図１に示す差動対１の具体的な回路構成例
を示す図である。差動対２についても、同様の回路構成
を使用できる。
において用いる差動対の回路構成について詳しく説明す
る。図２は、図１に示す差動対１の具体的な回路構成例
を示す図である。差動対２についても、同様の回路構成
を使用できる。
【００１８】図２に示すように、差動対１には、入力電
圧が高いときに動作するＮチャネルトランジスタ差動対
を構成するＮチャネルトランジスタＱＮ１及びＱＮ２
と、入力電圧が低いときに動作するＰチャネルトランジ
スタ差動対を構成するＰチャネルトランジスタＱＰ１及
びＱＰ２とが含まれている。
圧が高いときに動作するＮチャネルトランジスタ差動対
を構成するＮチャネルトランジスタＱＮ１及びＱＮ２
と、入力電圧が低いときに動作するＰチャネルトランジ
スタ差動対を構成するＰチャネルトランジスタＱＰ１及
びＱＰ２とが含まれている。
【００１９】入力電圧が高いときに動作するＮチャネル
トランジスタ差動対においては、トランジスタＱＮ１の
ゲートに入力電圧ＶＡが印加され、トランジスタＱＮ２
のゲートに入力電圧ＶＢが印加される。また、トランジ
スタＱＮ１とＱＮ２のソースには、ゲートにバイアス電
圧ＶＢ４が印加されたＮチャネルトランジスタＱＮ５が
接続されている。トランジスタＱＮ１のドレイン電流は
出力電流Ｉ１１の一部となり、トランジスタＱＮ２のド
レイン電流は出力電流Ｉ１２の一部となる。
トランジスタ差動対においては、トランジスタＱＮ１の
ゲートに入力電圧ＶＡが印加され、トランジスタＱＮ２
のゲートに入力電圧ＶＢが印加される。また、トランジ
スタＱＮ１とＱＮ２のソースには、ゲートにバイアス電
圧ＶＢ４が印加されたＮチャネルトランジスタＱＮ５が
接続されている。トランジスタＱＮ１のドレイン電流は
出力電流Ｉ１１の一部となり、トランジスタＱＮ２のド
レイン電流は出力電流Ｉ１２の一部となる。
【００２０】入力電圧が低いときに動作するＰチャネル
トランジスタ差動対においては、トランジスタＱＰ１の
ゲートに入力電圧ＶＢが印加され、トランジスタＱＰ２
のゲートに入力電圧ＶＡが印加される。また、トランジ
スタＱＰ１とＱＰ２のソースには、ゲートにバイアス電
圧ＶＢ３が印加されたＰチャネルトランジスタＱＰ５か
ら電流が供給される。トランジスタＱＰ１のドレイン電
流は、カレントミラーを構成するＮチャネルトランジス
タＱＮ６とＱＮ７によって、出力電流Ｉ１１の一部とな
る。また、トランジスタＱＰ２のドレイン電流は、カレ
ントミラーを構成するＮチャネルトランジスタＱＮ８と
ＱＮ９によって、出力電流Ｉ１２の一部となる。
トランジスタ差動対においては、トランジスタＱＰ１の
ゲートに入力電圧ＶＢが印加され、トランジスタＱＰ２
のゲートに入力電圧ＶＡが印加される。また、トランジ
スタＱＰ１とＱＰ２のソースには、ゲートにバイアス電
圧ＶＢ３が印加されたＰチャネルトランジスタＱＰ５か
ら電流が供給される。トランジスタＱＰ１のドレイン電
流は、カレントミラーを構成するＮチャネルトランジス
タＱＮ６とＱＮ７によって、出力電流Ｉ１１の一部とな
る。また、トランジスタＱＰ２のドレイン電流は、カレ
ントミラーを構成するＮチャネルトランジスタＱＮ８と
ＱＮ９によって、出力電流Ｉ１２の一部となる。
【００２１】なお、入力電圧が高くもなく低くもないと
きには、Ｎチャネルトランジスタ差動対とＰチャネルト
ランジスタ差動対との両方が動作して、差動対のトータ
ルゲインが増加してしまう。これを防止するために、Ｐ
チャネルトランジスタＱＰ３及びＱＰ４とＮチャネルト
ランジスタＱＮ３及びＱＮ４とによって構成される回路
を設けて、Ｎチャネルトランジスタ差動対のソース電位
とＰチャネルトランジスタ差動対のソース電位との間の
電位差を制御することにより、差動対のトータルゲイン
を低下させている。このようにすれば、広い入力電圧範
囲に対して、一定のゲインで差動増幅を行い、正確に入
力電圧を出力電流に変換することができる。
きには、Ｎチャネルトランジスタ差動対とＰチャネルト
ランジスタ差動対との両方が動作して、差動対のトータ
ルゲインが増加してしまう。これを防止するために、Ｐ
チャネルトランジスタＱＰ３及びＱＰ４とＮチャネルト
ランジスタＱＮ３及びＱＮ４とによって構成される回路
を設けて、Ｎチャネルトランジスタ差動対のソース電位
とＰチャネルトランジスタ差動対のソース電位との間の
電位差を制御することにより、差動対のトータルゲイン
を低下させている。このようにすれば、広い入力電圧範
囲に対して、一定のゲインで差動増幅を行い、正確に入
力電圧を出力電流に変換することができる。
【００２２】
【発明の効果】以上述べた様に、本発明によれば、２つ
の入力電圧の差を２つの基準電圧の差と比較することに
より、２つの入力電圧の差が設定値よりも大きいか小さ
いかを判定することができる。また、トランジスタの差
動対は応答速度が速く、ＩＣ化にも適しているため、半
導体集積回路において高速なウィンドウ電圧コンパレー
タを実現することができる。
の入力電圧の差を２つの基準電圧の差と比較することに
より、２つの入力電圧の差が設定値よりも大きいか小さ
いかを判定することができる。また、トランジスタの差
動対は応答速度が速く、ＩＣ化にも適しているため、半
導体集積回路において高速なウィンドウ電圧コンパレー
タを実現することができる。
【図１】本発明の一実施形態に係るコンパレータ回路の
構成を示す図である。
構成を示す図である。
【図２】図１に示す差動対１の具体的な回路構成例を示
す図である。
す図である。
【図３】従来のウィンドウ電圧コンパレータの一般的な
構成を示す図である。
構成を示す図である。
１、２ 差動対 ３ 増幅回路 ＱＰ１〜ＱＰ１４ Ｐチャネルトランジスタ ＱＮ１〜ＱＮ１２ Ｎチャネルトランジスタ
Claims (4)
- 【請求項１】 ゲートに第１の入力電圧が印加される第
１のトランジスタとゲートに第２の入力電圧が印加され
る第２のトランジスタとを含む第１の差動対と、 ゲートに第１の基準電圧が印加される第３のトランジス
タとゲートに第２の基準電圧が印加される第４のトラン
ジスタとを含む第２の差動対と、 少なくとも前記第１及び第４のトランジスタのドレイン
電流の和と少なくとも前記第２及び第３のトランジスタ
のドレイン電流の和とを比較することにより、第１の入
力電圧と第２の入力電圧との差が第１の基準電圧と第２
の基準電圧との差よりも大きいか小さいかを判定する比
較手段と、を具備するコンパレータ回路。 - 【請求項２】 ゲートに第１の入力電圧が印加される第
１のＮチャネルトランジスタとゲートに第２の入力電圧
が印加される第２のＮチャネルトランジスタとを含む第
１のＮチャネルトランジスタ差動対と、 ゲートに第２の入力電圧が印加される第１のＰチャネル
トランジスタとゲートに第１の入力電圧が印加される第
２のＰチャネルトランジスタとを含む第１のＰチャネル
トランジスタ差動対と、 前記第１のＮチャネルトランジスタ及び前記第１のＰチ
ャネルトランジスタのドレイン電流の和を求める第１の
電流合成手段と、 前記第２のＮチャネルトランジスタ及び前記第２のＰチ
ャネルトランジスタのドレイン電流の和を求める第２の
電流合成手段と、 ゲートに第１の基準電圧が印加される第３のＮチャネル
トランジスタとゲートに第２の基準電圧が印加される第
４のＮチャネルトランジスタとを含む第２のＮチャネル
トランジスタ差動対と、 ゲートに第２の基準電圧が印加される第３のＰチャネル
トランジスタとゲートに第１の基準電圧が印加される第
４のＰチャネルトランジスタとを含む第２のＰチャネル
トランジスタ差動対と、 前記第３のＮチャネルトランジスタ及び前記第３のＰチ
ャネルトランジスタのドレイン電流の和を求める第３の
電流合成手段と、 前記第４のＮチャネルトランジスタ及び前記第４のＰチ
ャネルトランジスタのドレイン電流の和を求める第４の
電流合成手段と、 前記第１及び第４の電流合成手段の出力電流の和と前記
第２及び第３の電流合成手段の出力電流の和とを比較す
ることにより、第１の入力電圧と第２の入力電圧との差
が第１の基準電圧と第２の基準電圧との差よりも大きい
か小さいかを判定する比較手段と、を具備するコンパレ
ータ回路。 - 【請求項３】 前記第１及び第２のＰチャネルトランジ
スタのソース電位と前記第１及び第２のＮチャネルトラ
ンジスタのソース電位との間の電位差を第１及び第２の
入力信号の電圧に従って制御することにより、前記差動
対のトータルゲインを制御する制御手段をさらに具備す
る請求項２記載のコンパレータ回路。 - 【請求項４】 前記比較手段が、ゲート電位を共通に
し、各々のソースに前記差動対の出力が接続される２つ
の入力トランジスタを含む折り返しカスコード増幅回路
で構成されていることを特徴とする請求項１〜３のいず
れか１項記載のコンパレータ回路。
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