JP2000077949A - チューニング可能なｍｏｓ型ｏｔａおよびそれを用いた周波数ミキサ回路 - Google Patents
チューニング可能なｍｏｓ型ｏｔａおよびそれを用いた周波数ミキサ回路Info
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- JP2000077949A JP2000077949A JP25939898A JP25939898A JP2000077949A JP 2000077949 A JP2000077949 A JP 2000077949A JP 25939898 A JP25939898 A JP 25939898A JP 25939898 A JP25939898 A JP 25939898A JP 2000077949 A JP2000077949 A JP 2000077949A
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Abstract
(57)【要約】
【課題】 ４象限動作が可能で且つチューニング可能な
ＭＯＳ型ＯＴＡを提供する。 【解決手段】 ＭＯＳトランジスタＭ１、Ｍ２のソース
を接続して第１トランジスタ対１を形成し、ＭＯＳトラ
ンジスタＭ３、Ｍ４のソースを接続して第２トランジス
タ対２を形成し、ＭＯＳトランジスタＭ５、Ｍ６のソー
スを接続して第３トランジスタ対３を形成し、ＭＯＳト
ランジスタＭ７、Ｍ８のソースを接続して第４トランジ
スタ対４を形成する。ＭＯＳトランジスタＭ２、Ｍ６の
ゲートを接続し、ＭＯＳトランジスタＭ４、Ｍ８のゲー
トを接続する。第１および第２のトランジスタ対１、２
を定電流Ｉｂ１、Ｉｂ２で駆動する。ＭＯＳトランジス
タＭ１、Ｍ３とＭ５、Ｍ７のゲート間に入力電圧を入力
する。第２および第３のトランジスタ対２、３の和電流
と第１および第４のトランジスタ対１、４の和電流を減
算した電流が電流減算器から出力される。
ＭＯＳ型ＯＴＡを提供する。 【解決手段】 ＭＯＳトランジスタＭ１、Ｍ２のソース
を接続して第１トランジスタ対１を形成し、ＭＯＳトラ
ンジスタＭ３、Ｍ４のソースを接続して第２トランジス
タ対２を形成し、ＭＯＳトランジスタＭ５、Ｍ６のソー
スを接続して第３トランジスタ対３を形成し、ＭＯＳト
ランジスタＭ７、Ｍ８のソースを接続して第４トランジ
スタ対４を形成する。ＭＯＳトランジスタＭ２、Ｍ６の
ゲートを接続し、ＭＯＳトランジスタＭ４、Ｍ８のゲー
トを接続する。第１および第２のトランジスタ対１、２
を定電流Ｉｂ１、Ｉｂ２で駆動する。ＭＯＳトランジス
タＭ１、Ｍ３とＭ５、Ｍ７のゲート間に入力電圧を入力
する。第２および第３のトランジスタ対２、３の和電流
と第１および第４のトランジスタ対１、４の和電流を減
算した電流が電流減算器から出力される。
Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳ型ＯＴＡ（Op
erational Transconductance Amplifier）およびそれを
用いたＭＯＳ型乗算回路ならびにＭＯＳ型周波数ミキサ
回路に関し、さらに言えば、半導体集積回路上に好適に
形成されるチューニング可能なＭＯＳ型ＯＴＡおよびそ
れを用いた周波数ミキサ回路に関する。
erational Transconductance Amplifier）およびそれを
用いたＭＯＳ型乗算回路ならびにＭＯＳ型周波数ミキサ
回路に関し、さらに言えば、半導体集積回路上に好適に
形成されるチューニング可能なＭＯＳ型ＯＴＡおよびそ
れを用いた周波数ミキサ回路に関する。
【０００２】
【従来の技術】従来の技術の例としては、E.Seevinck a
nd R. F. Wassenaar,"A Versatile CMOS Linear Transc
onductor/Square-Law Function Circuit", IEEE J. Sol
id-State Circuits, Vol. SC-22,No. 3, pp.366-377, J
une 1987.に記載されたチューニング可能なＣＭＯＳ型
ＯＴＡがある。
nd R. F. Wassenaar,"A Versatile CMOS Linear Transc
onductor/Square-Law Function Circuit", IEEE J. Sol
id-State Circuits, Vol. SC-22,No. 3, pp.366-377, J
une 1987.に記載されたチューニング可能なＣＭＯＳ型
ＯＴＡがある。
【０００３】図６は、従来例におけるＣＭＯＳ型ＯＴＡ
の回路構成を示す図であり、上記文献に記載されたもの
を示している。
の回路構成を示す図であり、上記文献に記載されたもの
を示している。
【０００４】図６において、４つのＮチャネル電界効果
型トランジスタ（Metal-Oxide-Semiconductor Field-Ef
fect Transistor、ＭＯＳＦＥＴ）（以下、ＭＯＳトラ
ンジスタという）Ｑ１０１，Ｑ１０１’，Ｑ１０４，Ｑ
１０４’と、４つのＰチャネルＭＯＳトランジスタＱ１
０２，Ｑ１０２’，Ｑ１０３，Ｑ１０３’と、２つのカ
レントミラー回路１０１，１０２と、２つの定電流源１
０３，１０４とを備えている。
型トランジスタ（Metal-Oxide-Semiconductor Field-Ef
fect Transistor、ＭＯＳＦＥＴ）（以下、ＭＯＳトラ
ンジスタという）Ｑ１０１，Ｑ１０１’，Ｑ１０４，Ｑ
１０４’と、４つのＰチャネルＭＯＳトランジスタＱ１
０２，Ｑ１０２’，Ｑ１０３，Ｑ１０３’と、２つのカ
レントミラー回路１０１，１０２と、２つの定電流源１
０３，１０４とを備えている。
【０００５】ＭＯＳトランジスタＱ１０１とＱ１０４’
のゲートは共通接続され、ＭＯＳトランジスタＱ１０
１’とＱ１０４のゲートは共通接続されている。ＭＯＳ
トランジスタＱ１０１のドレインはカレントミラー回路
１０１の入力端子に接続され、ソースはＭＯＳトランジ
スタＱ１０２のソースに接続されている。ＭＯＳトラン
ジスタＱ１０１とＱ１０２は、第１トランジスタ対を形
成している。ＭＯＳトランジスタＱ１０４’のドレイン
は電源電圧線（電圧値：ＶDD）に接続され、ソースはＭ
ＯＳトランジスタＱ１０３’のソースに接続されてい
る。ＭＯＳトランジスタＱ１０４’とＱ１０３’は、第
２トランジスタ対を形成している。ＭＯＳトランジスタ
Ｑ１０４のドレインは電源電圧線（電圧値：ＶDD）に接
続され、ソースはＭＯＳトランジスタＱ１０３のソース
に接続されている。ＭＯＳトランジスタＱ１０４とＱ１
０３は、第３トランジスタ対を形成している。ＭＯＳト
ランジスタＱ１０１’のドレインはカレントミラー回路
１０１の出力端子に接続され、ソースはＭＯＳトランジ
スタＱ１０２’のソースに接続されている。ＭＯＳトラ
ンジスタＱ１０１’とＱ１０２’は、第４トランジスタ
対を形成している。ＭＯＳトランジスタＱ１０１，Ｑ１
０４’の共通接続されたゲートとＭＯＳトランジスタＱ
１０１’，Ｑ１０４の共通接続されたゲートとの間に
は、入力電圧Ｖinが差動で入力される。
のゲートは共通接続され、ＭＯＳトランジスタＱ１０
１’とＱ１０４のゲートは共通接続されている。ＭＯＳ
トランジスタＱ１０１のドレインはカレントミラー回路
１０１の入力端子に接続され、ソースはＭＯＳトランジ
スタＱ１０２のソースに接続されている。ＭＯＳトラン
ジスタＱ１０１とＱ１０２は、第１トランジスタ対を形
成している。ＭＯＳトランジスタＱ１０４’のドレイン
は電源電圧線（電圧値：ＶDD）に接続され、ソースはＭ
ＯＳトランジスタＱ１０３’のソースに接続されてい
る。ＭＯＳトランジスタＱ１０４’とＱ１０３’は、第
２トランジスタ対を形成している。ＭＯＳトランジスタ
Ｑ１０４のドレインは電源電圧線（電圧値：ＶDD）に接
続され、ソースはＭＯＳトランジスタＱ１０３のソース
に接続されている。ＭＯＳトランジスタＱ１０４とＱ１
０３は、第３トランジスタ対を形成している。ＭＯＳト
ランジスタＱ１０１’のドレインはカレントミラー回路
１０１の出力端子に接続され、ソースはＭＯＳトランジ
スタＱ１０２’のソースに接続されている。ＭＯＳトラ
ンジスタＱ１０１’とＱ１０２’は、第４トランジスタ
対を形成している。ＭＯＳトランジスタＱ１０１，Ｑ１
０４’の共通接続されたゲートとＭＯＳトランジスタＱ
１０１’，Ｑ１０４の共通接続されたゲートとの間に
は、入力電圧Ｖinが差動で入力される。
【０００６】ＭＯＳトランジスタＱ１０２とＱ１０３の
ゲートは共通接続され、ＭＯＳトランジスタＱ１０２’
とＱ１０３’のゲートは共通接続されている。ＭＯＳト
ランジスタＱ１０２とＱ１０２’のドレインはカレント
ミラー回路１０２の入力端子と出力端子にそれぞれ接続
されている。さらに、ＭＯＳトランジスタＱ１０３とＱ
１０３’はそれぞれダイオード接続されており、それら
のソースは定電流源１０３とＱ１０４（電流値はいずれ
もＩb）にそれぞれ接続されている。ＭＯＳトランジス
タＱ１０３は定電流源１０３の生成する定電流Ｉbで駆
動され、ＭＯＳトランジスタ１０４は定電流源１０４の
生成する定電流Ｉbで駆動される。
ゲートは共通接続され、ＭＯＳトランジスタＱ１０２’
とＱ１０３’のゲートは共通接続されている。ＭＯＳト
ランジスタＱ１０２とＱ１０２’のドレインはカレント
ミラー回路１０２の入力端子と出力端子にそれぞれ接続
されている。さらに、ＭＯＳトランジスタＱ１０３とＱ
１０３’はそれぞれダイオード接続されており、それら
のソースは定電流源１０３とＱ１０４（電流値はいずれ
もＩb）にそれぞれ接続されている。ＭＯＳトランジス
タＱ１０３は定電流源１０３の生成する定電流Ｉbで駆
動され、ＭＯＳトランジスタ１０４は定電流源１０４の
生成する定電流Ｉbで駆動される。
【０００７】カレントミラー回路１０１は電源電圧線
（電圧値：ＶDD）に接続され、カレントミラー回路１０
２は電源電圧線（電圧値：ＶSS）に接続されている。そ
して、カレントミラー回路１０１の入力端子に第１トラ
ンジスタ対に流れる電流Ｉ1が入力され、出力端子から
電流Ｉ1が出力される。この電流Ｉ1と第４トランジスタ
対に流れる電流Ｉ2の差電流が出力電流ＩoutとしてＭＯ
ＳトランジスタＱ１０１’のドレインから取り出され
る。他方、カレントミラー回路１０２の出力端子に第１
トランジスタ対に流れる電流Ｉ1が入力され、出力端子
から電流Ｉ1が出力される。第４トランジスタ対に流れ
る電流Ｉ2とカレントミラー回路１０２の出力端子から
出力される電流Ｉ1の差電流が出力電流ＩoutとしてＭＯ
ＳトランジスタＱ１０２’のドレインから取り出され
る。
（電圧値：ＶDD）に接続され、カレントミラー回路１０
２は電源電圧線（電圧値：ＶSS）に接続されている。そ
して、カレントミラー回路１０１の入力端子に第１トラ
ンジスタ対に流れる電流Ｉ1が入力され、出力端子から
電流Ｉ1が出力される。この電流Ｉ1と第４トランジスタ
対に流れる電流Ｉ2の差電流が出力電流ＩoutとしてＭＯ
ＳトランジスタＱ１０１’のドレインから取り出され
る。他方、カレントミラー回路１０２の出力端子に第１
トランジスタ対に流れる電流Ｉ1が入力され、出力端子
から電流Ｉ1が出力される。第４トランジスタ対に流れ
る電流Ｉ2とカレントミラー回路１０２の出力端子から
出力される電流Ｉ1の差電流が出力電流ＩoutとしてＭＯ
ＳトランジスタＱ１０２’のドレインから取り出され
る。
【０００８】次に、図６の従来のＭＯＳ型ＯＴＡの動作
について説明する。
について説明する。
【０００９】一般に、基板効果とチャネル長変調を無視
すると、ＭＯＳトランジスタのドレイン電流は、ピンチ
領域および飽和領域において次の数式（１ａ），（１
ｂ）でそれぞれ表される。
すると、ＭＯＳトランジスタのドレイン電流は、ピンチ
領域および飽和領域において次の数式（１ａ），（１
ｂ）でそれぞれ表される。
【００１０】
【数１】
【００１１】ここで、βはトランスコンダクタンス・パ
ラメータであり、β＝μ（ＣOX／２）（Ｗ／Ｌ）で定義
される。ただし、μはキャリアの実効モビリティであ
り、ＣOXは単位面積当たりのゲート酸化膜容量であり、
Ｗ、Ｌはそれぞれ、ゲート幅、ゲート長であり、ＶTHは
スレッショルド電圧である。
ラメータであり、β＝μ（ＣOX／２）（Ｗ／Ｌ）で定義
される。ただし、μはキャリアの実効モビリティであ
り、ＣOXは単位面積当たりのゲート酸化膜容量であり、
Ｗ、Ｌはそれぞれ、ゲート幅、ゲート長であり、ＶTHは
スレッショルド電圧である。
【００１２】図６において、ＭＯＳトランジスタＱ１０
１、Ｑ１０２、Ｑ１０３、Ｑ１０４、Ｑ１０１’、Ｑ１
０２’、Ｑ１０３’、Ｑ１０４’はいずれも飽和領域で
動作しており、それらのＭＯＳトランジスタＱ１０１、
Ｑ１０２、Ｑ１０３、Ｑ１０４、Ｑ１０１’、Ｑ１０
２’、Ｑ１０３’、Ｑ１０４’のドレイン電流とゲート
−ソース間電圧との間に上記数式（２）がそれぞれに成
立する。そして、第２トランジスタ対を形成するＭＯＳ
トランジスタＱ１０３，Ｑ１０４と、第３トランジスタ
対を形成するＭＯＳトランジスタＱ１０３’，Ｑ１０
４’には電流Ｉbがそれぞれ流れる。このため、ＭＯＳ
トランジスタＱ１０３とＱ１０４のゲート間電圧とＭＯ
ＳトランジスタＱ１０３’とＱ１０４’のゲート間電圧
とは等しくなる。また、第１トランジスタ対を形成する
ＭＯＳトランジスタＱ１０１，Ｑ１０２には電流をＩ1
が流れ、第４トランジスタ対を形成するＭＯＳトランジ
スタＱ１０１’，Ｑ１０２’には電流Ｉ2が流れる。し
たがって、出力電流Ｉoutは、次の数式（２）で表され
る。
１、Ｑ１０２、Ｑ１０３、Ｑ１０４、Ｑ１０１’、Ｑ１
０２’、Ｑ１０３’、Ｑ１０４’はいずれも飽和領域で
動作しており、それらのＭＯＳトランジスタＱ１０１、
Ｑ１０２、Ｑ１０３、Ｑ１０４、Ｑ１０１’、Ｑ１０
２’、Ｑ１０３’、Ｑ１０４’のドレイン電流とゲート
−ソース間電圧との間に上記数式（２）がそれぞれに成
立する。そして、第２トランジスタ対を形成するＭＯＳ
トランジスタＱ１０３，Ｑ１０４と、第３トランジスタ
対を形成するＭＯＳトランジスタＱ１０３’，Ｑ１０
４’には電流Ｉbがそれぞれ流れる。このため、ＭＯＳ
トランジスタＱ１０３とＱ１０４のゲート間電圧とＭＯ
ＳトランジスタＱ１０３’とＱ１０４’のゲート間電圧
とは等しくなる。また、第１トランジスタ対を形成する
ＭＯＳトランジスタＱ１０１，Ｑ１０２には電流をＩ1
が流れ、第４トランジスタ対を形成するＭＯＳトランジ
スタＱ１０１’，Ｑ１０２’には電流Ｉ2が流れる。し
たがって、出力電流Ｉoutは、次の数式（２）で表され
る。
【００１３】
【数２】
【００１４】ここで、Ｖin +はＭＯＳトランジスタＱ１
０１，Ｑ１０４’の共通接続されたゲートの電圧であ
り、Ｖin -はＭＯＳトランジスタＱ１０１’，Ｑ１０４
の共通接続されたゲートの電圧である。また、βeffお
よびＶTΣは、次の数式（３ａ），（３ｂ）で定義され
る。
０１，Ｑ１０４’の共通接続されたゲートの電圧であ
り、Ｖin -はＭＯＳトランジスタＱ１０１’，Ｑ１０４
の共通接続されたゲートの電圧である。また、βeffお
よびＶTΣは、次の数式（３ａ），（３ｂ）で定義され
る。
【００１５】
【数３】
【００１６】ただし、βNとＶTNはＮチャネルＭＯＳト
ランジスタのトランスコンダクタンス・パラメータとス
レッショルド電圧であり、βPとＶTPはＰチャネルＭＯ
Ｓトランジスタのトランスコンダクタンス・パラメータ
とスレッショルド電圧である。
ランジスタのトランスコンダクタンス・パラメータとス
レッショルド電圧であり、βPとＶTPはＰチャネルＭＯ
Ｓトランジスタのトランスコンダクタンス・パラメータ
とスレッショルド電圧である。
【００１７】上記数式（２）より、入力電圧Ｖin（＝Ｖ
in +−Ｖin -）に対して線形な出力電流Ｉoutが得られる
ことが分かる。また、上記数式（２）は、２つの定電流
源１０３，１０４の定電流値Ｉbを変えることによりト
ランスコンダクタンスを変更（チューニング）できるこ
とを示している。
in +−Ｖin -）に対して線形な出力電流Ｉoutが得られる
ことが分かる。また、上記数式（２）は、２つの定電流
源１０３，１０４の定電流値Ｉbを変えることによりト
ランスコンダクタンスを変更（チューニング）できるこ
とを示している。
【００１８】図６は、上記文献に記載された従来の他の
ＣＭＯＳ型ＯＴＡの構成を示す。
ＣＭＯＳ型ＯＴＡの構成を示す。
【００１９】図６のＣＭＯＳ型ＯＴＡは、図５のＣＭＯ
Ｓ型ＯＴＡのＮチャネルＭＯＳトランジスタとＰチャネ
ルＭＯＳトランジスタを相互に入れ替えたものである。
すなわち、図６のＣＭＯＳ型ＯＴＡでは、４つのＰチャ
ネルＭＯＳトランジスタＱ２０１，Ｑ２０１’，Ｑ２０
４，Ｑ２０４’と、４つのＮチャネルＭＯＳトランジス
タＱ２０２，Ｑ２０２’，Ｑ２０３，Ｑ２０３’と、２
つのカレントミラー回路２０１，２０２を備えている。
Ｓ型ＯＴＡのＮチャネルＭＯＳトランジスタとＰチャネ
ルＭＯＳトランジスタを相互に入れ替えたものである。
すなわち、図６のＣＭＯＳ型ＯＴＡでは、４つのＰチャ
ネルＭＯＳトランジスタＱ２０１，Ｑ２０１’，Ｑ２０
４，Ｑ２０４’と、４つのＮチャネルＭＯＳトランジス
タＱ２０２，Ｑ２０２’，Ｑ２０３，Ｑ２０３’と、２
つのカレントミラー回路２０１，２０２を備えている。
【００２０】ＭＯＳトランジスタＱ２０１とＱ２０４’
のゲートは共通接続され、ＭＯＳトランジスタＱ２０
１’とＱ２０４のゲートは共通接続されている。ＭＯＳ
トランジスタＱ２０１のドレインはカレントミラー回路
２０１の入力端子に接続され、ソースはＭＯＳトランジ
スタＱ２０２のソースに接続されている。ＭＯＳトラン
ジスタＱ２０１とＱ２０２は、第１トランジスタ対を形
成している。ＭＯＳトランジスタＱ２０４のドレインは
電源電圧線（電圧値：ＶDD）に接続され、ソースはＭＯ
ＳトランジスタＱ２０３のソースに接続されている。Ｍ
ＯＳトランジスタＱ２０４とＱ０２３は、第２トランジ
スタ対を形成している。ＭＯＳトランジスタＱ２０４’
のドレインは電源電圧線（電圧値：ＶDD）に接続され、
ソースはＭＯＳトランジスタＱ２０３’のソースに接続
されている。ＭＯＳトランジスタＱ２０３’とＱ２０
４’は、第３トランジスタ対を形成している。ＭＯＳト
ランジスタＱ２０１’のドレインはカレントミラー回路
２０１の出力端子に接続され、ソースはＭＯＳトランジ
スタＱ２０２’のソースに接続されている。ＭＯＳトラ
ンジスタＱ２０１’とＱ２０２’は、第４トランジスタ
対を形成している。ＭＯＳトランジスタＱ２０１，Ｑ２
０４’の共通接続されたゲートとＭＯＳトランジスタＱ
２０１’，Ｑ２０４の共通接続されたゲートとの間に
は、入力電圧Ｖinが差動で入力される。
のゲートは共通接続され、ＭＯＳトランジスタＱ２０
１’とＱ２０４のゲートは共通接続されている。ＭＯＳ
トランジスタＱ２０１のドレインはカレントミラー回路
２０１の入力端子に接続され、ソースはＭＯＳトランジ
スタＱ２０２のソースに接続されている。ＭＯＳトラン
ジスタＱ２０１とＱ２０２は、第１トランジスタ対を形
成している。ＭＯＳトランジスタＱ２０４のドレインは
電源電圧線（電圧値：ＶDD）に接続され、ソースはＭＯ
ＳトランジスタＱ２０３のソースに接続されている。Ｍ
ＯＳトランジスタＱ２０４とＱ０２３は、第２トランジ
スタ対を形成している。ＭＯＳトランジスタＱ２０４’
のドレインは電源電圧線（電圧値：ＶDD）に接続され、
ソースはＭＯＳトランジスタＱ２０３’のソースに接続
されている。ＭＯＳトランジスタＱ２０３’とＱ２０
４’は、第３トランジスタ対を形成している。ＭＯＳト
ランジスタＱ２０１’のドレインはカレントミラー回路
２０１の出力端子に接続され、ソースはＭＯＳトランジ
スタＱ２０２’のソースに接続されている。ＭＯＳトラ
ンジスタＱ２０１’とＱ２０２’は、第４トランジスタ
対を形成している。ＭＯＳトランジスタＱ２０１，Ｑ２
０４’の共通接続されたゲートとＭＯＳトランジスタＱ
２０１’，Ｑ２０４の共通接続されたゲートとの間に
は、入力電圧Ｖinが差動で入力される。
【００２１】ＭＯＳトランジスタＱ２０２とＱ２０３の
ゲートは共通接続され、ＭＯＳトランジスタＱ２０２’
とＱ２０３’のゲートは共通接続されている。ＭＯＳト
ランジスタＱ２０２とＱ２０２’のドレインはカレント
ミラー回路２０２の入力端子と出力端子にそれぞれ接続
されている。さらに、ＭＯＳトランジスタＱ２０３とＱ
２０３’はそれぞれダイオード接続されており、それら
のソースは定電流源２０３とＱ２０４（電流値はいずれ
もＩb）にそれぞれ接続されている。ＭＯＳトランジス
タＱ２０３は定電流源２０３の生成する定電流Ｉbで駆
動され、ＭＯＳトランジスタＱ２０４は定電流源２０４
の生成する定電流Ｉbで駆動される。
ゲートは共通接続され、ＭＯＳトランジスタＱ２０２’
とＱ２０３’のゲートは共通接続されている。ＭＯＳト
ランジスタＱ２０２とＱ２０２’のドレインはカレント
ミラー回路２０２の入力端子と出力端子にそれぞれ接続
されている。さらに、ＭＯＳトランジスタＱ２０３とＱ
２０３’はそれぞれダイオード接続されており、それら
のソースは定電流源２０３とＱ２０４（電流値はいずれ
もＩb）にそれぞれ接続されている。ＭＯＳトランジス
タＱ２０３は定電流源２０３の生成する定電流Ｉbで駆
動され、ＭＯＳトランジスタＱ２０４は定電流源２０４
の生成する定電流Ｉbで駆動される。
【００２２】カレントミラー回路２０２は電源電圧線
（電圧値：ＶDD）に接続され、カレントミラー回路２０
１は電源電圧線（電圧値：ＶSS）に接続されている。そ
して、カレントミラー回路１０２の出力端子から出力さ
れる電流とＭＯＳトランジスタＱ２０２’に流れる電流
の差電流が出力電流ＩoutとしてＭＯＳトランジスタＱ
２０２’のドレインから取り出される。ＭＯＳトランジ
スタＱ２０１’に流れる電流とカレントミラー回路２０
１の出力端子から出力される電流の差電流が出力電流Ｉ
outとしてＭＯＳトランジスタＱ２０１’のドレインか
ら取り出される。
（電圧値：ＶDD）に接続され、カレントミラー回路２０
１は電源電圧線（電圧値：ＶSS）に接続されている。そ
して、カレントミラー回路１０２の出力端子から出力さ
れる電流とＭＯＳトランジスタＱ２０２’に流れる電流
の差電流が出力電流ＩoutとしてＭＯＳトランジスタＱ
２０２’のドレインから取り出される。ＭＯＳトランジ
スタＱ２０１’に流れる電流とカレントミラー回路２０
１の出力端子から出力される電流の差電流が出力電流Ｉ
outとしてＭＯＳトランジスタＱ２０１’のドレインか
ら取り出される。
【００２３】図７の従来のＣＭＯＳ型ＯＴＡは、図６の
従来のＣＭＯＳ型ＯＴＡと同様に動作する。そして、入
力電圧Ｖinに対して線形な出力電流Ｉoutが得られ、さ
らに、２つの定電流源２０３，２０４の定電流値Ｉbを
変えることによりトランスコンダクタンスをチューニン
グできる。
従来のＣＭＯＳ型ＯＴＡと同様に動作する。そして、入
力電圧Ｖinに対して線形な出力電流Ｉoutが得られ、さ
らに、２つの定電流源２０３，２０４の定電流値Ｉbを
変えることによりトランスコンダクタンスをチューニン
グできる。
【００２４】
【発明が解決しようとする課題】図６および図７の従来
のＣＭＯＳ型ＯＴＡでは、数式（３）が示すように、ト
ランスコンダクタンスは定電流源１０３，１０４または
２０３，２０４の定電流値Ｉbの平方根に比例する。こ
れは、トランスコンダクタンスは負の値を取り得ないこ
とを意味する。したがって、ＭＯＳ型ＯＴＡとしての４
象限動作が実現できないという問題がある。
のＣＭＯＳ型ＯＴＡでは、数式（３）が示すように、ト
ランスコンダクタンスは定電流源１０３，１０４または
２０３，２０４の定電流値Ｉbの平方根に比例する。こ
れは、トランスコンダクタンスは負の値を取り得ないこ
とを意味する。したがって、ＭＯＳ型ＯＴＡとしての４
象限動作が実現できないという問題がある。
【００２５】そこで、本発明の目的は、４象限動作が可
能で且つチューニング可能なＭＯＳ型ＯＴＡを提供する
ことにある。
能で且つチューニング可能なＭＯＳ型ＯＴＡを提供する
ことにある。
【００２６】本発明の他の目的は、歪みの少ないＭＯＳ
型周波数ミキサ回路を提供することにある。
型周波数ミキサ回路を提供することにある。
【００２７】
【課題を解決するための手段】（１） 本発明の第１の
ＭＯＳ型ＯＴＡは、ソースが共通に接続された第１およ
び第２のＭＯＳトランジスタにより形成される第１トラ
ンジスタ対と、ソースが共通に接続された第３および第
４のＭＯＳトランジスタにより形成される第２トランジ
スタ対と、ソースが共通に接続された第５および第６の
ＭＯＳトランジスタにより形成される第３トランジスタ
対と、ソースが共通に接続された第７および第８のＭＯ
Ｓトランジスタにより形成される第４トランジスタ対
と、電流減算器とを備え、前記第１、第３、第５および
第７のＭＯＳトランジスタは第１導電型であり、前記第
２、第４、第６および第８のＭＯＳトランジスタは前記
第１導電型とは逆の極性を持つ第２導電型であり、前記
第１および第３のＭＯＳトランジスタのゲートは共通に
接続されて当該ＭＯＳ型ＯＴＡの入力端子対の一方を形
成し、前記第５および第７のＭＯＳトランジスタのゲー
トは共通に接続されて前記入力端子対の他方を形成し、
前記入力端子対には入力電圧が入力されており、前記第
２および第６のＭＯＳトランジスタのゲートは共通に接
続され、前記第４および第８のＭＯＳトランジスタのゲ
ートは共通に接続され、前記第１および第２のトランジ
スタ対は第１および第２定電流でそれぞれ駆動され、前
記電流減算器の第１入力端子に前記第２および第３のト
ランジスタ対のそれぞれに流れる電流の和電流が入力さ
れると共に、前記電流減算器の第２入力端子に前記第１
および第４のトランジスタ対のそれぞれに流れる電流の
和電流が入力され、前記電流減算器は、前記第１および
第２の入力端子のそれぞれに入力された電流の差電流を
出力電流として出力し、当該ＭＯＳ型ＯＴＡのトランス
コンダクタンスは、前記第１および第２の定電流のそれ
ぞれに対応して変化することを特徴とする。
ＭＯＳ型ＯＴＡは、ソースが共通に接続された第１およ
び第２のＭＯＳトランジスタにより形成される第１トラ
ンジスタ対と、ソースが共通に接続された第３および第
４のＭＯＳトランジスタにより形成される第２トランジ
スタ対と、ソースが共通に接続された第５および第６の
ＭＯＳトランジスタにより形成される第３トランジスタ
対と、ソースが共通に接続された第７および第８のＭＯ
Ｓトランジスタにより形成される第４トランジスタ対
と、電流減算器とを備え、前記第１、第３、第５および
第７のＭＯＳトランジスタは第１導電型であり、前記第
２、第４、第６および第８のＭＯＳトランジスタは前記
第１導電型とは逆の極性を持つ第２導電型であり、前記
第１および第３のＭＯＳトランジスタのゲートは共通に
接続されて当該ＭＯＳ型ＯＴＡの入力端子対の一方を形
成し、前記第５および第７のＭＯＳトランジスタのゲー
トは共通に接続されて前記入力端子対の他方を形成し、
前記入力端子対には入力電圧が入力されており、前記第
２および第６のＭＯＳトランジスタのゲートは共通に接
続され、前記第４および第８のＭＯＳトランジスタのゲ
ートは共通に接続され、前記第１および第２のトランジ
スタ対は第１および第２定電流でそれぞれ駆動され、前
記電流減算器の第１入力端子に前記第２および第３のト
ランジスタ対のそれぞれに流れる電流の和電流が入力さ
れると共に、前記電流減算器の第２入力端子に前記第１
および第４のトランジスタ対のそれぞれに流れる電流の
和電流が入力され、前記電流減算器は、前記第１および
第２の入力端子のそれぞれに入力された電流の差電流を
出力電流として出力し、当該ＭＯＳ型ＯＴＡのトランス
コンダクタンスは、前記第１および第２の定電流のそれ
ぞれに対応して変化することを特徴とする。
【００２８】（２） 本発明の第１のＭＯＳ型ＯＴＡで
は、ソースが共通接続された第１導電型の第１ＭＯＳト
ランジスタと第２導電型の第２ＭＯＳトランジスタから
なる第１トランジスタ対と、ソースが共通接続された第
１導電型の第３ＭＯＳトランジスタと第２導電型の第４
ＭＯＳトランジスタからなる第２トランジスタ対と、ソ
ースが共通接続された第１導電型の第５ＭＯＳトランジ
スタと第２導電型の第６ＭＯＳトランジスタからなる第
３トランジスタ対と、ソースが共通接続された第１導電
型の第７ＭＯＳトランジスタと第２導電型の第８ＭＯＳ
トランジスタからなる第４トランジスタ対と、電流減算
器とを備えている。そして、第２および第６のＭＯＳト
ランジスタのゲートは共通に接続され、第４および第８
のＭＯＳトランジスタのゲートは共通に接続されてい
る。第１および第３のＭＯＳトランジスタの共通接続さ
れたゲートと第５および第７のＭＯＳトランジスタの共
通接続されたゲートにより形成される入力端子対には、
入力電圧が入力される。
は、ソースが共通接続された第１導電型の第１ＭＯＳト
ランジスタと第２導電型の第２ＭＯＳトランジスタから
なる第１トランジスタ対と、ソースが共通接続された第
１導電型の第３ＭＯＳトランジスタと第２導電型の第４
ＭＯＳトランジスタからなる第２トランジスタ対と、ソ
ースが共通接続された第１導電型の第５ＭＯＳトランジ
スタと第２導電型の第６ＭＯＳトランジスタからなる第
３トランジスタ対と、ソースが共通接続された第１導電
型の第７ＭＯＳトランジスタと第２導電型の第８ＭＯＳ
トランジスタからなる第４トランジスタ対と、電流減算
器とを備えている。そして、第２および第６のＭＯＳト
ランジスタのゲートは共通に接続され、第４および第８
のＭＯＳトランジスタのゲートは共通に接続されてい
る。第１および第３のＭＯＳトランジスタの共通接続さ
れたゲートと第５および第７のＭＯＳトランジスタの共
通接続されたゲートにより形成される入力端子対には、
入力電圧が入力される。
【００２９】第１トランジスタ対は第１定電流で駆動さ
れており、第１トランジスタ対には第１定電流が流れる
と共に、第１定電流に対応したバイアス電圧が生成され
る。このバイアス電圧は、第２および第６のＭＯＳトラ
ンジスタの共通接続されたベースを介して第３トランジ
スタ対に供給される。その結果、第３トランジスタ対に
は、入力電圧と第１トランジスタ対の生成するバイアス
電圧の差電圧に対して二乗特性を持つ電流が流れる。他
方、第２トランジスタ対は第２定電流で駆動されてお
り、第２トランジスタ対には第２定電流が流れると共
に、第２定電流に対応したバイアス電圧が生成される。
このバイアス電圧は、第４および第８のＭＯＳトランジ
スタの共通接続されたベースを介して第４トランジスタ
対に供給される。その結果、第４トランジスタ対には、
入力電圧と第２トランジスタ対の生成するバイアス電圧
の差電圧に対して二乗特性を持つ電流が流れる。
れており、第１トランジスタ対には第１定電流が流れる
と共に、第１定電流に対応したバイアス電圧が生成され
る。このバイアス電圧は、第２および第６のＭＯＳトラ
ンジスタの共通接続されたベースを介して第３トランジ
スタ対に供給される。その結果、第３トランジスタ対に
は、入力電圧と第１トランジスタ対の生成するバイアス
電圧の差電圧に対して二乗特性を持つ電流が流れる。他
方、第２トランジスタ対は第２定電流で駆動されてお
り、第２トランジスタ対には第２定電流が流れると共
に、第２定電流に対応したバイアス電圧が生成される。
このバイアス電圧は、第４および第８のＭＯＳトランジ
スタの共通接続されたベースを介して第４トランジスタ
対に供給される。その結果、第４トランジスタ対には、
入力電圧と第２トランジスタ対の生成するバイアス電圧
の差電圧に対して二乗特性を持つ電流が流れる。
【００３０】電流減算器では、第２および第３のトラン
ジスタ対に流れる電流の和電流と第１および第４のトラ
ンジスタ対に流れる電流の和電流との減算を行って出力
電流が生成される。この出力電流は、第１および第２の
トランジスタ対がそれぞれ生成するバイアス電圧の差電
圧に対応して変化する。このため、当該ＭＯＳ型ＯＴＡ
のトランスコンダクタンスは、第１および第２の定電流
に対応して変化する。
ジスタ対に流れる電流の和電流と第１および第４のトラ
ンジスタ対に流れる電流の和電流との減算を行って出力
電流が生成される。この出力電流は、第１および第２の
トランジスタ対がそれぞれ生成するバイアス電圧の差電
圧に対応して変化する。このため、当該ＭＯＳ型ＯＴＡ
のトランスコンダクタンスは、第１および第２の定電流
に対応して変化する。
【００３１】よって、第１および第２の定電流の値のい
ずれか一方を変えることにより、トランスコンダクタン
スを変更（チューニング）できる。さらに、第１および
第２の定電流の値を適宜設定することにより、トランス
コンダクタンスは正および負の値に設定されので、４象
限動作が可能となる。
ずれか一方を変えることにより、トランスコンダクタン
スを変更（チューニング）できる。さらに、第１および
第２の定電流の値を適宜設定することにより、トランス
コンダクタンスは正および負の値に設定されので、４象
限動作が可能となる。
【００３２】（３） 本発明のＭＯＳ型ＯＴＡの好まし
い例では、ソース結合された第９および第１０のＭＯＳ
トランジスタにより形成され且つそれら第９および第１
０のＭＯＳトランジスタのゲート間に定電圧が印加され
るＭＯＳ差動対をさらに備えており、そのＭＯＳ差動対
の出力端子対から前記第１および第２の定電流がそれぞ
れ供給される。この場合、トランスコンダクタンスが定
電圧により変化するので、トランスコンダクタンスの設
定が容易になる利点がある。
い例では、ソース結合された第９および第１０のＭＯＳ
トランジスタにより形成され且つそれら第９および第１
０のＭＯＳトランジスタのゲート間に定電圧が印加され
るＭＯＳ差動対をさらに備えており、そのＭＯＳ差動対
の出力端子対から前記第１および第２の定電流がそれぞ
れ供給される。この場合、トランスコンダクタンスが定
電圧により変化するので、トランスコンダクタンスの設
定が容易になる利点がある。
【００３３】（４） 本発明の第２のＭＯＳ型ＯＴＡ
は、ＯＴＡコア回路と、そのＯＴＡコア回路の入力回路
として動作する差動増幅器とを備えてなるＭＯＳ型ＯＴ
Ａであって、前記ＯＴＡコア回路は、ソースが共通に接
続された第１および第２のＭＯＳトランジスタにより形
成される第１トランジスタ対と、ソースが共通に接続さ
れた第３および第４のＭＯＳトランジスタにより形成さ
れる第２トランジスタ対と、ソースが共通に接続された
第５および第６のＭＯＳトランジスタにより形成される
第３トランジスタ対と、ソースが共通に接続された第７
および第８のＭＯＳトランジスタにより形成される第４
トランジスタ対と、電流減算器とを含んで構成され、前
記第１、第３、第５および第７のＭＯＳトランジスタは
第１導電型であり、前記第２、第４、第６および第８の
ＭＯＳトランジスタは前記第１導電型とは逆の極性を持
つ第２導電型であり、前記第１および第３のＭＯＳトラ
ンジスタのゲートは共通に接続されて前記ＯＴＡコア回
路の入力端子対の一方を形成し、前記第５および第７の
ＭＯＳトランジスタのゲートは共通に接続されて前記Ｏ
ＴＡコア回路の入力端子対の他方を形成し、前記第２お
よび第６のＭＯＳトランジスタのゲートは共通に接続さ
れ、前記第４および第８のＭＯＳトランジスタのゲート
は共通に接続され、前記第１および第２のトランジスタ
対は第１および第２定電流でそれぞれ駆動されており、
前記電流減算器の第１入力端子に前記第２および第３の
トランジスタ対のそれぞれに流れる電流の和電流が入力
されると共に、前記電流減算器の第２入力端子に前記第
１および第４のトランジスタ対のそれぞれに流れる電流
の和電流が入力され、前記減算器は前記第１および第２
の入力端子のそれぞれに入力された電流の差電流を当該
ＭＯＳ型ＯＴＡの出力電流として出力し、前記差動増幅
器は、ソース結合された第９および第１０のＭＯＳトラ
ンジスタにより形成された第１ＭＯＳ差動対と、前記第
９ＭＯＳトランジスタのドレインに接続されてその第９
ＭＯＳトランジスタの負荷として動作する第１１ＭＯＳ
トランジスタと、前記第１０ＭＯＳトランジスタのドレ
インに接続されてその第１０ＭＯＳトランジスタの負荷
として動作する第１２ＭＯＳトランジスタとを含んで構
成され、前記第９および第１０のＭＯＳトランジスタの
ゲート間に当該ＭＯＳ型ＯＴＡの入力電圧が入力され、
前記第１ＭＯＳ差動対の出力端子対に生成される前記差
動増幅器の出力電圧が前記ＯＴＡコア回路の入力端子対
に入力され、当該ＭＯＳ型ＯＴＡのトランスコンダクタ
ンスは、前記第１および第２の定電流のそれぞれに対応
して変化することを特徴とする。
は、ＯＴＡコア回路と、そのＯＴＡコア回路の入力回路
として動作する差動増幅器とを備えてなるＭＯＳ型ＯＴ
Ａであって、前記ＯＴＡコア回路は、ソースが共通に接
続された第１および第２のＭＯＳトランジスタにより形
成される第１トランジスタ対と、ソースが共通に接続さ
れた第３および第４のＭＯＳトランジスタにより形成さ
れる第２トランジスタ対と、ソースが共通に接続された
第５および第６のＭＯＳトランジスタにより形成される
第３トランジスタ対と、ソースが共通に接続された第７
および第８のＭＯＳトランジスタにより形成される第４
トランジスタ対と、電流減算器とを含んで構成され、前
記第１、第３、第５および第７のＭＯＳトランジスタは
第１導電型であり、前記第２、第４、第６および第８の
ＭＯＳトランジスタは前記第１導電型とは逆の極性を持
つ第２導電型であり、前記第１および第３のＭＯＳトラ
ンジスタのゲートは共通に接続されて前記ＯＴＡコア回
路の入力端子対の一方を形成し、前記第５および第７の
ＭＯＳトランジスタのゲートは共通に接続されて前記Ｏ
ＴＡコア回路の入力端子対の他方を形成し、前記第２お
よび第６のＭＯＳトランジスタのゲートは共通に接続さ
れ、前記第４および第８のＭＯＳトランジスタのゲート
は共通に接続され、前記第１および第２のトランジスタ
対は第１および第２定電流でそれぞれ駆動されており、
前記電流減算器の第１入力端子に前記第２および第３の
トランジスタ対のそれぞれに流れる電流の和電流が入力
されると共に、前記電流減算器の第２入力端子に前記第
１および第４のトランジスタ対のそれぞれに流れる電流
の和電流が入力され、前記減算器は前記第１および第２
の入力端子のそれぞれに入力された電流の差電流を当該
ＭＯＳ型ＯＴＡの出力電流として出力し、前記差動増幅
器は、ソース結合された第９および第１０のＭＯＳトラ
ンジスタにより形成された第１ＭＯＳ差動対と、前記第
９ＭＯＳトランジスタのドレインに接続されてその第９
ＭＯＳトランジスタの負荷として動作する第１１ＭＯＳ
トランジスタと、前記第１０ＭＯＳトランジスタのドレ
インに接続されてその第１０ＭＯＳトランジスタの負荷
として動作する第１２ＭＯＳトランジスタとを含んで構
成され、前記第９および第１０のＭＯＳトランジスタの
ゲート間に当該ＭＯＳ型ＯＴＡの入力電圧が入力され、
前記第１ＭＯＳ差動対の出力端子対に生成される前記差
動増幅器の出力電圧が前記ＯＴＡコア回路の入力端子対
に入力され、当該ＭＯＳ型ＯＴＡのトランスコンダクタ
ンスは、前記第１および第２の定電流のそれぞれに対応
して変化することを特徴とする。
【００３４】（５） 本発明の第２のＭＯＳ型ＯＴＡで
は、本発明の第１のＭＯＳ型ＯＴＡと同じ構成を持つＯ
ＴＡコア回路と差動増幅器とを備えている。ＯＴＡコア
回路に差動入力される差動増幅器の出力電圧は、入力電
圧に対して線形であると同時に正負いずれの極性にもな
り得る。他方、ＯＴＡコア回路の出力電流は、本発明の
第１のＭＯＳ型ＯＴＡと同様に、ＯＴＡコア回路の入力
電圧（すなわち、差動増幅器の出力電圧）に対して線形
となると同時に、第１および第２のバイアス電圧の差電
圧に対応して変化する。
は、本発明の第１のＭＯＳ型ＯＴＡと同じ構成を持つＯ
ＴＡコア回路と差動増幅器とを備えている。ＯＴＡコア
回路に差動入力される差動増幅器の出力電圧は、入力電
圧に対して線形であると同時に正負いずれの極性にもな
り得る。他方、ＯＴＡコア回路の出力電流は、本発明の
第１のＭＯＳ型ＯＴＡと同様に、ＯＴＡコア回路の入力
電圧（すなわち、差動増幅器の出力電圧）に対して線形
となると同時に、第１および第２のバイアス電圧の差電
圧に対応して変化する。
【００３５】よって、上記（２）に述べたと同じ理由に
より、第１および第２の定電流の値のいずれか一方を変
えることにより、トランスコンダクタンスを変更（チュ
ーニング）できる。さらに、第１および第２の定電流の
値を適宜設定することにより、トランスコンダクタンス
は正および負の値に設定されので、４象限動作が可能と
なる。
より、第１および第２の定電流の値のいずれか一方を変
えることにより、トランスコンダクタンスを変更（チュ
ーニング）できる。さらに、第１および第２の定電流の
値を適宜設定することにより、トランスコンダクタンス
は正および負の値に設定されので、４象限動作が可能と
なる。
【００３６】（６） 本発明の第２のＭＯＳ型ＯＴＡの
好ましい例では、前記第９および第１０のＭＯＳトラン
ジスタのゲート幅（Ｗ）とゲート長（Ｌ）の比（Ｗ／
Ｌ）が単位ＭＯＳトランジスタのそれのＫ1倍（Ｋ1は定
数、ただしＫ1≧１）であり、前記第１１および第１２
のＭＯＳトランジスタのゲート幅（Ｗ）とゲート長
（Ｌ）の比（Ｗ／Ｌ）が単位ＭＯＳトランジスタのそれ
のＫ2倍（Ｋ2は定数、ただしＫ2≧１）である。この場
合、差動増幅器の利得が定数Ｋ1とＫ2の比に対応するの
で、Ｋ1およびＫ2のいずれか一方を変えることにより、
利得を所望の値に設定できる利点がある。
好ましい例では、前記第９および第１０のＭＯＳトラン
ジスタのゲート幅（Ｗ）とゲート長（Ｌ）の比（Ｗ／
Ｌ）が単位ＭＯＳトランジスタのそれのＫ1倍（Ｋ1は定
数、ただしＫ1≧１）であり、前記第１１および第１２
のＭＯＳトランジスタのゲート幅（Ｗ）とゲート長
（Ｌ）の比（Ｗ／Ｌ）が単位ＭＯＳトランジスタのそれ
のＫ2倍（Ｋ2は定数、ただしＫ2≧１）である。この場
合、差動増幅器の利得が定数Ｋ1とＫ2の比に対応するの
で、Ｋ1およびＫ2のいずれか一方を変えることにより、
利得を所望の値に設定できる利点がある。
【００３７】（７） 本発明の第２のＭＯＳ型ＯＴＡの
他の好ましい例では、ソース結合された第１３および第
１４のＭＯＳトランジスタにより形成され且つそれら第
１３および第１４のＭＯＳトランジスタのゲート間に定
電圧が印加される第２ＭＯＳ差動対をさらに備えてお
り、その第２ＭＯＳ差動対の出力端子対から前記第１お
よび第２の定電流がそれぞれ供給される。この場合、ト
ランスコンダクタンスが定電圧により変化するので、ト
ランスコンダクタンスの設定が容易になる利点がある。
他の好ましい例では、ソース結合された第１３および第
１４のＭＯＳトランジスタにより形成され且つそれら第
１３および第１４のＭＯＳトランジスタのゲート間に定
電圧が印加される第２ＭＯＳ差動対をさらに備えてお
り、その第２ＭＯＳ差動対の出力端子対から前記第１お
よび第２の定電流がそれぞれ供給される。この場合、ト
ランスコンダクタンスが定電圧により変化するので、ト
ランスコンダクタンスの設定が容易になる利点がある。
【００３８】（８） 本発明の周波数ミキサ回路は、Ｏ
ＴＡコア回路と差動増幅器とを備えてなる周波数ミキサ
回路であって、前記ＯＴＡコア回路は、第１および第２
のＭＯＳトランジスタにより形成される第１トランジス
タ対と、ソースが共通に接続された第３および第４のＭ
ＯＳトランジスタにより形成される第２トランジスタ対
と、ソースが共通に接続された第５および第６のＭＯＳ
トランジスタにより形成される第３トランジスタ対と、
ソースが共通に接続された第７および第８のＭＯＳトラ
ンジスタにより形成される第４トランジスタ対と、ソー
ス結合された第９および第１０のＭＯＳトランジスタに
より形成される第１ＭＯＳ差動対と、電流減算器とを含
んで構成され、前記第１、第３、第５および第７のＭＯ
Ｓトランジスタは第１導電型であり、前記第２、第４、
第６および第８のＭＯＳトランジスタは前記第１導電型
とは逆の極性を持つ第２導電型であり、前記第１および
第３のＭＯＳトランジスタのゲートは共通に接続されて
前記ＯＴＡコア回路の入力端子対の一方を形成し、前記
第５および第７のＭＯＳトランジスタのゲートは共通に
接続されて前記ＯＴＡコア回路の入力端子対の他方を形
成し、前記第２および第６のＭＯＳトランジスタのゲー
トは共通に接続され、前記第４および第８のＭＯＳトラ
ンジスタのゲートは共通に接続され、前記第９および第
１０のＭＯＳトランジスタのゲート間に当該周波数ミキ
サ回路のローカル信号が入力されており、前記第１およ
び第２のトランジスタ対は前記第１ＭＯＳ差動対の出力
端子対に生成される差動出力電流でそれぞれ駆動され、
前記電流減算器の第１入力端子に前記第２および第３の
トランジスタ対のそれぞれに流れる電流の和電流が入力
されると共に、前記電流減算器の第２入力端子に前記第
１および第４のトランジスタ対のそれぞれに流れる電流
の和電流が入力され、前記電流減算器は前記第１および
第２の入力端子のそれぞれに入力された電流を減算し、
前記差動増幅器は、ソース結合された第１１および第１
２のＭＯＳトランジスタにより形成された第２ＭＯＳ差
動対と、前記第１１ＭＯＳトランジスタのドレインに接
続されてその第１１ＭＯＳトランジスタの負荷として動
作する第１３ＭＯＳトランジスタと、前記第１２ＭＯＳ
トランジスタのドレインに接続されてその第１２ＭＯＳ
トランジスタの負荷として動作する第１４ＭＯＳトラン
ジスタとを含んで構成され、前記第１１および第１２の
ＭＯＳトランジスタのゲート間に当該周波数ミキサ回路
の高周波信号が入力されており、前記第１１および第１
２のＭＯＳトランジスタのドレイン間に生成される前記
差動増幅器の差動出力電圧は前記ＯＴＡコア回路の入力
端子対に入力され、前記高周波信号と前記ローカル信号
の乗算結果を含む当該周波数ミキサ回路の出力電流は、
前記電流減算器から出力されることを特徴とする。
ＴＡコア回路と差動増幅器とを備えてなる周波数ミキサ
回路であって、前記ＯＴＡコア回路は、第１および第２
のＭＯＳトランジスタにより形成される第１トランジス
タ対と、ソースが共通に接続された第３および第４のＭ
ＯＳトランジスタにより形成される第２トランジスタ対
と、ソースが共通に接続された第５および第６のＭＯＳ
トランジスタにより形成される第３トランジスタ対と、
ソースが共通に接続された第７および第８のＭＯＳトラ
ンジスタにより形成される第４トランジスタ対と、ソー
ス結合された第９および第１０のＭＯＳトランジスタに
より形成される第１ＭＯＳ差動対と、電流減算器とを含
んで構成され、前記第１、第３、第５および第７のＭＯ
Ｓトランジスタは第１導電型であり、前記第２、第４、
第６および第８のＭＯＳトランジスタは前記第１導電型
とは逆の極性を持つ第２導電型であり、前記第１および
第３のＭＯＳトランジスタのゲートは共通に接続されて
前記ＯＴＡコア回路の入力端子対の一方を形成し、前記
第５および第７のＭＯＳトランジスタのゲートは共通に
接続されて前記ＯＴＡコア回路の入力端子対の他方を形
成し、前記第２および第６のＭＯＳトランジスタのゲー
トは共通に接続され、前記第４および第８のＭＯＳトラ
ンジスタのゲートは共通に接続され、前記第９および第
１０のＭＯＳトランジスタのゲート間に当該周波数ミキ
サ回路のローカル信号が入力されており、前記第１およ
び第２のトランジスタ対は前記第１ＭＯＳ差動対の出力
端子対に生成される差動出力電流でそれぞれ駆動され、
前記電流減算器の第１入力端子に前記第２および第３の
トランジスタ対のそれぞれに流れる電流の和電流が入力
されると共に、前記電流減算器の第２入力端子に前記第
１および第４のトランジスタ対のそれぞれに流れる電流
の和電流が入力され、前記電流減算器は前記第１および
第２の入力端子のそれぞれに入力された電流を減算し、
前記差動増幅器は、ソース結合された第１１および第１
２のＭＯＳトランジスタにより形成された第２ＭＯＳ差
動対と、前記第１１ＭＯＳトランジスタのドレインに接
続されてその第１１ＭＯＳトランジスタの負荷として動
作する第１３ＭＯＳトランジスタと、前記第１２ＭＯＳ
トランジスタのドレインに接続されてその第１２ＭＯＳ
トランジスタの負荷として動作する第１４ＭＯＳトラン
ジスタとを含んで構成され、前記第１１および第１２の
ＭＯＳトランジスタのゲート間に当該周波数ミキサ回路
の高周波信号が入力されており、前記第１１および第１
２のＭＯＳトランジスタのドレイン間に生成される前記
差動増幅器の差動出力電圧は前記ＯＴＡコア回路の入力
端子対に入力され、前記高周波信号と前記ローカル信号
の乗算結果を含む当該周波数ミキサ回路の出力電流は、
前記電流減算器から出力されることを特徴とする。
【００３９】（９） 本発明の周波数ミキサ回路では、
本発明の第１のＭＯＳ型ＯＴＡとほぼ同じ構成を持つＯ
ＴＡコア回路と差動増幅器とを備えている。そして、Ｏ
ＴＡコア回路の第１および第２トランジスタ対をローカ
ル信号が入力される第１ＭＯＳ差動対の差動出力電流で
それぞれ駆動している。このため、ＯＴＡコア回路のト
ランスコンダクタンスはローカル信号に対応して変化す
る。他方、ＯＴＡコア回路に差動入力される差動増幅器
の出力電圧は、高周波信号に対して線形である。よっ
て、当該周波数ミキサ回路の出力電流は、高周波信号と
ローカル信号の乗算結果を含んでいる。さらに、トラン
スコンダクタンスおよび差動増幅器の出力電圧は正負い
ずれの極性にもなり得るので、４象限動作が可能とな
る。
本発明の第１のＭＯＳ型ＯＴＡとほぼ同じ構成を持つＯ
ＴＡコア回路と差動増幅器とを備えている。そして、Ｏ
ＴＡコア回路の第１および第２トランジスタ対をローカ
ル信号が入力される第１ＭＯＳ差動対の差動出力電流で
それぞれ駆動している。このため、ＯＴＡコア回路のト
ランスコンダクタンスはローカル信号に対応して変化す
る。他方、ＯＴＡコア回路に差動入力される差動増幅器
の出力電圧は、高周波信号に対して線形である。よっ
て、当該周波数ミキサ回路の出力電流は、高周波信号と
ローカル信号の乗算結果を含んでいる。さらに、トラン
スコンダクタンスおよび差動増幅器の出力電圧は正負い
ずれの極性にもなり得るので、４象限動作が可能とな
る。
【００４０】（１０） 本発明の周波数ミキサ回路の好
ましい例では、前記第１１および第１２のＭＯＳトラン
ジスタのゲート幅（Ｗ）とゲート長（Ｌ）の比（Ｗ／
Ｌ）が単位ＭＯＳトランジスタのそれのＫ1倍（Ｋ1は定
数、ただしＫ1≧１）であり、前記第１３および第１４
のＭＯＳトランジスタのゲート幅（Ｗ）とゲート長
（Ｌ）の比（Ｗ／Ｌ）が単位ＭＯＳトランジスタのそれ
のＫ2倍（Ｋ2は定数、ただしＫ2≧１）である。この場
合、差動増幅器の利得が定数Ｋ1とＫ2の比に対応するの
で、Ｋ1およびＫ2のいずれか一方を変えることにより、
高周波信号が入力される差動増幅器の利得を所望の値に
設定でき、周波数ミキサ回路の特性が良好になる利点が
ある。
ましい例では、前記第１１および第１２のＭＯＳトラン
ジスタのゲート幅（Ｗ）とゲート長（Ｌ）の比（Ｗ／
Ｌ）が単位ＭＯＳトランジスタのそれのＫ1倍（Ｋ1は定
数、ただしＫ1≧１）であり、前記第１３および第１４
のＭＯＳトランジスタのゲート幅（Ｗ）とゲート長
（Ｌ）の比（Ｗ／Ｌ）が単位ＭＯＳトランジスタのそれ
のＫ2倍（Ｋ2は定数、ただしＫ2≧１）である。この場
合、差動増幅器の利得が定数Ｋ1とＫ2の比に対応するの
で、Ｋ1およびＫ2のいずれか一方を変えることにより、
高周波信号が入力される差動増幅器の利得を所望の値に
設定でき、周波数ミキサ回路の特性が良好になる利点が
ある。
【００４１】
【発明の実施の形態】以下、この発明の好適な実施の形
態を添付図面を参照しながら具体的に説明する。
態を添付図面を参照しながら具体的に説明する。
【００４２】（第１実施形態）図１は、本発明の第１実
施形態のＭＯＳ型ＯＴＡを示す。
施形態のＭＯＳ型ＯＴＡを示す。
【００４３】図１のＭＯＳ型ＯＴＡは、ソースが共通接
続されたＮチャネルＭＯＳトランジスタおよびＰチャネ
ルＭＯＳトランジスタからなる第１、第２、第３および
第４のトランジスタ対１，２，３，４と、電流減算器５
と、２つの定電流源６，７とを備えている。
続されたＮチャネルＭＯＳトランジスタおよびＰチャネ
ルＭＯＳトランジスタからなる第１、第２、第３および
第４のトランジスタ対１，２，３，４と、電流減算器５
と、２つの定電流源６，７とを備えている。
【００４４】第１トランジスタ対１はソースが共通接続
されたＮチャネルＭＯＳトランジスタＭ１とＰチャネル
ＭＯＳトランジスタＭ２により形成され、第２トランジ
スタ対２はソースが共通接続されたＮチャネルＭＯＳト
ランジスタＭ３とＰチャネルＭＯＳトランジスタＭ４に
より形成される。第３トランジスタ対３はソースが共通
接続されたＮチャネルＭＯＳトランジスタＭ５とＰチャ
ネルＭＯＳトランジスタＭ６により形成され、第４トラ
ンジスタ対４はソースが共通接続されたＮチャネルＭＯ
ＳトランジスタＭ７とＰチャネルＭＯＳトランジスタＭ
８により形成される。
されたＮチャネルＭＯＳトランジスタＭ１とＰチャネル
ＭＯＳトランジスタＭ２により形成され、第２トランジ
スタ対２はソースが共通接続されたＮチャネルＭＯＳト
ランジスタＭ３とＰチャネルＭＯＳトランジスタＭ４に
より形成される。第３トランジスタ対３はソースが共通
接続されたＮチャネルＭＯＳトランジスタＭ５とＰチャ
ネルＭＯＳトランジスタＭ６により形成され、第４トラ
ンジスタ対４はソースが共通接続されたＮチャネルＭＯ
ＳトランジスタＭ７とＰチャネルＭＯＳトランジスタＭ
８により形成される。
【００４５】ＭＯＳトランジスタＭ１とＭ３のゲートは
共通接続され、ＭＯＳトランジスＭ５とＭ７のゲートは
共通接続されている。ＭＯＳトランジスタＭ１とＭ７の
ドレインは共通接続され、さらに電流減算器５の第１入
力端子に接続されている。ＭＯＳトランジスタＭ３とＭ
５のドレインは共通接続され、さらに電流減算器５の第
２入力端子に接続されている。
共通接続され、ＭＯＳトランジスＭ５とＭ７のゲートは
共通接続されている。ＭＯＳトランジスタＭ１とＭ７の
ドレインは共通接続され、さらに電流減算器５の第１入
力端子に接続されている。ＭＯＳトランジスタＭ３とＭ
５のドレインは共通接続され、さらに電流減算器５の第
２入力端子に接続されている。
【００４６】ＭＯＳトランジスタＭ２はダイオード接続
され、そのドレインは定電流源６（電流値：Ｉb1）を介
して接地されている。ＭＯＳトランジスタＭ６のゲート
はＭＯＳトランジスタＭ２のゲートに共通に接続され、
ドレインは接地されている。ＭＯＳトランジスタＭ４は
ダイオード接続され、そのドレインは定電流源７（電流
値：Ｉb2）を介して接地されている。ＭＯＳトランジス
タＭ８のゲートはＭＯＳトランジスタＭ４のゲートに共
通に接続され、ドレインは接地されている。第１トラン
ジスタ対１は定電流源６の生成する定電流Ｉb1で駆動さ
れ、第２トランジスタ対２は定電流源７の生成する定電
流Ｉb2で駆動される。
され、そのドレインは定電流源６（電流値：Ｉb1）を介
して接地されている。ＭＯＳトランジスタＭ６のゲート
はＭＯＳトランジスタＭ２のゲートに共通に接続され、
ドレインは接地されている。ＭＯＳトランジスタＭ４は
ダイオード接続され、そのドレインは定電流源７（電流
値：Ｉb2）を介して接地されている。ＭＯＳトランジス
タＭ８のゲートはＭＯＳトランジスタＭ４のゲートに共
通に接続され、ドレインは接地されている。第１トラン
ジスタ対１は定電流源６の生成する定電流Ｉb1で駆動さ
れ、第２トランジスタ対２は定電流源７の生成する定電
流Ｉb2で駆動される。
【００４７】ＭＯＳトランジスタＭ１およびＭ３のゲー
トは、共通接続されて当該ＭＯＳ型ＯＴＡの入力端子対
の一方を形成している。ＭＯＳトランジスタＭ５および
Ｍ７のゲートは、共通接続されて当該ＭＯＳ型ＯＴＡの
入力端子対の他方を形成している。その入力端子対には
入力電圧Ｖiが差動で入力される。電流減算器１の第１
入力端子には第２トランジスタ対２と第３トランジスタ
対３に流れる電流の和電流Ｉ1が入力され、第２入力端
子には第１トランジスタ対１と第４トランジスタ対４に
流れる電流の和電流Ｉ2が入力される。電流減算器５
は、入力された電流Ｉ1とＩ2を減算して出力電流ΔＩを
出力する。
トは、共通接続されて当該ＭＯＳ型ＯＴＡの入力端子対
の一方を形成している。ＭＯＳトランジスタＭ５および
Ｍ７のゲートは、共通接続されて当該ＭＯＳ型ＯＴＡの
入力端子対の他方を形成している。その入力端子対には
入力電圧Ｖiが差動で入力される。電流減算器１の第１
入力端子には第２トランジスタ対２と第３トランジスタ
対３に流れる電流の和電流Ｉ1が入力され、第２入力端
子には第１トランジスタ対１と第４トランジスタ対４に
流れる電流の和電流Ｉ2が入力される。電流減算器５
は、入力された電流Ｉ1とＩ2を減算して出力電流ΔＩを
出力する。
【００４８】次に、図１に示した第１実施形態のＭＯＳ
型ＯＴＡの動作原理について説明する。
型ＯＴＡの動作原理について説明する。
【００４９】一般に、基板効果とチャネル長変調を無視
し、飽和領域で動作しているＭＯＳトランジスタのドレ
イン電流ＩDとゲート・ソース間電圧ＶGSの関係が二乗
則に従うものと仮定すると、ドレイン電流ＩDは上記数
式（４ａ）、（４ｂ）で表される。
し、飽和領域で動作しているＭＯＳトランジスタのドレ
イン電流ＩDとゲート・ソース間電圧ＶGSの関係が二乗
則に従うものと仮定すると、ドレイン電流ＩDは上記数
式（４ａ）、（４ｂ）で表される。
【００５０】
【数４】
【００５１】数式（４ａ）、（４ｂ）において、Ｋは、
ＭＯＳトランジスタのゲート幅（Ｗ）とゲート長（Ｌ）
の比（Ｗ／Ｌ）の単位ＭＯＳトランジスタのそれに対す
る比、βはトランスコンダクタンス・パラメータ、ＶTH
はスレッショルド電圧である。
ＭＯＳトランジスタのゲート幅（Ｗ）とゲート長（Ｌ）
の比（Ｗ／Ｌ）の単位ＭＯＳトランジスタのそれに対す
る比、βはトランスコンダクタンス・パラメータ、ＶTH
はスレッショルド電圧である。
【００５２】キャリアの実効モビリティをμ、単位面積
当たりのゲート酸化膜容量をＣOXとすると、トランスコ
ンダクタンス・パラメータβは、β＝μ（ＣOX／２）
（Ｗ／Ｌ）で定義される。
当たりのゲート酸化膜容量をＣOXとすると、トランスコ
ンダクタンス・パラメータβは、β＝μ（ＣOX／２）
（Ｗ／Ｌ）で定義される。
【００５３】素子間の整合性は良いと仮定した場合、Ｍ
ＯＳトランジスタＭ１、Ｍ２のドレイン電流は等しくな
り、第１トランジスタ対１にはＭＯＳトランジスタＭ１
のドレイン電流ＩD1が流れる。そして、第１トランジス
タ対１は定電流源６で駆動されているので、電流ＩD1は
Ｉb1と等しくなる。同様に、ＭＯＳトランジスタＭ３、
Ｍ４のドレイン電流は等しくなり、第２トランジスタ対
２にはＭＯＳトランジスタＭ３のドレイン電流ＩD3が流
れる。そして、第２トランジスタ対２は定電流源７で駆
動されているので、電流ＩD3はＩb2と等しくなる。
ＯＳトランジスタＭ１、Ｍ２のドレイン電流は等しくな
り、第１トランジスタ対１にはＭＯＳトランジスタＭ１
のドレイン電流ＩD1が流れる。そして、第１トランジス
タ対１は定電流源６で駆動されているので、電流ＩD1は
Ｉb1と等しくなる。同様に、ＭＯＳトランジスタＭ３、
Ｍ４のドレイン電流は等しくなり、第２トランジスタ対
２にはＭＯＳトランジスタＭ３のドレイン電流ＩD3が流
れる。そして、第２トランジスタ対２は定電流源７で駆
動されているので、電流ＩD3はＩb2と等しくなる。
【００５４】ここで、ＭＯＳトランジスタＭ１，Ｍ３の
共通接続されたゲートの電圧をＶ1とし、ＭＯＳトラン
ジスタＭ２，Ｍ６の共通接続されたゲートの電圧をＶ3
とすると、ＭＯＳトランジスタＭ１，Ｍ２のゲート−ソ
ース間電圧ＶGS1，ＶGS2との間に、次の数式（５）の関
係が成立する。
共通接続されたゲートの電圧をＶ1とし、ＭＯＳトラン
ジスタＭ２，Ｍ６の共通接続されたゲートの電圧をＶ3
とすると、ＭＯＳトランジスタＭ１，Ｍ２のゲート−ソ
ース間電圧ＶGS1，ＶGS2との間に、次の数式（５）の関
係が成立する。
【００５５】
【数５】
【００５６】ただし、βNとＶTNはＮチャネルＭＯＳト
ランジスタのトランスコンダクタンス・パラメータとス
レッショルド電圧であり、βPとＶTPはＰチャネルＭＯ
Ｓトランジスタのトランスコンダクタンス・パラメータ
とスレッショルド電圧である。また、βeffおよびＶTΣ
は、次の数式（６ａ），（６ｂ）で定義される。
ランジスタのトランスコンダクタンス・パラメータとス
レッショルド電圧であり、βPとＶTPはＰチャネルＭＯ
Ｓトランジスタのトランスコンダクタンス・パラメータ
とスレッショルド電圧である。また、βeffおよびＶTΣ
は、次の数式（６ａ），（６ｂ）で定義される。
【００５７】
【数６】
【００５８】上記数式（５）は、第１トランジスタ対１
を形成する第１および第２のＭＯＳトランジスタＭ１，
Ｍ２のベース間に第１バイアス電圧（Ｉb1／βeff）1/2
が生成されることを示している。この第１バイアス電圧
は、ＭＯＳトランジスタＭ２，Ｍ６の共通接続されたベ
ースを介して第３トランジスタ対３に印加される。
を形成する第１および第２のＭＯＳトランジスタＭ１，
Ｍ２のベース間に第１バイアス電圧（Ｉb1／βeff）1/2
が生成されることを示している。この第１バイアス電圧
は、ＭＯＳトランジスタＭ２，Ｍ６の共通接続されたベ
ースを介して第３トランジスタ対３に印加される。
【００５９】上記数式（５）より、第１トランジスタ対
１に流れる電流ＩD1は次の数式（７）で表される。
１に流れる電流ＩD1は次の数式（７）で表される。
【００６０】
【数７】
【００６１】そして、上記数式（７）より、電圧Ｖ3は
次の数式（８）で表される。
次の数式（８）で表される。
【００６２】
【数８】
【００６３】同様に、ＭＯＳトランジスタＭ４，Ｍ８の
共通接続されたゲートの電圧をＶ4とすると、第２トラ
ンジスタ対２に流れる電流ＩD3は次の数式（９）で表さ
れる。
共通接続されたゲートの電圧をＶ4とすると、第２トラ
ンジスタ対２に流れる電流ＩD3は次の数式（９）で表さ
れる。
【００６４】
【数９】
【００６５】上記数式（９）より、電圧Ｖ4は次の数式
（１０）で表される。
（１０）で表される。
【００６６】
【数１０】
【００６７】上記数式（１０）は、第１トランジスタ対
２を形成する第３および第４のＭＯＳトランジスタＭ
１，Ｍ２のベース間に第２バイアス電圧（Ｉb2／
βeff）1/2が生成されることを示している。この第２バ
イアス電圧は、ＭＯＳトランジスタＭ４，Ｍ８の共通接
続されたベースを介して第４トランジスタ対４に印加さ
れる。
２を形成する第３および第４のＭＯＳトランジスタＭ
１，Ｍ２のベース間に第２バイアス電圧（Ｉb2／
βeff）1/2が生成されることを示している。この第２バ
イアス電圧は、ＭＯＳトランジスタＭ４，Ｍ８の共通接
続されたベースを介して第４トランジスタ対４に印加さ
れる。
【００６８】また、ＭＯＳトランジスタＭ５，Ｍ６のド
レイン電流は等しくなるので、第３トランジスタ対３に
はＭＯＳトランジスタＭ５のドレイン電流ＩD5が流れ
る。ここで、ＭＯＳトランジスタＭ５，Ｍ７の共通接続
されたゲートの電圧をＶ2とすると、上記数式（５）と
同様に、次の数式（１１）が成立する。
レイン電流は等しくなるので、第３トランジスタ対３に
はＭＯＳトランジスタＭ５のドレイン電流ＩD5が流れ
る。ここで、ＭＯＳトランジスタＭ５，Ｍ７の共通接続
されたゲートの電圧をＶ2とすると、上記数式（５）と
同様に、次の数式（１１）が成立する。
【００６９】
【数１１】
【００７０】したがって、第２トランジスタ対２に流れ
る電流ＩD5は、次の数式（１２）で表される。
る電流ＩD5は、次の数式（１２）で表される。
【００７１】
【数１２】
【００７２】上記数式（１２）は、第３トランジスタ対
３に流れる電流ＩD5が入力電圧Ｖi（＝Ｖ1−Ｖ2）と第
１トランジスタ対１の生成する第１バイアス電圧の差電
圧に対して二乗特性を持つことを示している。
３に流れる電流ＩD5が入力電圧Ｖi（＝Ｖ1−Ｖ2）と第
１トランジスタ対１の生成する第１バイアス電圧の差電
圧に対して二乗特性を持つことを示している。
【００７３】さらに、ＭＯＳトランジスタＭ７，Ｍ８の
ドレイン電流は等しくなるので、第４トランジスタ対４
にはＭＯＳトランジスタＭ７のドレイン電流ＩD7が流れ
る。上記数式（５）と同様に、次の数式（１３）が成立
する。
ドレイン電流は等しくなるので、第４トランジスタ対４
にはＭＯＳトランジスタＭ７のドレイン電流ＩD7が流れ
る。上記数式（５）と同様に、次の数式（１３）が成立
する。
【００７４】
【数１３】
【００７５】上記数式（１３）より、第４トランジスタ
対４に流れる電流ＩD7は次の数式（１４）で表される。
対４に流れる電流ＩD7は次の数式（１４）で表される。
【００７６】
【数１４】
【００７７】上記数式（１４）は、第４トランジスタ対
４に流れる電流ＩD7が入力電圧Ｖi（＝Ｖ1−Ｖ2）と第
１トランジスタ対２の生成する第２バイアス電圧の差電
圧に対して二乗特性を持つことを示している。
４に流れる電流ＩD7が入力電圧Ｖi（＝Ｖ1−Ｖ2）と第
１トランジスタ対２の生成する第２バイアス電圧の差電
圧に対して二乗特性を持つことを示している。
【００７８】そして、電流減算器５の出力電流ΔＩは、
第２および第３トランジスタ対に流れる電流の和電流Ｉ
1（＝ＩD3＋ＩD5）と第１および第４トランジスタ対に
流れる電流の和電流Ｉ2（＝ＩD1＋ＩD7）とを減算した
ものであるから、ＩD1＝Ｉb1およびＩD3＝Ｉb2なる関係
と数式（１２），（１４）より、出力電流ΔＩは、次の
数式（１５）で表される。
第２および第３トランジスタ対に流れる電流の和電流Ｉ
1（＝ＩD3＋ＩD5）と第１および第４トランジスタ対に
流れる電流の和電流Ｉ2（＝ＩD1＋ＩD7）とを減算した
ものであるから、ＩD1＝Ｉb1およびＩD3＝Ｉb2なる関係
と数式（１２），（１４）より、出力電流ΔＩは、次の
数式（１５）で表される。
【００７９】
【数１５】
【００８０】上記数式（１５）より、出力電流ΔＩが入
力電圧Ｖiに比例することが理解される。これは、当該
ＭＯＳ型ＯＴＡが線形な動作をすることを意味する。さ
らに、上記数式（１５）は、出力電流ΔＩが定電流Ｉb1
の平方根とＩb2の平方根の差に比例することを示してい
る。これは、定電流源２，３の定電流Ｉb2，Ｉb2の少な
くともいずれか一方の値を変えることにより、トランス
コンダクタンスを変更（チューニング）できることを意
味する。そして、Ｉb1＞Ｉb2の場合にトランスコンダク
タンスが正の値となり、Ｉb1＜Ｉb2の場合にトランスコ
ンダクタンスが負の値になる。これは、当該ＭＯＳ型Ｏ
ＴＡが４象限動作することを意味する。
力電圧Ｖiに比例することが理解される。これは、当該
ＭＯＳ型ＯＴＡが線形な動作をすることを意味する。さ
らに、上記数式（１５）は、出力電流ΔＩが定電流Ｉb1
の平方根とＩb2の平方根の差に比例することを示してい
る。これは、定電流源２，３の定電流Ｉb2，Ｉb2の少な
くともいずれか一方の値を変えることにより、トランス
コンダクタンスを変更（チューニング）できることを意
味する。そして、Ｉb1＞Ｉb2の場合にトランスコンダク
タンスが正の値となり、Ｉb1＜Ｉb2の場合にトランスコ
ンダクタンスが負の値になる。これは、当該ＭＯＳ型Ｏ
ＴＡが４象限動作することを意味する。
【００８１】以上述べたように、図１のＭＯＳ型ＯＴＡ
では、出力電流ΔＩが入力電圧Ｖiに対して線形となる
と同時に、トランスコンダクタンスは定電流源６，７の
電流値Ｉb1，Ｉb2に対応して変化する。そして、定電流
源６，７の電流値を適宜設定することにより、４象限動
作が可能で且つチューニングが可能となる。
では、出力電流ΔＩが入力電圧Ｖiに対して線形となる
と同時に、トランスコンダクタンスは定電流源６，７の
電流値Ｉb1，Ｉb2に対応して変化する。そして、定電流
源６，７の電流値を適宜設定することにより、４象限動
作が可能で且つチューニングが可能となる。
【００８２】（第２実施形態）図２は、本発明の第１実
施形態のＭＯＳ型ＯＴＡを示す。
施形態のＭＯＳ型ＯＴＡを示す。
【００８３】図２のＭＯＳ型ＯＴＡは、図１のＭＯＳ型
ＯＴＡのＮチャネルＭＯＳトランジスタとＰチャネルＭ
ＯＳトランジスタを相互に置換したものである。すなわ
ち、図２のＭＯＳ型ＯＴＡは、ソースが共通接続された
ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳ
トランジスタからなる第１、第２、第３および第４のト
ランジスタ対１，２，３，４と、電流減算器５と、２つ
の定電流源６，７とを備えている。
ＯＴＡのＮチャネルＭＯＳトランジスタとＰチャネルＭ
ＯＳトランジスタを相互に置換したものである。すなわ
ち、図２のＭＯＳ型ＯＴＡは、ソースが共通接続された
ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳ
トランジスタからなる第１、第２、第３および第４のト
ランジスタ対１，２，３，４と、電流減算器５と、２つ
の定電流源６，７とを備えている。
【００８４】第１トランジスタ対１はソースが共通接続
されたＰチャネルＭＯＳトランジスタＭ１’とＮチャネ
ルＭＯＳトランジスタＭ２’により形成され、第２トラ
ンジスタ対２はソースが共通接続されたＰチャネルＭＯ
ＳトランジスタＭ３’とＮチャネルＭＯＳトランジスタ
Ｍ４’により形成される。第３トランジスタ対３はソー
スが共通接続されたＰチャネルＭＯＳトランジスタＭ
５’とＮチャネルＭＯＳトランジスタＭ６’により形成
され、第４トランジスタ対４はソースが共通接続された
ＰチャネルＭＯＳトランジスタＭ７’とＮチャネルＭＯ
ＳトランジスタＭ８’により形成される。
されたＰチャネルＭＯＳトランジスタＭ１’とＮチャネ
ルＭＯＳトランジスタＭ２’により形成され、第２トラ
ンジスタ対２はソースが共通接続されたＰチャネルＭＯ
ＳトランジスタＭ３’とＮチャネルＭＯＳトランジスタ
Ｍ４’により形成される。第３トランジスタ対３はソー
スが共通接続されたＰチャネルＭＯＳトランジスタＭ
５’とＮチャネルＭＯＳトランジスタＭ６’により形成
され、第４トランジスタ対４はソースが共通接続された
ＰチャネルＭＯＳトランジスタＭ７’とＮチャネルＭＯ
ＳトランジスタＭ８’により形成される。
【００８５】ＭＯＳトランジスタＭ１’とＭ３’のゲー
トは共通接続され、ＭＯＳトランジスＭ５’とＭ７’の
ゲートは共通接続されている。ＭＯＳトランジスタＭ
１’とＭ７’のドレインは共通接続され、さらに電流減
算器５の第１入力端子に接続されている。ＭＯＳトラン
ジスタＭ３’とＭ５’のドレインは共通接続され、さら
に電流減算器５の第２入力端子に接続されている。
トは共通接続され、ＭＯＳトランジスＭ５’とＭ７’の
ゲートは共通接続されている。ＭＯＳトランジスタＭ
１’とＭ７’のドレインは共通接続され、さらに電流減
算器５の第１入力端子に接続されている。ＭＯＳトラン
ジスタＭ３’とＭ５’のドレインは共通接続され、さら
に電流減算器５の第２入力端子に接続されている。
【００８６】ＭＯＳトランジスタＭ２’はダイオード接
続され、そのドレインは定電流源６（電流値：Ｉb1）を
介して接地されている。ＭＯＳトランジスタＭ６’のゲ
ートはＭＯＳトランジスタＭ２’のゲートに共通に接続
され、ドレインは接地されている。ＭＯＳトランジスタ
Ｍ４’はダイオード接続され、そのドレインは定電流源
７（電流値：Ｉb2）を介して接地されている。ＭＯＳト
ランジスタＭ８’のゲートはＭＯＳトランジスタＭ４’
のゲートに共通に接続され、ドレインは接地されてい
る。第１トランジスタ対１は定電流源６の生成する定電
流Ｉb1で駆動され、第２トランジスタ対２は定電流源７
の生成する定電流Ｉb2で駆動される。
続され、そのドレインは定電流源６（電流値：Ｉb1）を
介して接地されている。ＭＯＳトランジスタＭ６’のゲ
ートはＭＯＳトランジスタＭ２’のゲートに共通に接続
され、ドレインは接地されている。ＭＯＳトランジスタ
Ｍ４’はダイオード接続され、そのドレインは定電流源
７（電流値：Ｉb2）を介して接地されている。ＭＯＳト
ランジスタＭ８’のゲートはＭＯＳトランジスタＭ４’
のゲートに共通に接続され、ドレインは接地されてい
る。第１トランジスタ対１は定電流源６の生成する定電
流Ｉb1で駆動され、第２トランジスタ対２は定電流源７
の生成する定電流Ｉb2で駆動される。
【００８７】ＭＯＳトランジスタＭ１’およびＭ３’の
ゲートは、共通接続されて当該ＭＯＳ型ＯＴＡの入力端
子対の一方を形成している。ＭＯＳトランジスタＭ５’
およびＭ７’のゲートは、共通接続されて当該ＭＯＳ型
ＯＴＡの入力端子対の他方を形成している。その入力端
子対には入力電圧Ｖiが差動で入力される。電流減算器
１の第１入力端子には第２トランジスタ対１と第３トラ
ンジスタ対１に流れる電流の和電流Ｉ1が入力され、第
２入力端子には第１トランジスタ対１と第４トランジス
タ対４に流れる電流の和電流Ｉ2が入力される。電流減
算器５は、入力された電流Ｉ1とＩ2を減算して出力電流
ΔＩを出力する。
ゲートは、共通接続されて当該ＭＯＳ型ＯＴＡの入力端
子対の一方を形成している。ＭＯＳトランジスタＭ５’
およびＭ７’のゲートは、共通接続されて当該ＭＯＳ型
ＯＴＡの入力端子対の他方を形成している。その入力端
子対には入力電圧Ｖiが差動で入力される。電流減算器
１の第１入力端子には第２トランジスタ対１と第３トラ
ンジスタ対１に流れる電流の和電流Ｉ1が入力され、第
２入力端子には第１トランジスタ対１と第４トランジス
タ対４に流れる電流の和電流Ｉ2が入力される。電流減
算器５は、入力された電流Ｉ1とＩ2を減算して出力電流
ΔＩを出力する。
【００８８】図２のＭＯＳ型ＯＴＡは、図１の第１実施
形態のＭＯＳ型ＯＴＡと同様に動作することは容易に理
解されるので、ここではその説明を省略する。図２のＭ
ＯＳ型ＯＴＡにおいても、第１実施形態のＭＯＳ型ＯＴ
Ａと同様に、定電流源６，７の電流値を適宜設定するこ
とにより、４象限動作が可能で且つチューニングが可能
となる。
形態のＭＯＳ型ＯＴＡと同様に動作することは容易に理
解されるので、ここではその説明を省略する。図２のＭ
ＯＳ型ＯＴＡにおいても、第１実施形態のＭＯＳ型ＯＴ
Ａと同様に、定電流源６，７の電流値を適宜設定するこ
とにより、４象限動作が可能で且つチューニングが可能
となる。
【００８９】（第３実施形態）図３は、本発明の第３実
施形態のＭＯＳ型ＯＴＡを示す。
施形態のＭＯＳ型ＯＴＡを示す。
【００９０】図３のＭＯＳ型ＯＴＡは、図１の第１実施
形態のＭＯＳ型ＯＴＡをＯＴＡコア回路１０として用
い、そのＯＴＡコア回路１０の入力回路として差動増幅
器１１を用いたものである。よって、このＯＴＡコア回
路１０についての説明は、図３において図１のＭＯＳ型
ＯＴＡと同一の要素には同じ符号を付して省略する。
形態のＭＯＳ型ＯＴＡをＯＴＡコア回路１０として用
い、そのＯＴＡコア回路１０の入力回路として差動増幅
器１１を用いたものである。よって、このＯＴＡコア回
路１０についての説明は、図３において図１のＭＯＳ型
ＯＴＡと同一の要素には同じ符号を付して省略する。
【００９１】差動増幅器１１は、ソース結合された二つ
のＮチャネルＭＯＳトランジスタＭ９、Ｍ１０により形
成されるＭＯＳ差動対９を備えている。ＭＯＳ差動対９
を形成するＭＯＳトランジスタＭ９，Ｍ１０のソース
は、定電流源８（電流値：Ｉ0）を介して接地されてい
る。このＭＯＳ差動対９は、定電流源８の生成する定電
流Ｉ0によって駆動される。ＭＯＳトランジスタＭ９，
Ｍ１０のゲート幅（Ｗ）とゲート長（Ｌ）の比（Ｗ／
Ｌ）は、いずれも単位ＭＯＳトランジスタのそれのＫ1
倍である（Ｋ1は定数、ただしＫ1≧１）。ＭＯＳトラン
ジスタＭ９，Ｍ１０のゲートは、当該ＭＯＳ型ＯＴＡの
入力端子対を形成しており、それらのゲート間に入力電
圧Ｖiが入力される。
のＮチャネルＭＯＳトランジスタＭ９、Ｍ１０により形
成されるＭＯＳ差動対９を備えている。ＭＯＳ差動対９
を形成するＭＯＳトランジスタＭ９，Ｍ１０のソース
は、定電流源８（電流値：Ｉ0）を介して接地されてい
る。このＭＯＳ差動対９は、定電流源８の生成する定電
流Ｉ0によって駆動される。ＭＯＳトランジスタＭ９，
Ｍ１０のゲート幅（Ｗ）とゲート長（Ｌ）の比（Ｗ／
Ｌ）は、いずれも単位ＭＯＳトランジスタのそれのＫ1
倍である（Ｋ1は定数、ただしＫ1≧１）。ＭＯＳトラン
ジスタＭ９，Ｍ１０のゲートは、当該ＭＯＳ型ＯＴＡの
入力端子対を形成しており、それらのゲート間に入力電
圧Ｖiが入力される。
【００９２】ＮチャネルＭＯＳトランジスタＭ１１は、
ＭＯＳトランジスタＭ９の負荷として動作する。ＭＯＳ
トランジスタＭ１１のソースは、ＭＯＳトランジスタＭ
９のドレインに接続され、ドレインは電源電圧ＶDDが印
加される電源電圧線に接続され、ゲートには定電圧ＶB
が印加される。
ＭＯＳトランジスタＭ９の負荷として動作する。ＭＯＳ
トランジスタＭ１１のソースは、ＭＯＳトランジスタＭ
９のドレインに接続され、ドレインは電源電圧ＶDDが印
加される電源電圧線に接続され、ゲートには定電圧ＶB
が印加される。
【００９３】ＮチャネルＭＯＳトランジスタＭ１２は、
ＭＯＳトランジスタＭ１０の負荷として動作する。ＭＯ
ＳトランジスタＭ１２のソースは、ＭＯＳトランジスタ
Ｍ１０のドレインに接続され、ドレインは電源電圧ＶDD
が印加される電源電圧線に接続され、ゲートにはＭＯＳ
トランジスタＭ１１に印加されるのと同じバイアス電圧
ＶBが印加される。ＭＯＳトランジスタＭ１１，Ｍ１２
のゲート幅（Ｗ）とゲート長（Ｌ）の比（Ｗ／Ｌ）は、
いずれも単位ＭＯＳトランジスタのそれのＫ2倍である
（Ｋ2は定数、ただしＫ2≧１）。
ＭＯＳトランジスタＭ１０の負荷として動作する。ＭＯ
ＳトランジスタＭ１２のソースは、ＭＯＳトランジスタ
Ｍ１０のドレインに接続され、ドレインは電源電圧ＶDD
が印加される電源電圧線に接続され、ゲートにはＭＯＳ
トランジスタＭ１１に印加されるのと同じバイアス電圧
ＶBが印加される。ＭＯＳトランジスタＭ１１，Ｍ１２
のゲート幅（Ｗ）とゲート長（Ｌ）の比（Ｗ／Ｌ）は、
いずれも単位ＭＯＳトランジスタのそれのＫ2倍である
（Ｋ2は定数、ただしＫ2≧１）。
【００９４】ＭＯＳトランジスタＭ９のドレインは、Ｏ
ＴＡコア回路１０の入力端子対の一方を形成するＭＯＳ
トランジスタＭ１，Ｍ３の共通接続されたゲートに接続
されている。ＭＯＳトランジスタＭ１０のドレインは、
ＯＴＡコア回路１０の入力端子対の他方を形成するＭＯ
ＳトランジスタＭ５，Ｍ７の共通接続されたゲートに接
続されている。ＯＴＡコア回路１０の入力端子対のそれ
ぞれにＭＯＳ差動対９の生成する出力電圧Ｖ1とＶ2が入
力される。
ＴＡコア回路１０の入力端子対の一方を形成するＭＯＳ
トランジスタＭ１，Ｍ３の共通接続されたゲートに接続
されている。ＭＯＳトランジスタＭ１０のドレインは、
ＯＴＡコア回路１０の入力端子対の他方を形成するＭＯ
ＳトランジスタＭ５，Ｍ７の共通接続されたゲートに接
続されている。ＯＴＡコア回路１０の入力端子対のそれ
ぞれにＭＯＳ差動対９の生成する出力電圧Ｖ1とＶ2が入
力される。
【００９５】次に、差動増幅器１１の動作原理について
説明する。
説明する。
【００９６】素子間の整合性は良いと仮定すると、ＭＯ
Ｓ差動対９の二つの出力電流、すなわちＭＯＳトランジ
スタＭ９，Ｍ１０のドレイン電流ＩD9、ＩD10は、それ
ぞれ以下の数式（１６ａ）（１６ｂ）のように表され
る。
Ｓ差動対９の二つの出力電流、すなわちＭＯＳトランジ
スタＭ９，Ｍ１０のドレイン電流ＩD9、ＩD10は、それ
ぞれ以下の数式（１６ａ）（１６ｂ）のように表され
る。
【００９７】
【数１６】
【００９８】数式（１６ａ）（１６ｂ）で表されるＭＯ
ＳトランジスタＭ９，Ｍ１０のドレイン電流ＩD9、Ｉ
D10はそれぞれ、負荷となっているＭＯＳトランジスタ
Ｍ１１，Ｍ１２により平方根（ルート）圧縮されて電圧
に変換され、出力電圧Ｖ1、Ｖ2が生成される。
ＳトランジスタＭ９，Ｍ１０のドレイン電流ＩD9、Ｉ
D10はそれぞれ、負荷となっているＭＯＳトランジスタ
Ｍ１１，Ｍ１２により平方根（ルート）圧縮されて電圧
に変換され、出力電圧Ｖ1、Ｖ2が生成される。
【００９９】ＭＯＳ差動対９の出力電圧Ｖ1，Ｖ2は次の
数式（１７ａ），（１７ｂ）で表される。
数式（１７ａ），（１７ｂ）で表される。
【０１００】
【数１７】
【０１０１】したがって、ＭＯＳ差動対９の差動出力電
流ΔＶOは、次の数式（１８）で表される。
流ΔＶOは、次の数式（１８）で表される。
【０１０２】
【数１８】
【０１０３】上記数式（１８）より、ＭＯＳ差動対９の
差動出力電圧ΔＶOは、（ＩD1 1/2−ＩD2 1/2）に比例す
ることが理解される。
差動出力電圧ΔＶOは、（ＩD1 1/2−ＩD2 1/2）に比例す
ることが理解される。
【０１０４】ここで、ａ、ｂを定数、ｘを変数として、
次の恒等式（１９）を考える。
次の恒等式（１９）を考える。
【０１０５】
【数１９】
【０１０６】そして、恒等式（１９）においてａ、ｂ、
ｘを下記のように設定する。
ｘを下記のように設定する。
【０１０７】
【数２０】
【０１０８】すると、恒等式（１９）の左辺は、（ＩD1
1/2−ＩD2 1/2）に上記数式（１６ａ）（１６ｂ）を代入
したものに等しくなる。この時、恒等式（１９）の右辺
は（Ｋ1β）1/2・Ｖiとなる。よって、次の数式（２
１）が成り立つ。
1/2−ＩD2 1/2）に上記数式（１６ａ）（１６ｂ）を代入
したものに等しくなる。この時、恒等式（１９）の右辺
は（Ｋ1β）1/2・Ｖiとなる。よって、次の数式（２
１）が成り立つ。
【０１０９】
【数２１】
【０１１０】よって、数式（１８）および数式（２１）
より、次の数式（２２）が成立する。
より、次の数式（２２）が成立する。
【０１１１】
【数２２】
【０１１２】上記数式（２２）より、ＯＴＡコア回路１
０に入力電圧Ｖiを（Ｋ1／Ｋ2）1/2倍した電圧が入力さ
れることが分かる。
０に入力電圧Ｖiを（Ｋ1／Ｋ2）1/2倍した電圧が入力さ
れることが分かる。
【０１１３】上記数式（１２），（２２）より、当該Ｍ
ＯＳ型ＯＴＡの出力電流は次の数式（２３）で表され
る。
ＯＳ型ＯＴＡの出力電流は次の数式（２３）で表され
る。
【０１１４】
【数２３】
【０１１５】上記数式（２３）より、入力電圧Ｖiに対
して線形な出力電流ΔＩが得られることが分かる。差動
増幅器１１においては、正の入力電圧Ｖiが入力される
と、負の出力電圧ΔＶOが出力され、負の入力電圧Ｖiが
入力されると正の出力電圧ΔＶOが出力される。したが
って、第１実施形態のＭＯＳ型ＯＴＡと同様に、定電流
源６，７の電流値Ｉb1，Ｉb2を適宜設定することによ
り、４象限動作が可能で且つチューニングが可能とな
る。
して線形な出力電流ΔＩが得られることが分かる。差動
増幅器１１においては、正の入力電圧Ｖiが入力される
と、負の出力電圧ΔＶOが出力され、負の入力電圧Ｖiが
入力されると正の出力電圧ΔＶOが出力される。したが
って、第１実施形態のＭＯＳ型ＯＴＡと同様に、定電流
源６，７の電流値Ｉb1，Ｉb2を適宜設定することによ
り、４象限動作が可能で且つチューニングが可能とな
る。
【０１１６】さらに、図３のＭＯＳ型ＯＴＡでは、第１
実施形態のＭＯＳ型ＯＴＡに比べて（Ｋ1／Ｋ2）1/2倍
された出力電流ΔＩが生成されるので、Ｋ1およびＫ2を
適宜設定することにより、所望の電圧利得が得られる利
点がある。
実施形態のＭＯＳ型ＯＴＡに比べて（Ｋ1／Ｋ2）1/2倍
された出力電流ΔＩが生成されるので、Ｋ1およびＫ2を
適宜設定することにより、所望の電圧利得が得られる利
点がある。
【０１１７】なお、図３のＭＯＳ型ＯＴＡでは、ＯＴＡ
コア回路として図１の第１実施形態のＭＯＳ型ＯＴＡを
用いているが、図２の第２実施形態のＭＯＳ型ＯＴＡを
使用することも無論可能である。
コア回路として図１の第１実施形態のＭＯＳ型ＯＴＡを
用いているが、図２の第２実施形態のＭＯＳ型ＯＴＡを
使用することも無論可能である。
【０１１８】（第４実施形態）図４は、本発明の第４実
施形態のＭＯＳ型ＯＴＡを示す。
施形態のＭＯＳ型ＯＴＡを示す。
【０１１９】図４のＭＯＳ型ＯＴＡは、図３の第３実施
形態のＭＯＳ型ＯＴＡの２つの電流源６，７をＭＯＳ差
動対１３に置換したものである。それ以外は第３実施形
態のＭＯＳ型ＯＴＡと同じ構成からなるので、図４にお
いて図３のＭＯＳ型ＯＴＡと同一の要素には同じ符号を
付して同一構成部分についての説明は省略する。
形態のＭＯＳ型ＯＴＡの２つの電流源６，７をＭＯＳ差
動対１３に置換したものである。それ以外は第３実施形
態のＭＯＳ型ＯＴＡと同じ構成からなるので、図４にお
いて図３のＭＯＳ型ＯＴＡと同一の要素には同じ符号を
付して同一構成部分についての説明は省略する。
【０１２０】図４のＭＯＳ型ＯＴＡは、ソース結合され
た二つのＮチャネルＭＯＳトランジスタＭ１３，Ｍ１４
により形成されるＭＯＳ差動対１３を備えている。ＭＯ
Ｓ差動対１３を形成するＭＯＳトランジスタＭ１３，Ｍ
１４のソースは、定電流源１２（電流値：Ｉ00）を介し
て接地されている。このＭＯＳ差動対は、定電流源１２
の生成する定電流Ｉ00によって駆動される。
た二つのＮチャネルＭＯＳトランジスタＭ１３，Ｍ１４
により形成されるＭＯＳ差動対１３を備えている。ＭＯ
Ｓ差動対１３を形成するＭＯＳトランジスタＭ１３，Ｍ
１４のソースは、定電流源１２（電流値：Ｉ00）を介し
て接地されている。このＭＯＳ差動対は、定電流源１２
の生成する定電流Ｉ00によって駆動される。
【０１２１】ＭＯＳトランジスタＭ１３のドレインはＭ
ＯＳトランジスタＭ２のドレインに接続され、ＭＯＳト
ランジスタＭ１４のドレインはＭＯＳトランジスタＭ４
のドレインに接続されている。ＭＯＳトランジスタＭ１
３，Ｍ１４のゲート間には、定電圧ＶCが入力される。
第１トランジスタ対１を駆動する定電流Ｉb1に相当する
電流は、ＭＯＳトランジスタＭ１３から供給される。第
２トランジスタ対２を駆動する定電流Ｉb2に相当する電
流はＭＯＳトランジスタＭ１４から供給される上記数式
（２１）から分かるように、ＭＯＳトランジスタＭ１
３，Ｍ１４のドレイン電流ＩD13，ＩD14は、次の数式
（２４）で表される。
ＯＳトランジスタＭ２のドレインに接続され、ＭＯＳト
ランジスタＭ１４のドレインはＭＯＳトランジスタＭ４
のドレインに接続されている。ＭＯＳトランジスタＭ１
３，Ｍ１４のゲート間には、定電圧ＶCが入力される。
第１トランジスタ対１を駆動する定電流Ｉb1に相当する
電流は、ＭＯＳトランジスタＭ１３から供給される。第
２トランジスタ対２を駆動する定電流Ｉb2に相当する電
流はＭＯＳトランジスタＭ１４から供給される上記数式
（２１）から分かるように、ＭＯＳトランジスタＭ１
３，Ｍ１４のドレイン電流ＩD13，ＩD14は、次の数式
（２４）で表される。
【０１２２】
【数２４】
【０１２３】ここで、Ｉb1＝ＩD13、Ｉb2＝ＩD14なる関
係と上記数式（１３），（２４）より、出力電流ΔＩは
次の数式（２５）で表される。
係と上記数式（１３），（２４）より、出力電流ΔＩは
次の数式（２５）で表される。
【０１２４】
【数２５】
【０１２５】上記数式（２５）は、差動電流ΔＩが入力
電圧Ｖｉに対して線形となることを示すと同時に、トラ
ンスコンダクタンスが定電圧ＶCに対応して変化するこ
とを示している。ＭＯＳ差動対１３に正の定電圧ＶCが
入力されるとトランスコンダクタンスは負の値となり、
負の定電圧ＶCが入力されるとトランスコンダクタンス
は正の値となる。したがって、定電流ＶCを適宜設定す
ることにより、４象限動作が可能で且つチューニングが
可能となる。
電圧Ｖｉに対して線形となることを示すと同時に、トラ
ンスコンダクタンスが定電圧ＶCに対応して変化するこ
とを示している。ＭＯＳ差動対１３に正の定電圧ＶCが
入力されるとトランスコンダクタンスは負の値となり、
負の定電圧ＶCが入力されるとトランスコンダクタンス
は正の値となる。したがって、定電流ＶCを適宜設定す
ることにより、４象限動作が可能で且つチューニングが
可能となる。
【０１２６】なお、図４のＭＯＳ型ＯＴＡでは、ＯＴＡ
コア回路として図１の第１実施形態のＭＯＳ型ＯＴＡを
用いているが、図２の第２実施形態のＭＯＳ型ＯＴＡを
使用することも無論可能である。また、図１の第１実施
形態のＭＯＳ型ＯＴＡおよび図２の第２実施形態のＭＯ
Ｓ型ＯＴＡの定電流源６，７をＭＯＳ差動対１３に置換
することも可能であり、その場合にも第４実施形態のＭ
ＯＳ型ＯＴＡと同様の効果が得られることは言うまでも
ない。
コア回路として図１の第１実施形態のＭＯＳ型ＯＴＡを
用いているが、図２の第２実施形態のＭＯＳ型ＯＴＡを
使用することも無論可能である。また、図１の第１実施
形態のＭＯＳ型ＯＴＡおよび図２の第２実施形態のＭＯ
Ｓ型ＯＴＡの定電流源６，７をＭＯＳ差動対１３に置換
することも可能であり、その場合にも第４実施形態のＭ
ＯＳ型ＯＴＡと同様の効果が得られることは言うまでも
ない。
【０１２７】（第５実施形態）第４実施形態の説明で使
用した上記数式（２３）が示すように、図４のＭＯＳ型
ＯＴＡでは、出力電流ΔＩは入力電圧Ｖiおよび定電圧
ＶCの積に比例する。しかも、入力電圧Ｖiおよび定電圧
ＶCの極性（正負）に対応して出力電圧の極性も変化す
る。これは、図４の回路が線形且つ４象限動作が可能な
乗算回路として動作することを意味する。そして、この
乗算回路としての動作は、周波数ミキサ回路への応用に
適している。
用した上記数式（２３）が示すように、図４のＭＯＳ型
ＯＴＡでは、出力電流ΔＩは入力電圧Ｖiおよび定電圧
ＶCの積に比例する。しかも、入力電圧Ｖiおよび定電圧
ＶCの極性（正負）に対応して出力電圧の極性も変化す
る。これは、図４の回路が線形且つ４象限動作が可能な
乗算回路として動作することを意味する。そして、この
乗算回路としての動作は、周波数ミキサ回路への応用に
適している。
【０１２８】図５は、本発明の第５実施形態の周波数ミ
キサ回路を示す。
キサ回路を示す。
【０１２９】図５の周波数ミキサ回路は、図４の第４実
施形態のＭＯＳ型ＯＴＡのＭＯＳ差動対９，１２に高周
波信号およびローカル信号がそれぞれ入力される点にお
いて異なる。それ以外は第４実施形態のＭＯＳ型ＯＴＡ
と同じ構成からなるので、図５において図４のＭＯＳ型
ＯＴＡと同一の要素には同じ符号を付して同一構成部分
についての説明は省略する。
施形態のＭＯＳ型ＯＴＡのＭＯＳ差動対９，１２に高周
波信号およびローカル信号がそれぞれ入力される点にお
いて異なる。それ以外は第４実施形態のＭＯＳ型ＯＴＡ
と同じ構成からなるので、図５において図４のＭＯＳ型
ＯＴＡと同一の要素には同じ符号を付して同一構成部分
についての説明は省略する。
【０１３０】図５の周波数ミキサ回路では、ＭＯＳ差動
対９を構成するＭＯＳトランジスタＭ９，Ｍ１０のベー
ス間に高周波信号ＶRFが入力され、ＭＯＳ差動対１２を
構成するＭＯＳトランジスタＭ１３，Ｍ１４のベース間
にローカル信号ＶLOが入力される。このように、Ｋ1＞
Ｋ2の場合に電圧利得（（Ｋ1／Ｋ2）1/2）を持つＭＯＳ
差動対９に高周波信号ＶRFを入力することで、後段のＯ
ＴＡコア回路の雑音指数（Noise Figure、ＮＦ）の影響
を電圧利得の逆数に低減できる効果が期待され、周波数
ミキサ回路として好ましい特性が得られる。
対９を構成するＭＯＳトランジスタＭ９，Ｍ１０のベー
ス間に高周波信号ＶRFが入力され、ＭＯＳ差動対１２を
構成するＭＯＳトランジスタＭ１３，Ｍ１４のベース間
にローカル信号ＶLOが入力される。このように、Ｋ1＞
Ｋ2の場合に電圧利得（（Ｋ1／Ｋ2）1/2）を持つＭＯＳ
差動対９に高周波信号ＶRFを入力することで、後段のＯ
ＴＡコア回路の雑音指数（Noise Figure、ＮＦ）の影響
を電圧利得の逆数に低減できる効果が期待され、周波数
ミキサ回路として好ましい特性が得られる。
【０１３１】図５の周波数ミキサ回路では、理論的に高
調波歪みが発生せず、２次歪みや相互混変調歪みの原因
となる３次歪みも生じない。実用上は、高調波歪みが抑
制されると共に、３次歪みが抑制されて２次歪みや相互
混変調歪みが低減する。
調波歪みが発生せず、２次歪みや相互混変調歪みの原因
となる３次歪みも生じない。実用上は、高調波歪みが抑
制されると共に、３次歪みが抑制されて２次歪みや相互
混変調歪みが低減する。
【０１３２】
【発明の効果】以上説明した通り、本発明の第１および
第２のＭＯＳ型ＯＴＡによれば、４象限動作が可能とな
り、且つチューニングが可能となる。
第２のＭＯＳ型ＯＴＡによれば、４象限動作が可能とな
り、且つチューニングが可能となる。
【０１３３】また、本発明の周波数ミキサ回路によれ
ば、歪みを少なくできる。
ば、歪みを少なくできる。
【図１】本発明の第１実施形態のＭＯＳ型ＯＴＡを示す
回路図である。
回路図である。
【図２】本発明の第２実施形態のＭＯＳ型ＯＴＡを示す
回路図である。
回路図である。
【図３】本発明の第３実施形態のＭＯＳ型ＯＴＡを示す
回路図である。
回路図である。
【図４】本発明の第４実施形態のＭＯＳ型ＯＴＡを示す
回路図である。
回路図である。
【図５】本発明の第５実施形態の周波数ミキサ回路を示
す回路図である。
す回路図である。
【図６】従来のＭＯＳ型ＯＴＡを示す回路図である。
【図７】従来の他のＭＯＳ型ＯＴＡを示す回路図であ
る。
る。
Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５ ＭＯＳトランジスタ Ｍ６，Ｍ７，Ｍ８，Ｍ９，Ｍ１０ ＭＯＳトランジスタ Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４ ＭＯＳトランジスタ Ｍ１’，Ｍ２’，Ｍ３’，Ｍ４’，Ｍ５’ ＭＯＳトラ
ンジスタ Ｍ６’，Ｍ７’，Ｍ８’ ＭＯＳトランジスタ １，２，３，４ トランジスタ対 ５ 電流減算回路 ６，７，８，１２ 定電流源 ９，１３ ＭＯＳ差動対 １０ ＯＴＡコア回路 １１ 差動増幅器
ンジスタ Ｍ６’，Ｍ７’，Ｍ８’ ＭＯＳトランジスタ １，２，３，４ トランジスタ対 ５ 電流減算回路 ６，７，８，１２ 定電流源 ９，１３ ＭＯＳ差動対 １０ ＯＴＡコア回路 １１ 差動増幅器
Claims (7)
- 【請求項１】 ソースが共通に接続された第１および第
２のＭＯＳＦＥＴにより形成される第１トランジスタ対
と、 ソースが共通に接続された第３および第４のＭＯＳＦＥ
Ｔにより形成される第２トランジスタ対と、 ソースが共通に接続された第５および第６のＭＯＳＦＥ
Ｔにより形成される第３トランジスタ対と、 ソースが共通に接続された第７および第８のＭＯＳＦＥ
Ｔにより形成される第４トランジスタ対と、 電流減算器とを備え、 前記第１、第３、第５および第７のＭＯＳＦＥＴは第１
導電型であり、 前記第２、第４、第６および第８のＭＯＳＦＥＴは前記
第１導電型とは逆の極性を持つ第２導電型であり、 前記第１および第３のＭＯＳＦＥＴのゲートは共通に接
続されて当該ＭＯＳ型ＯＴＡの入力端子対の一方を形成
し、 前記第５および第７のＭＯＳＦＥＴのゲートは共通に接
続されて前記入力端子対の他方を形成し、 前記入力端子対には入力電圧が入力されており、 前記第２および第６のＭＯＳＦＥＴのゲートは共通に接
続され、 前記第４および第８のＭＯＳＦＥＴのゲートは共通に接
続され、 前記第１および第２のトランジスタ対は第１および第２
定電流でそれぞれ駆動され、 前記電流減算器の第１入力端子に前記第２および第３の
トランジスタ対のそれぞれに流れる電流の和電流が入力
されると共に、前記電流減算器の第２入力端子に前記第
１および第４のトランジスタ対のそれぞれに流れる電流
の和電流が入力され、 前記電流減算器は、前記第１および第２の入力端子のそ
れぞれに入力された電流の差電流を出力電流として出力
し、 当該ＭＯＳ型ＯＴＡのトランスコンダクタンスは、前記
第１および第２の定電流のそれぞれに対応して変化する
ことを特徴とするＭＯＳ型ＯＴＡ。 - 【請求項２】 ソース結合された第９および第１０のＭ
ＯＳＦＥＴにより形成され且つそれら第９および第１０
のＭＯＳＦＥＴのゲート間に定電圧が印加されるＭＯＳ
差動対をさらに備えており、そのＭＯＳ差動対の出力端
子対から前記第１および第２の定電流がそれぞれ供給さ
れる請求項１に記載のＭＯＳ型ＯＴＡ。 - 【請求項３】 ＯＴＡコア回路と、そのＯＴＡコア回路
の入力回路として動作する差動増幅器とを備えてなるＭ
ＯＳ型ＯＴＡであって、 前記ＯＴＡコア回路は、ソースが共通に接続された第１
および第２のＭＯＳＦＥＴにより形成される第１トラン
ジスタ対と、ソースが共通に接続された第３および第４
のＭＯＳＦＥＴにより形成される第２トランジスタ対
と、ソースが共通に接続された第５および第６のＭＯＳ
ＦＥＴにより形成される第３トランジスタ対と、ソース
が共通に接続された第７および第８のＭＯＳＦＥＴによ
り形成される第４トランジスタ対と、電流減算器とを含
んで構成され、 前記第１、第３、第５および第７のＭＯＳＦＥＴは第１
導電型であり、前記第２、第４、第６および第８のＭＯ
ＳＦＥＴは前記第１導電型とは逆の極性を持つ第２導電
型であり、 前記第１および第３のＭＯＳＦＥＴのゲートは共通に接
続されて前記ＯＴＡコア回路の入力端子対の一方を形成
し、前記第５および第７のＭＯＳＦＥＴのゲートは共通
に接続されて前記ＯＴＡコア回路の入力端子対の他方を
形成し、 前記第２および第６のＭＯＳＦＥＴのゲートは共通に接
続され、前記第４および第８のＭＯＳＦＥＴのゲートは
共通に接続され、 前記第１および第２のトランジスタ対は第１および第２
定電流でそれぞれ駆動されており、 前記電流減算器の第１入力端子に前記第２および第３の
トランジスタ対のそれぞれに流れる電流の和電流が入力
されると共に、前記電流減算器の第２入力端子に前記第
１および第４のトランジスタ対のそれぞれに流れる電流
の和電流が入力され、前記減算器は前記第１および第２
の入力端子のそれぞれに入力された電流の差電流を当該
ＭＯＳ型ＯＴＡの出力電流として出力し、 前記差動増幅器は、ソース結合された第９および第１０
のＭＯＳＦＥＴにより形成された第１ＭＯＳ差動対と、
前記第９ＭＯＳＦＥＴのドレインに接続されてその第９
ＭＯＳＦＥＴの負荷として動作する第１１ＭＯＳＦＥＴ
と、前記第１０ＭＯＳＦＥＴのドレインに接続されてそ
の第１０ＭＯＳＦＥＴの負荷として動作する第１２ＭＯ
ＳＦＥＴとを含んで構成され、 前記第９および第１０のＭＯＳＦＥＴのゲート間に当該
ＭＯＳ型ＯＴＡの入力電圧が入力され、 前記第１ＭＯＳ差動対の出力端子対に生成される前記差
動増幅器の出力電圧が前記ＯＴＡコア回路の入力端子対
に入力され、 当該ＭＯＳ型ＯＴＡのトランスコンダクタンスは、前記
第１および第２の定電流のそれぞれに対応して変化する
ことを特徴とするＭＯＳ型ＯＴＡ。 - 【請求項４】 前記第９および第１０のＭＯＳＦＥＴの
ゲート幅（Ｗ）とゲート長（Ｌ）の比（Ｗ／Ｌ）が単位
ＭＯＳＦＥＴのそれのＫ1倍（Ｋ1は定数、ただしＫ1≧
１）であり、前記第１１および第１２のＭＯＳＦＥＴの
ゲート幅（Ｗ）とゲート長（Ｌ）の比（Ｗ／Ｌ）が単位
ＭＯＳＦＥＴのそれのＫ2倍（Ｋ2は定数、ただしＫ2≧
１）である請求項３に記載のＭＯＳ型ＯＴＡ。 - 【請求項５】 ソース結合された第１３および第１４の
ＭＯＳＦＥＴにより形成され且つそれら第１３および第
１４のＭＯＳＦＥＴのゲート間に定電圧が印加される第
２ＭＯＳ差動対をさらに備えており、その第２ＭＯＳ差
動対の出力端子対から前記第１および第２の定電流がそ
れぞれ供給される請求項３または４に記載のＭＯＳ型Ｏ
ＴＡ。 - 【請求項６】 ＯＴＡコア回路と差動増幅器とを備えて
なる周波数ミキサ回路であって、 前記ＯＴＡコア回路は、第１および第２のＭＯＳＦＥＴ
により形成される第１トランジスタ対と、ソースが共通
に接続された第３および第４のＭＯＳＦＥＴにより形成
される第２トランジスタ対と、ソースが共通に接続され
た第５および第６のＭＯＳＦＥＴにより形成される第３
トランジスタ対と、ソースが共通に接続された第７およ
び第８のＭＯＳＦＥＴにより形成される第４トランジス
タ対と、ソース結合された第９および第１０のＭＯＳＦ
ＥＴにより形成される第１ＭＯＳ差動対と、電流減算器
とを含んで構成され、 前記第１、第３、第５および第７のＭＯＳＦＥＴは第１
導電型であり、前記第２、第４、第６および第８のＭＯ
ＳＦＥＴは前記第１導電型とは逆の極性を持つ第２導電
型であり、 前記第１および第３のＭＯＳＦＥＴのゲートは共通に接
続されて前記ＯＴＡコア回路の入力端子対の一方を形成
し、前記第５および第７のＭＯＳＦＥＴのゲートは共通
に接続されて前記ＯＴＡコア回路の入力端子対の他方を
形成し、 前記第２および第６のＭＯＳＦＥＴのゲートは共通に接
続され、前記第４および第８のＭＯＳＦＥＴのゲートは
共通に接続され、 前記第９および第１０のＭＯＳＦＥＴのゲート間に当該
周波数ミキサ回路のローカル信号が入力されており、 前記第１および第２のトランジスタ対は前記第１ＭＯＳ
差動対の出力端子対に生成される差動出力電流でそれぞ
れ駆動され、 前記電流減算器の第１入力端子に前記第２および第３の
トランジスタ対のそれぞれに流れる電流の和電流が入力
されると共に、前記電流減算器の第２入力端子に前記第
１および第４のトランジスタ対のそれぞれに流れる電流
の和電流が入力され、前記電流減算器は前記第１および
第２の入力端子のそれぞれに入力された電流を減算し、 前記差動増幅器は、ソース結合された第１１および第１
２のＭＯＳＦＥＴにより形成された第２ＭＯＳ差動対
と、前記第１１ＭＯＳＦＥＴのドレインに接続されてそ
の第１１ＭＯＳＦＥＴの負荷として動作する第１３ＭＯ
ＳＦＥＴと、前記第１２ＭＯＳＦＥＴのドレインに接続
されてその第１２ＭＯＳＦＥＴの負荷として動作する第
１４ＭＯＳＦＥＴとを含んで構成され、 前記第１１および第１２のＭＯＳＦＥＴのゲート間に当
該周波数ミキサ回路の高周波信号が入力されており、 前記第１１および第１２のＭＯＳＦＥＴのドレイン間に
生成される前記差動増幅器の差動出力電圧は前記ＯＴＡ
コア回路の入力端子対に入力され、 前記高周波信号と前記ローカル信号の乗算結果を含む当
該周波数ミキサ回路の出力電流は、前記電流減算器から
出力されることを特徴とする周波数ミキサ回路。 - 【請求項７】 前記第１１および第１２のＭＯＳＦＥＴ
のゲート幅（Ｗ）とゲート長（Ｌ）の比（Ｗ／Ｌ）が単
位ＭＯＳＦＥＴのそれのＫ1倍（Ｋ1は定数、ただしＫ1
≧１）であり、前記第１３および第１４のＭＯＳＦＥＴ
のゲート幅（Ｗ）とゲート長（Ｌ）の比（Ｗ／Ｌ）が単
位ＭＯＳＦＥＴのそれのＫ2倍（Ｋ2は定数、ただしＫ2
≧１）である請求項６に記載の周波数ミキサ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25939898A JP3159254B2 (ja) | 1998-08-29 | 1998-08-29 | チューニング可能なｍｏｓ型ｏｔａおよびそれを用いた周波数ミキサ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25939898A JP3159254B2 (ja) | 1998-08-29 | 1998-08-29 | チューニング可能なｍｏｓ型ｏｔａおよびそれを用いた周波数ミキサ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000077949A true JP2000077949A (ja) | 2000-03-14 |
| JP3159254B2 JP3159254B2 (ja) | 2001-04-23 |
Family
ID=17333590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25939898A Expired - Fee Related JP3159254B2 (ja) | 1998-08-29 | 1998-08-29 | チューニング可能なｍｏｓ型ｏｔａおよびそれを用いた周波数ミキサ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3159254B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6683497B2 (en) | 2000-09-08 | 2004-01-27 | Nec Electronics Corporation | MOS linear transconductance amplifier |
| JP2008118497A (ja) * | 2006-11-07 | 2008-05-22 | Nippon Signal Co Ltd:The | カレントミラー回路及びカレントミラー回路の利得制御装置 |
-
1998
- 1998-08-29 JP JP25939898A patent/JP3159254B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6683497B2 (en) | 2000-09-08 | 2004-01-27 | Nec Electronics Corporation | MOS linear transconductance amplifier |
| JP2008118497A (ja) * | 2006-11-07 | 2008-05-22 | Nippon Signal Co Ltd:The | カレントミラー回路及びカレントミラー回路の利得制御装置 |
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| Publication number | Publication date |
|---|---|
| JP3159254B2 (ja) | 2001-04-23 |
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