JP2792417B2 - 半導体回路の入力保護回路 - Google Patents
半導体回路の入力保護回路Info
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- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Description
【０００１】
【産業上の利用分野】本発明は半導体回路の入力保護回
路に関する。
路に関する。
【０００２】
【従来の技術】図１１および図１２は、この種の入力保
護回路の従来例を示す回路図である。なお、これらの入
力保護回路は半導体基板上に形成されている。図１１に
おいては、Ｐ型ＭＯＳ電界効果トランジスタ８４（以
降、Ｐ型ＭＯＳＦＥＴ８４と記す）とＮ型ＭＯＳ電界効
果トランジスタ８５（以降、Ｎ型ＭＯＳＦＥＴ８５と記
す）とから構成されるＣＭＯＳＦＥＴのゲート８３と入
力端子８１とを保護抵抗８２で接続し、ゲート８３と電
源ＶＣＣ（高電位電源）との間を、アノードがゲート８
３にカソードが電源ＶＣＣにそれぞれ接続されたダイオ
ード８６で接続し、ゲート８３とグランドＧＮＤ（低電
位電源）との間を、カソードがゲート８３にアノードが
グランドＧＮＤにそれぞれ接続されたダイオード８７で
接続している。この入力保護回路において、入力端子８
１に過大電圧が印加された場合、ダイオード８６または
ダイオード８７を通じて、過大電圧による電流を電源Ｖ
ＣＣまたはグランドＧＮＤに流し入力電圧をクランプす
ることによりゲート８３を保護する。
護回路の従来例を示す回路図である。なお、これらの入
力保護回路は半導体基板上に形成されている。図１１に
おいては、Ｐ型ＭＯＳ電界効果トランジスタ８４（以
降、Ｐ型ＭＯＳＦＥＴ８４と記す）とＮ型ＭＯＳ電界効
果トランジスタ８５（以降、Ｎ型ＭＯＳＦＥＴ８５と記
す）とから構成されるＣＭＯＳＦＥＴのゲート８３と入
力端子８１とを保護抵抗８２で接続し、ゲート８３と電
源ＶＣＣ（高電位電源）との間を、アノードがゲート８
３にカソードが電源ＶＣＣにそれぞれ接続されたダイオ
ード８６で接続し、ゲート８３とグランドＧＮＤ（低電
位電源）との間を、カソードがゲート８３にアノードが
グランドＧＮＤにそれぞれ接続されたダイオード８７で
接続している。この入力保護回路において、入力端子８
１に過大電圧が印加された場合、ダイオード８６または
ダイオード８７を通じて、過大電圧による電流を電源Ｖ
ＣＣまたはグランドＧＮＤに流し入力電圧をクランプす
ることによりゲート８３を保護する。
【０００３】図１２で示される入力保護回路は、特開昭
６０−２５７５７６号公報に開示されたものである。Ｍ
ＯＳＦＥＴ９０のゲート９３と入力端子９１との間は、
直列接続された２つの抵抗９２で接続されている。ゲー
ト９３はダイオード９４，９５により電源ＶＣＣおよび
グランドＧＮＤに接続されている。入力端子９１とゲー
ト９３との間の２つの抵抗９２の接続点は、それぞれダ
イオード９６，９７および抵抗９２を介して電源ＶＣＣ
およびグランドＧＮＤに接続されている。
６０−２５７５７６号公報に開示されたものである。Ｍ
ＯＳＦＥＴ９０のゲート９３と入力端子９１との間は、
直列接続された２つの抵抗９２で接続されている。ゲー
ト９３はダイオード９４，９５により電源ＶＣＣおよび
グランドＧＮＤに接続されている。入力端子９１とゲー
ト９３との間の２つの抵抗９２の接続点は、それぞれダ
イオード９６，９７および抵抗９２を介して電源ＶＣＣ
およびグランドＧＮＤに接続されている。
【０００４】図１１および図１２で示されるような入力
保護回路においては、ＥＳＤ試験（チャージ容量１００
ｐＦ、放電抵抗１５００Ω）の際、印加されるような過
電圧が入力端子８１，９１に印加されると、過電圧によ
る電流が抵抗８２または抵抗９２を流れるために、抵抗
８２，９２が破壊し易い（これは抵抗がフィールド酸化
膜上に形成された多結晶シリコンにより形成されている
からである）。
保護回路においては、ＥＳＤ試験（チャージ容量１００
ｐＦ、放電抵抗１５００Ω）の際、印加されるような過
電圧が入力端子８１，９１に印加されると、過電圧によ
る電流が抵抗８２または抵抗９２を流れるために、抵抗
８２，９２が破壊し易い（これは抵抗がフィールド酸化
膜上に形成された多結晶シリコンにより形成されている
からである）。
【０００５】また、これらの入力保護回路は、電源電圧
範囲よりも広い入力範囲で一定の入力抵抗値が要求され
る回路には適用できない。例えば、ＲＳ−２３２インタ
ーフェースの規格において、レシーバの入力インピーダ
ンスは、入力電圧が±３０Ｖの範囲で変化したとき、３
〜７ＫΩを保たねばならない（すなわち、ＲＳ−２３２
インターフェースは入力電圧が電源電圧５Ｖを越えて±
３０Ｖの範囲で変化したときでも入力インピーダンスが
規定値３〜７ＫΩを保たねばならないことを要求してい
る）。図１１および図１２で示した従来の入力保護回路
においては、通常時に入力端子はハイインピーダンスで
あり、ダイオードが導通したとき抵抗８２，９２で決定
される低インピーダンスとなる。
範囲よりも広い入力範囲で一定の入力抵抗値が要求され
る回路には適用できない。例えば、ＲＳ−２３２インタ
ーフェースの規格において、レシーバの入力インピーダ
ンスは、入力電圧が±３０Ｖの範囲で変化したとき、３
〜７ＫΩを保たねばならない（すなわち、ＲＳ−２３２
インターフェースは入力電圧が電源電圧５Ｖを越えて±
３０Ｖの範囲で変化したときでも入力インピーダンスが
規定値３〜７ＫΩを保たねばならないことを要求してい
る）。図１１および図１２で示した従来の入力保護回路
においては、通常時に入力端子はハイインピーダンスで
あり、ダイオードが導通したとき抵抗８２，９２で決定
される低インピーダンスとなる。
【０００６】この入力インピーダンスに関する問題を解
決したものとして、図１３に示される入力保護回路があ
る。この入力保護回路においては、ＭＯＳＦＥＴ９０の
ゲート９３と入力端子９１との間が抵抗９９で接続さ
れ、入力端子９１とグランドＧＮＤとの間が抵抗９８で
接続されている。ゲート９３は、さらに逆向きに直列接
続した一対のダイオード９４，９５により電源ＶＣＣに
接続されている。したがって、ダイオード９４，９５が
導通していないときは、入力インピーダンスは抵抗９８
で決り、ダイオード９４，９５が導通しているときは並
列接続となる抵抗９８，９９で決る。したがって、入力
インピーダンスがハイインピーダンスとなることはな
い。
決したものとして、図１３に示される入力保護回路があ
る。この入力保護回路においては、ＭＯＳＦＥＴ９０の
ゲート９３と入力端子９１との間が抵抗９９で接続さ
れ、入力端子９１とグランドＧＮＤとの間が抵抗９８で
接続されている。ゲート９３は、さらに逆向きに直列接
続した一対のダイオード９４，９５により電源ＶＣＣに
接続されている。したがって、ダイオード９４，９５が
導通していないときは、入力インピーダンスは抵抗９８
で決り、ダイオード９４，９５が導通しているときは並
列接続となる抵抗９８，９９で決る。したがって、入力
インピーダンスがハイインピーダンスとなることはな
い。
【０００７】しかし、図１３の入力保護回路もＥＳＤ試
験におけるような過電圧が入力端子９１に印加される場
合には、過電圧による電流が抵抗９８，９９を流れるた
めに、抵抗９８，９９が破壊し易いという問題がある。
験におけるような過電圧が入力端子９１に印加される場
合には、過電圧による電流が抵抗９８，９９を流れるた
めに、抵抗９８，９９が破壊し易いという問題がある。
【０００８】
【発明が解決しようとする課題】上述した従来の入力保
護回路は、過大な電圧が入力端子に印加されるＥＳＤ試
験のような場合に、回路素子が破壊されたり、所定範囲
（例えば、±３０Ｖの範囲）の電圧が入力端子に印加さ
れた場合に、入力インピーダンスを規定値内に保持する
ことができないという問題がある。
護回路は、過大な電圧が入力端子に印加されるＥＳＤ試
験のような場合に、回路素子が破壊されたり、所定範囲
（例えば、±３０Ｖの範囲）の電圧が入力端子に印加さ
れた場合に、入力インピーダンスを規定値内に保持する
ことができないという問題がある。
【０００９】本発明は上記問題に鑑み、ＥＳＤ試験にお
いても回路素子の破壊が発生せず、許容範囲の過大電圧
が入力端子に印加されても入力インピーダンスが規定値
内に保たれる入力保護回路を提供することを目的とす
る。
いても回路素子の破壊が発生せず、許容範囲の過大電圧
が入力端子に印加されても入力インピーダンスが規定値
内に保たれる入力保護回路を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】本発明の半導体回路の入
力保護回路は、半導体基板上に形成された半導体回路の
入力端と入力端子とが直列入力抵抗で接続され、入力イ
ンピーダンスが所定の範囲内に保たれる半導体回路の入
力保護回路であって、互いに逆方向に直列に接続された
第１のダイオードおよび第２のダイオードからなり、一
端が前記入力端子に接続され、他端が電源の一方の極に
それぞれ接続される第１のダイオード対と、互いに逆方
向に直列に接続された第３のダイオードおよび第４のダ
イオードからなり、一端が前記半導体回路の入力端に接
続され、他端が前記電源の一方の極にそれぞれ接続され
る第２のダイオード対と、を有し、前記第２のダイオー
ド対のブレークダウン電圧が、前記第１のダイオード対
のブレークダウン電圧よりも低く設定されているもので
ある。
力保護回路は、半導体基板上に形成された半導体回路の
入力端と入力端子とが直列入力抵抗で接続され、入力イ
ンピーダンスが所定の範囲内に保たれる半導体回路の入
力保護回路であって、互いに逆方向に直列に接続された
第１のダイオードおよび第２のダイオードからなり、一
端が前記入力端子に接続され、他端が電源の一方の極に
それぞれ接続される第１のダイオード対と、互いに逆方
向に直列に接続された第３のダイオードおよび第４のダ
イオードからなり、一端が前記半導体回路の入力端に接
続され、他端が前記電源の一方の極にそれぞれ接続され
る第２のダイオード対と、を有し、前記第２のダイオー
ド対のブレークダウン電圧が、前記第１のダイオード対
のブレークダウン電圧よりも低く設定されているもので
ある。
【００１１】このとき、一端が入力端子に、他端が電源
の他方の極にそれぞれ接続された並列入力抵抗を有し、
第２のダイオード対のブレークダウン電圧は半導体回路
の入力端を保護できる電圧に設定され、第１のダイオー
ド対のブレークダウン電圧は耐圧試験電圧が入力端子に
印加されたとき、第２のダイオード対と協働して直列入
力抵抗および並列入力抵抗を保護できる電圧に設定され
ているのが好ましい。また、第１のダイオードは、Ｎ型
半導体基板に形成されたＰ＋層とＮ＋層とから構成さ
れ、第２のダイオードは、前記Ｎ型半導体基板に形成さ
れたＰ型ウェル層内に形成されたＰ＋層とＮ＋層とから
構成され、第３のダイオードは、前記Ｎ型半導体基板に
形成されたＮ＋層と、前記Ｎ型半導体基板に形成された
Ｎ−層内に形成されたＰ＋層とから構成され、第４のダ
イオードは、前記Ｎ型半導体基板に形成されたＰ型ウェ
ル層内に形成されたＰ＋層と、前記Ｎ型半導体基板に形
成されたＰ型ウェル層内に形成されたＰ−層の内にさら
に形成されたＮ＋層とから構成されていてもよい。
の他方の極にそれぞれ接続された並列入力抵抗を有し、
第２のダイオード対のブレークダウン電圧は半導体回路
の入力端を保護できる電圧に設定され、第１のダイオー
ド対のブレークダウン電圧は耐圧試験電圧が入力端子に
印加されたとき、第２のダイオード対と協働して直列入
力抵抗および並列入力抵抗を保護できる電圧に設定され
ているのが好ましい。また、第１のダイオードは、Ｎ型
半導体基板に形成されたＰ＋層とＮ＋層とから構成さ
れ、第２のダイオードは、前記Ｎ型半導体基板に形成さ
れたＰ型ウェル層内に形成されたＰ＋層とＮ＋層とから
構成され、第３のダイオードは、前記Ｎ型半導体基板に
形成されたＮ＋層と、前記Ｎ型半導体基板に形成された
Ｎ−層内に形成されたＰ＋層とから構成され、第４のダ
イオードは、前記Ｎ型半導体基板に形成されたＰ型ウェ
ル層内に形成されたＰ＋層と、前記Ｎ型半導体基板に形
成されたＰ型ウェル層内に形成されたＰ−層の内にさら
に形成されたＮ＋層とから構成されていてもよい。
【００１２】
【作用】過大な電圧が入力端子に印加され、第２のダイ
オード対のブレークダウン電圧を越えると、第２のダイ
オード対が導通して半導体回路の入力端あるいは入力回
路を保護する。入力端子に印加される電圧がさらに過大
になり、第１のダイオード対のブレークダウン電圧を越
えると、第１のダイオード対も導通して直列入力抵抗を
保護し、並列入力抵抗がある場合には並列入力抵抗も保
護する。
オード対のブレークダウン電圧を越えると、第２のダイ
オード対が導通して半導体回路の入力端あるいは入力回
路を保護する。入力端子に印加される電圧がさらに過大
になり、第１のダイオード対のブレークダウン電圧を越
えると、第１のダイオード対も導通して直列入力抵抗を
保護し、並列入力抵抗がある場合には並列入力抵抗も保
護する。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の入力保護回路の第１の実施
例を示す回路図である。本実施例は半導体基板上に形成
された入力保護回路であって、Ｐ型ＭＯＳ電界効果トラ
ンジスタ４（以降、Ｐ型ＭＯＳＦＥＴ４と記す）とＮ型
ＭＯＳ電界効果トランジスタ５（以降、Ｎ型ＭＯＳＦＥ
Ｔ５と記す）とから構成されるＣＭＯＳのゲート３と入
力端子１とが保護抵抗２２で接続されている。ダイオー
ド１３とダイオード１４とはアノード同士が接続され、
ダイオード１３のカソードは電源ＶＤＤ（高電位電源）
に、ダイオード１４のカソードはゲート３にそれぞれ接
続されている。ダイオード１１とダイオード１２とはア
ノード同士が接続され、ダイオード１１のカソードは電
源ＶＤＤ（高電位電源）に、ダイオード１２のカソード
は入力端子１にそれぞれ接続されている。また、抵抗２
１の一端は入力端子に、他端はグランドにそれぞれ接続
されている。
て説明する。図１は本発明の入力保護回路の第１の実施
例を示す回路図である。本実施例は半導体基板上に形成
された入力保護回路であって、Ｐ型ＭＯＳ電界効果トラ
ンジスタ４（以降、Ｐ型ＭＯＳＦＥＴ４と記す）とＮ型
ＭＯＳ電界効果トランジスタ５（以降、Ｎ型ＭＯＳＦＥ
Ｔ５と記す）とから構成されるＣＭＯＳのゲート３と入
力端子１とが保護抵抗２２で接続されている。ダイオー
ド１３とダイオード１４とはアノード同士が接続され、
ダイオード１３のカソードは電源ＶＤＤ（高電位電源）
に、ダイオード１４のカソードはゲート３にそれぞれ接
続されている。ダイオード１１とダイオード１２とはア
ノード同士が接続され、ダイオード１１のカソードは電
源ＶＤＤ（高電位電源）に、ダイオード１２のカソード
は入力端子１にそれぞれ接続されている。また、抵抗２
１の一端は入力端子に、他端はグランドにそれぞれ接続
されている。
【００１４】次に図１の実施例の各部の半導体基板上へ
の形成方法について説明する。抵抗２１，２２は８００
０オングストロームのフィールド酸化膜上に形成された
多結晶シリコンにより形成される。
の形成方法について説明する。抵抗２１，２２は８００
０オングストロームのフィールド酸化膜上に形成された
多結晶シリコンにより形成される。
【００１５】ダイオード１１，１２は、図２に示される
ように、まず４Ω・ｃｍのＮ型半導体基板９の上の所定
領域にＰ型不純物を８×１０12Ａｔｏｍｓ／ｃｍ2の注
入量で注入し、温度１２００℃で９時間熱拡散させ、Ｐ
型ウェル層８を形成する。次にこのＰ型ウェル層８の領
域にダイオード１２を形成し、またＮ型半導体基板９上
にダイオード１１を形成する。すなわち、Ｎ型半導体基
板９上およびＮ型半導体基板９上のＰ型ウェル層８の所
定領域に、高濃度のＮ型不純物を１×１０16Ａｔｏｍｓ
／ｃｍ2の注入量で、高濃度のＰ型不純物を５×１０16
／ｃｍ2の注入量でそれぞれ注入し、Ｎ+層７１，７２お
よびＰ+層６１，６２を形成する。
ように、まず４Ω・ｃｍのＮ型半導体基板９の上の所定
領域にＰ型不純物を８×１０12Ａｔｏｍｓ／ｃｍ2の注
入量で注入し、温度１２００℃で９時間熱拡散させ、Ｐ
型ウェル層８を形成する。次にこのＰ型ウェル層８の領
域にダイオード１２を形成し、またＮ型半導体基板９上
にダイオード１１を形成する。すなわち、Ｎ型半導体基
板９上およびＮ型半導体基板９上のＰ型ウェル層８の所
定領域に、高濃度のＮ型不純物を１×１０16Ａｔｏｍｓ
／ｃｍ2の注入量で、高濃度のＰ型不純物を５×１０16
／ｃｍ2の注入量でそれぞれ注入し、Ｎ+層７１，７２お
よびＰ+層６１，６２を形成する。
【００１６】Ｎ型半導体基板９上のＰ+層６１はアノー
ド領域となり、その周りのＮ+層７１はカソード領域と
なって、ダイオード１１を構成する。また、Ｐ型ウェル
層８のＮ+層７２はカソード領域となり、その周りのＰ+
層６２はアノード領域となって、ダイオード１２を形成
する。
ド領域となり、その周りのＮ+層７１はカソード領域と
なって、ダイオード１１を構成する。また、Ｐ型ウェル
層８のＮ+層７２はカソード領域となり、その周りのＰ+
層６２はアノード領域となって、ダイオード１２を形成
する。
【００１７】ダイオード１３，１４は図３に示されるよ
うに、一部を除いてダイオード１１，１２と同様に形成
される。Ｐ型ウェル層８の形成後に、ダイオード１３の
アノードとなるべき領域にＮ型不純物を２×１０13Ａｔ
ｏｍｓ／ｃｍ2の注入量で注入し、ダイオード１４のカ
ソードとなるべき領域にＰ型不純物を６×１０12Ａｔｏ
ｍｓ／ｃｍ2の注入量で注入し、温度１１４０℃で３０
分間熱拡散させ、Ｎ-層１００とＰ-層１１０を形成す
る。その後ダイオード１１，１２の形成の場合と同様
に、Ｎ+層７１，７２およびＰ+層６１，６２を形成す
る。上述の形成工程の相違により、ダイオード１１，１
２のブレークダウン電圧は４５Ｖであるのに、ダイオー
ド１３，１４のブレークダウン電圧は３５Ｖである。
うに、一部を除いてダイオード１１，１２と同様に形成
される。Ｐ型ウェル層８の形成後に、ダイオード１３の
アノードとなるべき領域にＮ型不純物を２×１０13Ａｔ
ｏｍｓ／ｃｍ2の注入量で注入し、ダイオード１４のカ
ソードとなるべき領域にＰ型不純物を６×１０12Ａｔｏ
ｍｓ／ｃｍ2の注入量で注入し、温度１１４０℃で３０
分間熱拡散させ、Ｎ-層１００とＰ-層１１０を形成す
る。その後ダイオード１１，１２の形成の場合と同様
に、Ｎ+層７１，７２およびＰ+層６１，６２を形成す
る。上述の形成工程の相違により、ダイオード１１，１
２のブレークダウン電圧は４５Ｖであるのに、ダイオー
ド１３，１４のブレークダウン電圧は３５Ｖである。
【００１８】図１、図２および図３により示された入力
保護回路の動作について図４を参照して説明する。抵抗
２１および抵抗２２の抵抗値Ｒ１，Ｒ２を５ＫΩに形成
したときの入力電圧（ＶIN）と入力電流（ＩIN）との関
係を図４に示す。図４において、正極性の入力があった
ときの領域Ｓ１，Ｓ２，Ｓ３における入力保護回路の等
価回路を表わすと、図５，図６，図７のようになる。
保護回路の動作について図４を参照して説明する。抵抗
２１および抵抗２２の抵抗値Ｒ１，Ｒ２を５ＫΩに形成
したときの入力電圧（ＶIN）と入力電流（ＩIN）との関
係を図４に示す。図４において、正極性の入力があった
ときの領域Ｓ１，Ｓ２，Ｓ３における入力保護回路の等
価回路を表わすと、図５，図６，図７のようになる。
【００１９】領域Ｓ１においては、いずれのダイオード
もブレークダウン電圧に達しておらず、入力インピーダ
ンスはＲ１（５ＫΩ）である。領域Ｓ２においては、ダ
イオード１４はブレークダウンの状態にあり、ダイオー
ド１３，１４の等価回路は３５Ｖの電圧源と抵抗値ｒの
抵抗とで表わされる。抵抗値ｒはダイオード１３の順方
向の抵抗値とダイオード１４の逆方向の抵抗値との和で
あって、約５０Ωである。したがって、領域Ｓ２におけ
る入力インピーダンスは約２．５ＫΩとなる。領域Ｓ３
においては、ダイオード１２もブレークダウンし、ダイ
オード１１，１２は、４５Ｖの電源と抵抗値ｒ’の抵抗
とで表わされる。抵抗値ｒ’は、ダイオード１１の順方
向の抵抗値とダイオード１２の逆方向の抵抗値との和で
あって、約５０Ωである。したがって、領域Ｓ３におけ
る入力インピーダンスは約５０Ωとなる。
もブレークダウン電圧に達しておらず、入力インピーダ
ンスはＲ１（５ＫΩ）である。領域Ｓ２においては、ダ
イオード１４はブレークダウンの状態にあり、ダイオー
ド１３，１４の等価回路は３５Ｖの電圧源と抵抗値ｒの
抵抗とで表わされる。抵抗値ｒはダイオード１３の順方
向の抵抗値とダイオード１４の逆方向の抵抗値との和で
あって、約５０Ωである。したがって、領域Ｓ２におけ
る入力インピーダンスは約２．５ＫΩとなる。領域Ｓ３
においては、ダイオード１２もブレークダウンし、ダイ
オード１１，１２は、４５Ｖの電源と抵抗値ｒ’の抵抗
とで表わされる。抵抗値ｒ’は、ダイオード１１の順方
向の抵抗値とダイオード１２の逆方向の抵抗値との和で
あって、約５０Ωである。したがって、領域Ｓ３におけ
る入力インピーダンスは約５０Ωとなる。
【００２０】以上の説明においては、入力は正極性であ
るとしたが、負極性の場合にも同様に回路は動作するこ
とが容易に分かる。即ち電圧が同じ絶対値を持っていて
も入力が電源と逆の極性であるから、入力と電源との間
の電位差はより大となりダイオードはより早く導通する
からである。過大な電圧（例えば、＋６０Ｖ）が入力端
子１に印加されたときは、ゲート３の電圧はダイオード
１３，１４により約４０Ｖに制限されゲートは保護され
る。
るとしたが、負極性の場合にも同様に回路は動作するこ
とが容易に分かる。即ち電圧が同じ絶対値を持っていて
も入力が電源と逆の極性であるから、入力と電源との間
の電位差はより大となりダイオードはより早く導通する
からである。過大な電圧（例えば、＋６０Ｖ）が入力端
子１に印加されたときは、ゲート３の電圧はダイオード
１３，１４により約４０Ｖに制限されゲートは保護され
る。
【００２１】また、ＥＳＤ試験等の過大な電圧が入力端
子１に印加されたときには、入力端子１の電圧はダイオ
ード１１，１２により約５０Ｖに制限され抵抗２１は保
護され、抵抗２２にかかる電圧は、ダイオード１１，１
２とダイオード１３，１４と相俟って約１０Ｖに制限さ
れるので抵抗２２も破壊から保護される（実際のＥＳＤ
試験においては、入力端子１に印加する電圧が２ＫＶの
ときでもこの回路は破壊しなかった）。なお、上述の実
施例ではダイオード１１，１２およびダイオード１３，
１４は、アノード同士が接続されているが、いずれの組
もカソード同士を接続してもよいことは明らかである。
子１に印加されたときには、入力端子１の電圧はダイオ
ード１１，１２により約５０Ｖに制限され抵抗２１は保
護され、抵抗２２にかかる電圧は、ダイオード１１，１
２とダイオード１３，１４と相俟って約１０Ｖに制限さ
れるので抵抗２２も破壊から保護される（実際のＥＳＤ
試験においては、入力端子１に印加する電圧が２ＫＶの
ときでもこの回路は破壊しなかった）。なお、上述の実
施例ではダイオード１１，１２およびダイオード１３，
１４は、アノード同士が接続されているが、いずれの組
もカソード同士を接続してもよいことは明らかである。
【００２２】次に、本発明の第２の実施例について図
８、図９および図１０を参照して説明する。図８は本実
施例を示す回路図、図９、図１０はＰ型半導体基板上に
形成された図８の実施例におけるダイオードの形成状態
を示す断面図である。本実施例は図１の実施例とは異な
り、入力インピーダンスを規定値内に保持する必要がな
い場合のための実施例である。
８、図９および図１０を参照して説明する。図８は本実
施例を示す回路図、図９、図１０はＰ型半導体基板上に
形成された図８の実施例におけるダイオードの形成状態
を示す断面図である。本実施例は図１の実施例とは異な
り、入力インピーダンスを規定値内に保持する必要がな
い場合のための実施例である。
【００２３】ゲート３と入力端子１とは抵抗２２で接続
されている。ダイオード１５，１６からなるダイオード
対は、入力端子１と低電位電源ＶＳＳとの間に接続され
ている。ダイオード１７，１８からなるダイオード対
は、ゲート３と低電位電源ＶＳＳとの間に接続されてい
る。過大な入力電圧が入力端子１に印加されても、入力
電圧はダイオード１５，１６およびダイオード１７，１
８により制限されるために、ゲート３および抵抗２２は
保護される。
されている。ダイオード１５，１６からなるダイオード
対は、入力端子１と低電位電源ＶＳＳとの間に接続され
ている。ダイオード１７，１８からなるダイオード対
は、ゲート３と低電位電源ＶＳＳとの間に接続されてい
る。過大な入力電圧が入力端子１に印加されても、入力
電圧はダイオード１５，１６およびダイオード１７，１
８により制限されるために、ゲート３および抵抗２２は
保護される。
【００２４】形成方法については、図９に示すように、
Ｐ型半導体基板２９にＮ型ウェル層２８を形成するとと
もに、Ｐ+層６１，６２およびＮ+層７１，７２を形成す
ることにより、ダイオード１５，１６を形成する。ま
た、図１０に示すように、Ｐ型半導体基板２９にＮ型ウ
ェル層２８を形成し、Ｎ-層１００、Ｐ-層１１０を形成
するとともに、Ｐ+層６１，６２およびＮ+層７１，７２
を形成することにより、ダイオード１７，１８を形成す
る。
Ｐ型半導体基板２９にＮ型ウェル層２８を形成するとと
もに、Ｐ+層６１，６２およびＮ+層７１，７２を形成す
ることにより、ダイオード１５，１６を形成する。ま
た、図１０に示すように、Ｐ型半導体基板２９にＮ型ウ
ェル層２８を形成し、Ｎ-層１００、Ｐ-層１１０を形成
するとともに、Ｐ+層６１，６２およびＮ+層７１，７２
を形成することにより、ダイオード１７，１８を形成す
る。
【００２５】
【発明の効果】以上説明したように本発明は、直列入力
抵抗の入力端子接続側に第１のダイオード対が、直列入
力抵抗の半導体回路接続側に第２のダイオード対がそれ
ぞれ接続されていることにより、半導体回路および直列
入力抵抗が入力端子に印加される過大な電圧から保護で
きるという効果がある。また、並列抵抗が入力端子に設
けられている場合、第１のダイオード対が導通するま
で、入力端子に過大な電圧が印加されても半導体回路の
入力インピーダンスを一定の範囲に保つことができると
いう効果もある。
抵抗の入力端子接続側に第１のダイオード対が、直列入
力抵抗の半導体回路接続側に第２のダイオード対がそれ
ぞれ接続されていることにより、半導体回路および直列
入力抵抗が入力端子に印加される過大な電圧から保護で
きるという効果がある。また、並列抵抗が入力端子に設
けられている場合、第１のダイオード対が導通するま
で、入力端子に過大な電圧が印加されても半導体回路の
入力インピーダンスを一定の範囲に保つことができると
いう効果もある。
【図１】本発明の入力保護回路の第１の実施例を示す回
路図である。
路図である。
【図２】図１の実施例のダイオード１１，１２の半導体
基板上での形成状態を示す断面図である。
基板上での形成状態を示す断面図である。
【図３】図１の実施例のダイオード１３，１４の半導体
基板上での形成状態を示す断面図である。
基板上での形成状態を示す断面図である。
【図４】図１の実施例の入力保護回路の動作について、
入力電圧（ＶIN）と入力電流（ＩIN）との関係により説
明する特性図である。
入力電圧（ＶIN）と入力電流（ＩIN）との関係により説
明する特性図である。
【図５】図１の実施例の入力保護回路が図４の特性図の
領域Ｓ１の状態に設定されているときの入力保護回路の
等価回路である。
領域Ｓ１の状態に設定されているときの入力保護回路の
等価回路である。
【図６】図１の実施例の入力保護回路が図４の特性図の
領域Ｓ２の状態に設定されているときの入力保護回路の
等価回路である。
領域Ｓ２の状態に設定されているときの入力保護回路の
等価回路である。
【図７】図１の実施例の入力保護回路が図４の特性図の
領域Ｓ３の状態に設定されているときの入力保護回路の
等価回路である。
領域Ｓ３の状態に設定されているときの入力保護回路の
等価回路である。
【図８】本発明の入力保護回路の第２の実施例を示す回
路図である。
路図である。
【図９】図８の実施例のダイオード１５，１６の半導体
基板上での形成状態を示す断面図である。
基板上での形成状態を示す断面図である。
【図１０】図８の実施例のダイオード１７，１８の半導
体基板上での形成状態を示す断面図である。
体基板上での形成状態を示す断面図である。
【図１１】従来例を示す回路図である。
【図１２】従来例を示す回路図である。
【図１３】従来例を示す回路図である。
１ 入力端子 ３ ゲート ４ Ｐ型ＭＯＳＦＥＴ ５ Ｎ型ＭＯＳＦＥＴ ８ Ｐ型ウェル層 ９ Ｎ型半導体基板 １１，１２，〜，１８ ダイオード ２１，２２ 抵抗 ２８ Ｎ型ウェル層 ２９ Ｐ型半導体基板 ６１，６２ Ｐ+層 ７１，７２ Ｎ+層 １００ Ｎ-層 １１０ Ｐ-層 ＶＤＤ 電源（高電位電源） ＧＮＤ グランド（低電位電源）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/822 H01L 21/8234 - 21/8238 H01L 21/8249 H01L 27/06 H01L 27/08 331 H01L 27/088 - 27/092
Claims (4)
- 【請求項１】 半導体基板上に形成された半導体回路の
入力端と入力端子とが直列入力抵抗で接続され、入力イ
ンピーダンスが所定の範囲内に保たれる半導体回路の入
力保護回路であって、 互いに逆方向に直列に接続された第１のダイオードおよ
び第２のダイオードからなり、一端が前記入力端子に接
続され、他端が電源の一方の極にそれぞれ接続される第
１のダイオード対と、 互いに逆方向に直列に接続された第３のダイオードおよ
び第４のダイオードからなり、一端が前記半導体回路の
入力端に接続され、他端が前記電源の一方の極にそれぞ
れ接続される第２のダイオード対と、 を有し、前記第２のダイオード対のブレークダウン電圧が、前記
第１のダイオード対のブレークダウン電圧よりも低く設
定されている 半導体回路の入力保護回路。 - 【請求項２】 一端が入力端子に、他端が電源の他方の
極にそれぞれ接続された並列入力抵抗を有する請求項１
記載の半導体回路の入力保護回路。 - 【請求項３】 第２のダイオード対のブレークダウン電
圧は半導体回路の入力端を保護できる電圧に設定され、 第１のダイオード対のブレークダウン電圧は耐圧試験電
圧が入力端子に印加されたとき、第２のダイオード対と
協働して直列入力抵抗および並列入力抵抗を保護できる
電圧に設定されている請求項２記載の半導体回路の入力
保護回路。 - 【請求項４】 第１のダイオードは、Ｎ型半導体基板に
形成されたＰ＋層とＮ＋層とからなり、 第２のダイオードは、前記Ｎ型半導体基板に形成された
Ｐ型ウェル層内に形成されたＰ＋層とＮ＋層とからな
り、 第３のダイオードは、前記Ｎ型半導体基板に形成された
Ｎ＋層と、前記Ｎ型半導体基板に形成されたＮ−層内に
形成されたＰ＋層とからなり、 第４のダイオードは、前記Ｎ型半導体基板に形成された
Ｐ型ウェル層内に形成されたＰ＋層と、前記Ｎ型半導体
基板に形成されたＰ型ウェル層内に形成されたＰ−層の
内にさらに形成されたＮ＋層とからなる請求項１乃至３
のいずれか１項に記載の半導体回路の入力保護回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5317838A JP2792417B2 (ja) | 1993-12-17 | 1993-12-17 | 半導体回路の入力保護回路 |
| US08/356,965 US5691557A (en) | 1993-12-17 | 1994-12-16 | Semiconductor circuit having input protective circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5317838A JP2792417B2 (ja) | 1993-12-17 | 1993-12-17 | 半導体回路の入力保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07176735A JPH07176735A (ja) | 1995-07-14 |
| JP2792417B2 true JP2792417B2 (ja) | 1998-09-03 |
Family
ID=18092621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5317838A Expired - Lifetime JP2792417B2 (ja) | 1993-12-17 | 1993-12-17 | 半導体回路の入力保護回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5691557A (ja) |
| JP (1) | JP2792417B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11251594A (ja) * | 1997-12-31 | 1999-09-17 | Siliconix Inc | 電圧クランプされたゲ―トを有するパワ―ｍｏｓｆｅｔ |
| US6172383B1 (en) * | 1997-12-31 | 2001-01-09 | Siliconix Incorporated | Power MOSFET having voltage-clamped gate |
| JP3255147B2 (ja) * | 1998-06-19 | 2002-02-12 | 株式会社デンソー | 絶縁ゲート型トランジスタのサージ保護回路 |
| US6844600B2 (en) | 1998-09-03 | 2005-01-18 | Micron Technology, Inc. | ESD/EOS protection structure for integrated circuit devices |
| US6833590B2 (en) * | 2001-01-11 | 2004-12-21 | Renesas Technology Corp. | Semiconductor device |
| JP2002208644A (ja) * | 2001-01-11 | 2002-07-26 | Mitsubishi Electric Corp | 半導体装置 |
| TW513785B (en) * | 2001-12-31 | 2002-12-11 | Macronix Int Co Ltd | CMOS framework having dynamic threshold voltage |
| US7384854B2 (en) | 2002-03-08 | 2008-06-10 | International Business Machines Corporation | Method of forming low capacitance ESD robust diodes |
| US6987300B2 (en) * | 2004-03-25 | 2006-01-17 | Microchip Technology Incorporated | High voltage ESD-protection structure |
| JP2005271747A (ja) * | 2004-03-25 | 2005-10-06 | Soundtech:Kk | 電子部品を用いた自動車の調整方法ならびに自動車 |
| US7663851B2 (en) * | 2005-05-25 | 2010-02-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Tie-off circuit with ESD protection features |
| DE102012014860A1 (de) * | 2012-07-26 | 2014-05-15 | Infineon Technologies Ag | ESD-Schutz |
| US8854147B2 (en) | 2012-10-12 | 2014-10-07 | Google Inc. | Crystal oscillator with electrostatic discharge (ESD) compliant drive level limiter |
| DE102015212247A1 (de) | 2015-06-30 | 2017-01-05 | TRUMPF Hüttinger GmbH + Co. KG | Hochfrequenzverstärkeranordnung |
| DE102015212152B4 (de) | 2015-06-30 | 2018-03-15 | TRUMPF Hüttinger GmbH + Co. KG | Nicht lineare Hochfrequenzverstärkeranordnung |
| JP2017216325A (ja) * | 2016-05-31 | 2017-12-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP6643268B2 (ja) * | 2017-03-24 | 2020-02-12 | 株式会社東芝 | 半導体装置 |
| US11579645B2 (en) * | 2019-06-21 | 2023-02-14 | Wolfspeed, Inc. | Device design for short-circuitry protection circuitry within transistors |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5712547A (en) * | 1980-06-27 | 1982-01-22 | Oki Electric Ind Co Ltd | Semiconductor device |
| JPS59181044A (ja) * | 1983-03-31 | 1984-10-15 | Toshiba Corp | 入力保護回路 |
| JPS60257576A (ja) * | 1984-06-04 | 1985-12-19 | Mitsubishi Electric Corp | Ｍｉｓ形電界効果半導体装置の入力保護回路 |
| JPH0628997B2 (ja) * | 1986-10-24 | 1994-04-20 | 株式会社ゼクセル | バックアップ用アクセル信号発生装置 |
| JPS63106148U (ja) * | 1986-12-26 | 1988-07-08 | ||
| US4807277A (en) * | 1987-05-15 | 1989-02-21 | Keptel, Inc. | Remotely activated switching apparatus |
| JPH01154620A (ja) * | 1987-12-10 | 1989-06-16 | Nec Corp | 半導体集積回路 |
| JPH04330773A (ja) * | 1990-12-05 | 1992-11-18 | Nec Corp | 半導体装置 |
-
1993
- 1993-12-17 JP JP5317838A patent/JP2792417B2/ja not_active Expired - Lifetime
-
1994
- 1994-12-16 US US08/356,965 patent/US5691557A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5691557A (en) | 1997-11-25 |
| JPH07176735A (ja) | 1995-07-14 |
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