CN1745477A - 可测试静电放电保护电路 - Google Patents

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迈克尔·康奈尔
陈伟钿
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Abstract

半导体管芯具有诸如功率MOSFET(308)的MOSFET的焊盘(301)和分开的用于ESD保护电路(306、307)的焊盘(302)。连接焊盘(301、302)到一起使得ESD保护电路(306、307)起到保护MOSFET(308)的作用。在连接焊盘到一起之前，ESD保护电路(306、307)和/或MOSFET(308)可以被分开地测试。当测试MOSFET(308)时可以使用高于运行的ESD保护电路允许的电压。诸如引线键合或在倒装片封装中将管芯连接至衬底的封装工艺可以在测试之后电连接焊盘(301、302)。

Description

可测试静电放电保护电路
背景技术
诸如功率MOSFET的半导体器件经常包含静电放电(ESD)保护电路，其保护该器件免受ESD可能导致的损伤。图1A显示具有ESD保护的半导体器件100的电路图。器件100包括MOS(金属氧化物半导体)场效应晶体管(MOSFET)107。焊盘101(这里有时称为栅极焊盘)、焊盘102(这里有时称为源极焊盘)、和焊盘103(这里有时称为漏极焊盘)分别与MOSFET107的栅极、源极和漏极连接。在某些情况中，(如垂直功率MOSFET中)，漏极焊盘103实际上是晶片的背侧，由此“焊盘”指外部连接，而不一定本质上为焊盘。在MOSFET 107中，漏极焊盘103和源极焊盘102之间自然出现的PN结二极管108保护免受漏极至源极的高电压破坏，该电压可能损伤MOSFET 107中的结。为了MOSFET 107中的栅极绝缘体的ESD保护，器件100具有在栅极焊盘101和源极焊盘102之间串联连接的背对背的齐纳二极管104和105，且串联栅极电阻器106代表栅极焊盘101和MOSFET 107内所含的栅电极之间的串联电阻R1。与栅极和源极焊盘之间所需要的保护不同，在漏极焊盘103和栅极焊盘101之间不需ESD二极管，因为即使在施加高电压时，MOS电容器效应也会导致硅中的耗尽和横跨栅极氧化物的低电场。
图1B显示通过栅极焊盘101的电流IG作为栅极焊盘101和源极焊盘102之间的电压VGS的函数的理想曲线。在电压VGS的一般操作范围内，电流IG理想为零，因为栅极氧化物层绝缘了MOSFET 107的栅极(防止来自栅极的DC电流)，还因为背对背对的两个二极管104(D1)和105(D2)之一保持反偏在它们的雪崩击穿电压之下(因此除了结泄漏之外没有二极管电流流动)。当电压VGS到达正击穿电压BVD1时二极管104击穿，从而防止MOSFET107中的栅极氧化物两端的电压达到可能损伤栅极氧化物的大的正电压。相似地，当栅极至源极电压VGS达到负击穿电压-BVD2时，二极管105击穿，从而防止栅极氧化物两端的电压达到可能损伤栅极氧化物的大的负电压。
实际的器件一般因为通过MOSFET 107的栅极氧化物和通过二极管104和105的电流泄漏而不能实现图1B的理想的电流电压曲线。具有电阻R1的电阻元件106通过在ESD瞬变期间限制最大栅极电压来改善栅极氧化物的ESD保护。通过栅极电容/栅极电阻网络的RC时间常数的增加，减慢栅极电压的增大，藉此实现最大栅极电压的减小。
图1C是利用垂直平面DMOS晶体管作为图1A的器件100的实践的半导体结构120的实例的横截面图。在具有N型外延层122的N++衬底123中和上制造半导体结构120。垂直平面DMOS包括垂直电流器件，该器件具有顶侧的源极和栅极连接和背侧的漏极连接(术语“垂直”的来源)。漏极焊盘或接触位于N++衬底123的底部。平面DMOS称为平面的，因为栅电极的MOS操作发生于顶部，即，P型本体PB 121A、121B和121C的顶部的外延层122的表面。
为了ESD保护，利用N型区131、P型区132和N型区133来形成源极和栅极焊盘之间的背对背的齐纳二极管D1和D2，N型区131、P型区132和N型区133是位于场氧化物区134的多晶硅层上方的相邻部分。通过已构图绝缘层128中的开口，已构图金属区129将源极焊盘(未显示)连接至N型区131和至N+源极区124A、124B和124C，以及P+本体接触区125A和125B。P+本体接触区125A和125B处于各自的深P阱127A和127B中，且深P阱127A和127B以及外延层122之间的结在漏极和源极接触之间形成二极管(例如，二极管108)。
栅极焊盘电连接至在图1C中未显示的半导体结构120的一部分中的多晶硅栅极区126A和126B。栅极126A和126B位于水平沟道区121A、121B和121C上，水平沟道区121A、121B和121C处于P型本体区121A、121B和121C中且与各自的源极区124A、124B和124C相邻。栅极126A和126B也位于部分的N型外延层122上，该部分的N型外延层122形成各自的漏极区。通过金属区130，栅极焊盘也电连接至N型多晶硅区133，N型多晶硅区133与相邻的P型多晶硅区132和N型多晶硅区131形成背对背齐纳二极管D1和D2。
图1D是利用图1A的器件100的另一实施的垂直晶体管单元的半导体结构140的实例的横截面图。如在半导体结构120中那样，在具有N型外延层145的N++衬底146中和上制造半导体结构140，且漏极焊盘位于N++衬底146的底部。
在结构140中，形成于位于绝缘层151和152之上的多晶硅层中的N型区148、P型区149和N型区150形成用于ESD保护的背对背齐纳二极管D1和D2。源极焊盘连接至构图的金属区153，金属区153接触N型区148、N+源极区142A、142B和142C，以及P+本体区143。金属区153和区142A、142B、142C以及143之间的接触可以通过开口以传统的方式形成，该开口在绝缘层的掩模蚀刻期间形成或可替换地利用诸如U.S.Patent 6413822所描述的超自对准(super self aligned)方法形成。P+本体接触区143位于P型本体141中，P型本体141还包括垂直沟道区141A、141B和141C。P型本体141和外延层145之间的结在漏极和源极焊盘之间形成二极管。
栅极焊盘电连接至多晶硅栅极区143A至143D，多晶硅栅极区143A至143D位于沟槽中，所述沟槽通过P型本体141延伸入外延层145。沟槽中的氧化物144隔离栅极区143A至143D与在沟槽的垂直壁处的沟道区141A、141B和141C。通过金属区154的栅极焊盘还电连接至N型多晶硅区150，N型多晶硅区150与P型多晶硅区149和N型多晶硅区148在栅极和源极焊盘之间形成背对背齐纳二极管D1和D2。
图1E显示具有ESD保护电路的另一已知器件200的电路图。器件200相似于图1A的器件100，但与器件100的不同之处在于加入第二对背对背齐纳二极管206和207。在器件200中，电阻元件106位于栅极焊盘101和二极管206之间，以及二极管104和二极管206之间。因此，在ESD现象期间，流入栅极焊盘101的电流与通过二极管206和207相比更多地通过二极管104和105流动。由此采用电阻器106(R1)在ESD瞬变期间帮助分流，ESD电流和电压尖峰保持进一步远离MOSFET 107的栅极。器件200可以利用图1C和1D相似的结构实现。
图2A和2B显示通过具有ESD保护二极管的功率MOSFET的栅极焊盘的电流IG的典型曲线，其中曲线图的电流IG的y轴在图2A中是对数的，而在图2B中是线性的。图2A显示曲线220，该曲线示出在背对背二极管的击穿电压BV1和-BV2之间的电压VGS的室温漏电流。在对数尺度上显示，多晶硅二极管中的漏电流在小的偏压下迅速增加，然后在大的偏压下漏电流饱和直至达到击穿，于是电流的显著增加是明显的。栅极介电体自身的泄漏比通过多晶硅二极管的泄漏小几个量级，所以通过栅极介电体的泄漏对器件的栅极端子的I-V特性没有影响。图2B显示当功率晶体管在低温(例如，室温)下操作时电流IG和电压VGS关系的线性尺度曲线230，和当功率晶体管在高温下操作时电流IG和电压VGS关系的曲线231。如图2B所示，温度增加一般地增加漏电流，且可以改变ESD保护电路中一个或更多二极管的击穿电压。
在某些条件下，在运行功率MOSFET中使用的栅极至源极电压VGS也已知影响功率MOSFET的使用寿命。图2C显示曲线240和241，示出分别在栅极电压VG1和VG2下运行的好的功率MOSFET的使用寿命t3和t4。当然，运行寿命是总体统计的问题，需要许多单元来判别寿命失效的不同(也称为寿命终结失效或老化失效)。在该统计背景下，好的功率MOSFET可能在较高的栅极电压VG2下比在较低的栅极偏压下的功率MOSFET具有更短的寿命t3，但寿命t3在商业上仍然有价值(例如，多于20年)。具体的失效机制是由于电荷损伤的加速或位错氧化物基体中的原子。横跨栅极介电体的电场增加(即，VG/Xox，其中Xox是栅极氧化物厚度)，失效速率就增加。曲线242和243显示在栅极电压VG1和VG2下运行缺陷MOSFET提供了只有几天或几周长的寿命t1和t2，该寿命在商业上是不能接受的。另外，可以看出对于同样程度的缺陷，在较高栅极偏压(和较高的相应的电场)下运行的器件首先失效。一般地，以没有缺陷的形式形成的二氧化硅表现出多于20年的使用寿命，只要它在小于或等于约4MV/cm的最大电场下运行。但是有缺陷的材料可能甚至在低偏压条件下在它们的常规使用寿命的四分之一失效。
ESD现象还可以通过在介电体中产生或恶化损伤来缩短功率MOSFET的寿命，特别如果该功率MOSFET具有潜在的栅极氧化物的缺陷或弱点。如图2D所示，如果可以避免ESD现象，具有潜在缺陷的功率MOSFET可以预期具有几周、几个月甚至几年的寿命t3，而好的功率MOSFET具有可能多于20年的使用寿命。如果ESD现象发生，被充分保护免受ESD影响的好的功率MOSFET可能使其寿命稍微被缩短，而好的功率MOSFET将仍一般地具有多于15至20年的使用寿命t4。在该背景下，充分的保护一般意味着在栅极绝缘体中的最大电压电场强度不超过8MV/cm，或如果电压电场确实超过该值，则通过ESD保护元件脉冲期被保持为非常短的持续时间。短(亚纳秒)持续时间脉冲对氧化物作最小的损伤，因为短脉冲只含有有限量的能量。如果ESD发生且ESD保护电路是有缺陷的和不充分的，具有潜在的栅极氧化物缺陷的功率MOSFET可能在ESD之后的时刻t0几乎立刻失效，尽管有缺陷的MOSFET可能在灾难性失效之前持续运行几周或几个月。如果ESD保护失效或不充分，即使好的MOSFET可能在短时间t1(例如，立刻或几天至几个月)后早期失效。
图2E是示出在功率MOSFET的栅极氧化物中的不同的电场强度下功率MOSFET的早期失效(premature failure)速率的直方图。如所示，有缺陷的功率MOSFET在低栅极至源极电场VGS(例如，3MV/cm)下早期失效，而好的功率MOSFET只在高得多的电压VGS(例如，大约8至10MV/cm)下早期失效。
理想地，功率MOSFET的测试工艺将识别所有具有潜在的栅极氧化物缺陷的功率MOSFET并去除它们使得所有的有缺陷的功率MOSFET可以从总体中去除。如图3的曲线251所示，施加相当于4MV/cm的电场的栅极电压的过载测试将导致有缺陷的功率MOSFET失效，该电场略高于在有缺陷的MOSFET中导致早期失效的电压和电场(例如3MV/cm)，但是可能需要以天或周计的时间t1来从好的MOSFET分开所有的或大多数的有缺陷的MOSFET。这样长度的测试时间是昂贵的且一般在商业上不实际。曲线250显示较高的测试电压(例如，6MV/cm)可以导致有缺陷的MOSFET的快速失效且提供允许将坏的部件从总体中筛选和删除的较短的测试时间。不幸地，充分的ESD保护电路对于防止ESD诱发好器件的失效是必须的，但充分的ESD保护电路可能不允许在足够高的栅极电压下测试来在合理的时间内识别有缺陷的器件。本质上，功率MOSFET中包含的用作保护的ESD保护器件和网络实际上防止器件的测试从总体去除有缺陷的元件。
由此需要电路和制造方法，其可以提供可以测试运行性能且不干扰器件的常规运行。另外，ESD保护必须充分来防止好器件的早期失效，而仍允许在商业上有效率的测试时间内探测有缺陷的器件的过载测试。
发明内容
依据本发明的一个方面，集成电路或诸如功率MOSFET的半导体器件的制造工艺形成包含ESD保护电路的管芯，该ESD保护电路从被保护的器件分开。器件和ESD保护电路具有分开的焊盘或连接，其允许以如下方式测试器件：如果在测试之前将ESD保护电路连接至器件，则将是困难的或不可能的。测试后，封装工艺或操作可以按所需电连接ESD保护电路来保护器件。以该方式，ESD保护电路或结构不需要经受用于测试和筛选有缺陷的MOSFET的过载。
本发明的一具体实施例是半导体器件的制造方法。该方法开始为制造半导体管芯，该管芯包括ESD保护电路和诸如功率MOSFET的器件。该器件具有第一焊盘，而ESD保护电路具有用于外部连接的第二焊盘。因为焊盘是分开的，电连接至第一焊盘的测试系统可以测试器件，而不受来自ESD保护电路的干扰。ESD保护电路也可以分开地测试。在测试之后，该方法连接第一焊盘至第二焊盘，且然后ESD保护电路起到保护器件免受静电放电影响的作用。
当该器件是功率MOSFET时，测试可以提高栅极焊盘至高于ESD保护电路运行时允许的电压，该栅极焊盘连接至功率MOSFET的栅极。栅极焊盘可能或可能不是将连接至ESD保护电路的焊盘。第一焊盘可以是连接至功率MOSFET的源极的栅极焊盘或源极焊盘，取决于ESD保护电路。
当管芯是包含多个管芯的晶片的一部分时可以执行测试，而第一焊盘至第二焊盘的连接通常在管芯从晶片分离后执行。具体地，连接第一焊盘至第二焊盘可以在封装管芯期间执行。
存在多种连接焊盘的方法。对于一种方法，连接第一焊盘至第二焊盘包括形成连接第一焊盘和第二焊盘的单一的引线键合。另一方法连接第一引线至第一焊盘和一部分的引线框架，并连接第二引线至第二焊盘和相同部分的引线框架。该引线框架可以包括外部引线，该外部引线在包含管芯的封装内提供至第一和第二焊盘的电连接。
连接焊盘的另一方法包括：在第一焊盘上形成第一导电凸点；在第二焊盘上形成第二导电凸点；和连接第一和第二导电凸点至导电区。导电区可以是衬底的一部分，该衬底与管芯的表面在倒装片封装工艺期间接触管芯的表面，或甚至在印刷电路板上的的导电迹线。
本发明的另一实施例是包括诸如具有ESD保护电路的功率MOSFET的晶体管的半导体器件。第一焊盘提供至晶体管的电连接。ESD保护电路具有第二焊盘且只在第一焊盘连接至第二焊盘之后起到保护晶体管免受静电放电影响的作用。
可以使用许多类型的ESD保护电路。但是，ESD保护电路通常包括第一二极管和第二二极管，第一二极管的正极连接至第二焊盘，第二二极管的负极连接至第一二极管的负极。第二二极管的正极一般连接至晶体管的栅极或源极。当第二二极管的正极连接至晶体管的栅极时，第一焊盘通常在管芯内连接至晶体管的源极。当第二二极管的正极连接至晶体管的源极时，第一焊盘通常在管芯内连接至晶体管的栅极。
可以采用不同的连接结构来实现不同的焊盘结构。例如，一种焊盘结构通过在绝缘层中的连续开口暴露部分的第一和第二焊盘。在开口中的引线键合横跨第一和第二焊盘之间的间隙延伸来将第一焊盘电连接至第二焊盘。从引线键合延伸至部分的引线框架的引线可以提供外部连接。或者，绝缘层具有对于第一和第二焊盘的分开的开口，且分开的引线可以将两个焊盘焊接至相同的引线框架的导电部分。
另一焊盘结构包括在第一焊盘上的第一导电凸点和在第二焊盘上的第二导电凸点。诸如在倒装片封装中的衬底的一部分的导电区贴附且电连接第一和第二导电凸点。
另一焊盘结构和电路包括功率MOSFET和ESD保护器件网络，其连接至一共有的焊盘且具有ESD保护器件网络至第二焊盘的连接，其中功率MOSFET包括源极焊盘，其只在测试器件和ESD保护网络之后连接至第二焊盘。
另一焊盘结构包括两个ESD保护电路，两个均单片地集成入功率MOSFET管芯且只在测试功率MOSFET和二极管完成之后在功率MOSFET的栅极和源极之间电连接。
本发明的另一方面是通过将它们的栅极氧化物经受短持续时间的高于4MV/cm但小于8MV/cm的高电场来永久破坏具有脆弱栅极氧化物的功率MOSFET。强电场使得脆弱部件无用，使得筛选工艺可以从制造的产品的总体去除这样的部件。任何ESD网络或器件不经受在氧化物质量筛选和测试期间出现的高电压，而是只在已经完成筛选之后横跨栅极氧化物端子连接ESD保护网络。
附图说明
图1A是具有已知ESD保护电路的功率MOSFET的电路图。
图1B是图1A的MOSFET的栅极电流(通过栅极焊盘)和栅极至源极电压关系的理想曲线。
图1C和图1D分别是平面和沟槽功率MOSFET的已知半导体结构的横截面图，两个均由图1A的电路图代表。
图1E是包括多对背对背二极管的一种ESD保护电路的功率MOSFET的电路图。
图2A和2B分别是示出ESD二极管泄漏的电压和温度的依存关系特性的对数和线性曲线图，该泄漏是通过图1A的功率MOSFET的栅极焊盘的电流的主要组分。
图2C包含示出施加的栅极电压电平对好的和有缺陷的功率MOSFET的寿命的影响的曲线。
图2D包含示出在有和没有充分的ESD保护的情况下ESD对功率MOSFET的影响的曲线。
图2E是二氧化硅的介电断裂(dielectric rupture)对一般在功率MOSFET中使用的栅极结构的电场强度典型例的范围的全域直方图。
图3包含示出施加的栅极电压和电场与探测功率MOSFET中有缺陷的栅极氧化物所需的时间的影响的曲线。
图4是依据本发明的实施例制造和测试方法的流程图。
图5A和5B分别是依据本发明的实施例的具有分开的栅极和二极管焊盘的功率MOSFET在测试期间和最后组装之后的电路图。
图6A和6B分别示出功率MOSFET的焊盘在测试期间和引线键合之后的横截面图。
图7A是示出依据本发明的实施例的封装的功率MOSFET中引线键合的平面图。
图7B是依据本发明的实施例的功率MOSFET的包括栅极和二极管焊盘的半导体结构的横截面图。
图7C示出图7B的结构中分开的键合引线至栅极和二极管焊盘的连接。
图8A、8B和8C是依据本发明的实施例具有栅极和二极管焊盘上的焊料凸点的功率MOSFET的制造和测试期间所遇到的半导体结构的横截面图。
图9是依据本发明的实施例具有多个栅极焊盘和多个二极管焊盘用于包括多对背对背二极管的ESD保护电路的功率MOSFET的电路图。
图10和11是依据本发明的实施例的具有单一栅极焊盘和单一二极管焊盘用于包括多对背对背二极管的ESD保护电流的功率MOSFET的电路图。
不同的图中使用相同的参考标记指示相似或相同的元件。
具体实施方式
半导体产品的制造对于可测试性与设计的原理的一致性能够极大地有益于功率MOSFET或其它引入ESD保护二极管的独立器件的生产。具体地，如果该器件和其相关的ESD保护电路可以被分开地测试，制造方法可以更好地识别诸如功率MOSFET的器件中的缺陷和从总体去除有缺陷的部件。依据本发明的一方面，晶片工艺形成具有用于器件和ESD保护电路的分开的焊盘的半导体结构。在晶片级或在芯片级，测试设备可以接触ESD保护电路的焊盘，且与器件分开测试ESD保护电路。相似地，测试设备可以接触器件的焊盘且分开测试器件。ESD保护电路不阻碍器件的测试。如果器件和ESD保护电路共享焊盘，则器件的测试可以因此使用比否则可能使用的更高的电压。因此测试可以迅速地识别器件或ESD保护电路中的缺陷，且如需要从制造的产品的总体去除有缺陷的部件(或防止其进一步的使用)或防止该有缺陷的部件的进一步的使用。在测试之后，封装工艺可以电连接ESD保护电路来提供所需的器件的ESD保护。如果ESD二极管和器件的电连接通过在测试期间限制最大电压，或者通过增加过多的与ESD器件相关的泄漏使得器件测试没有意义，从而干扰了器件的测试，所公开的制造方法和原理特别有益。该条件一般当ESD二极管形成为多晶硅的层时发生，该材料已知产生有泄漏的PN结。
图4是依据本发明的实施例的功率MOSFET(或半导体器件)的制造和测试方法260的流程图。方法260包括晶片制造262、晶片探测或测试264、管芯分离和组装或封装266以及产品的最后测试268。
晶片制造262可以使用任何期望的技术，包括那些在本领域中众所周知的技术来制造包含多个管芯的晶片。如晶片制造方法262的步骤272所示，晶片制造在每个管芯上形成至少一个ESD保护电路的焊盘，且ESD保护电路的焊盘从功率MOSFET的栅极、漏极或源极接触的焊盘分开。(为了简化术语，ESD保护电路的焊盘有时称为“二极管焊盘”，因为ESD保护电路通常包含二极管)。
应注意在本说明书中术语“焊盘”用于最广泛的意义，作为任何来自芯片的对半导体器件的电连接，无论使用引线键合、焊料凸点、导电环氧、微加工弹簧，或任何在半导体元件和芯片内促进对金属导电层的电连接的其它装置。芯片上电连接(无论使用一个或几个前述技术的任意组合)连接来自半导体芯片的导体，其可能是封装引线框架、印刷电路板导电迹线、模块或混和集成电路内的导电迹线、或多个芯片封装内的导体，只要芯片外的(off-chip)连接是电导体。
每个管芯中的ESD保护电路和功率MOSFET可以是传统的结构，除了二极管焊盘在管芯上之外，其中ESD保护电路的操作所需的连接的至少一个不在晶片内。以下描述二极管焊盘的具体的设置的实例来说明依据本发明的电路设置的实例。
在晶片探测工艺264期间，利用通过二极管焊盘的电信号的测试274测试ESD保护电路的操作。如果ESD保护电路不能按需执行，管芯会被废弃(由此避免如果不合规格的管芯在使用期间遇到ESD现象管芯过早失效)。
如果ESD保护电路通过测试274，则测试275测试功率MOSFET。测试275可以在栅极氧化物执行过载测试且使用正常运行的ESD保护电路不会允许的栅极电压。较高的过载测试电压导致具有潜在的栅极氧化物缺陷的功率MOSFET更快地失效。高栅极过载导致有缺陷的氧化物断裂，引起栅极短路。施加过载后短路的MOSFET栅极氧化物将不能通过栅极泄漏测试。无过载的栅极相反将很有可能通过栅极泄漏测试，尽管包含潜在的缺陷。
由此，测试275可以在短时间内测试和去除有缺陷的功率MOSFET，与高生产能力和低制造成本一致。另外，利用该方法，有缺陷的和脆弱元件将不能从测试和组装过程中存活，且因此对顾客和这样的产品的用户不引起可靠性的危险。另外，由于ESD保护和功率MOSFET(或半导体器件)测试在组装之前，坏的部件不会被组装。在组装之前去除有缺陷的和脆弱的元件避免可能在组装器件和最后的测试操作期间失效的部件的附加的成本，进一步减少总的制造成本。
去除有缺陷的元件所用的过载条件依赖于被测试的缺陷。对于功率MOSFET，最大的失效模式是栅极氧化物质量失效，特别地对于具有在蚀刻的沟槽中和沿蚀刻的沟槽的侧壁形成的栅极氧化物的器件更是如此。这样的氧化物的质量不仅依赖于氧化条件，而且依赖于清洁和沟槽蚀刻条件。氧化物相关的缺陷不仅代表在功率MOSFET制造中的成品率损失的最大的组成部分，而且代表最大的ESD和潜在的氧化物缺陷失效的危险。
为了测试和筛选氧化物质量，包含无缺陷的二氧化硅的栅极氧化物通常对于厚氧化物在8MV/cm失效而对于薄氧化物在10MV/cm失效。对于较薄层(通常在200以下)在介电体中雪崩击穿的临界电场改善的原因是隧道电流的增加减少了高动量载流子的影响。由于介电体可以在半临界电场运行下，即，4至5MV/cm下容易地无限期地存活，所以短的筛选操作必须比临界电场的大约一半的该电场大而比雪崩临界电场小。在该范围内，场越高，筛选和淘汰有缺陷的产品所需的测试时间越短。
理论上，筛选测试可以因此从导致介电体中雪崩的临界电场的60％至90％执行。但是，实际上，最大场的60％可能在适当的时间内不能筛选所有的缺陷。相反地，雪崩场的90％可能实际上损伤某些此前没有缺陷的器件。因此，65％至80％的电场强度更实际，而推荐临界场的70％至75％。
将场强转化为栅极至源极电压VGS依赖于氧化物厚度，且由等式VGS＝Xox×Eaval给出，其中VGS是施加的栅极电压，Xox是氧化物厚度，而Eaval是表1所示的雪崩的临界电场。
表1用于去除潜在的氧化物缺陷的栅极过过载条件的实例
  氧化物厚度()   临界场(MV/cm)   雪崩VGS(V)   65％-85％VGS过载范围(V)  70％VGS目标过载(V)
  1000   8   80   52-64  56
  500   8   40   26-32  28
  300   8   24   15.6-19.2  16.8
  200   8   16   10.4-12.8  11.2
  150   9   13.5   8.8-10.8  9.5
  100   10   10   6.5-8.0  7.0
组装工艺266期间，诸如锯或划的传统的技术切割晶片且分开管芯用于封装。依据本发明的一方面，组装工艺266包括连接ESD保护电路的一个或更多的焊盘(例如，二极管焊盘)与功率MOSFET的一个或更多的焊盘(例如，栅极焊盘或源极焊盘)的工艺。在封装期间二极管焊盘或诸焊盘的连接按所需连接ESD保护电路或来保护功率MOSFET。在更宽的意义上，由ESD器件或保护电路成为与需要保护的器件、元件或电路并联连接(其中ESD保护和需要保护的元件在组装工艺之前没有并联)，组装工艺完成电路。
存在连接ESD保护电路的焊盘和功率MOSFET的焊盘的多种技术。以下进一步描述某些用于焊盘连接的封装技术和结构。所使用连接技术将一般地依赖于焊盘的位置和封装的期望的类型(例如，反转片封装、板上芯片或具有引线键合的封装)。
在组装或封装266之后，最后测试268在步骤278中决定是否封装的产品是好的或有缺陷的。有缺陷的产品被废弃。因为用于检测和去除有缺陷的产品的更严格的过载条件发生在先，所以利用产品的通常的操作规范的常规的偏置条件执行最后的测试。
图5A显示包含具有二极管焊盘302的ESD保护电路的半导体管芯300的电路图。管芯300还包括具有栅极焊盘301、源极焊盘303和漏极焊盘304的MOSFET 308。MOSFET 308可以是包括多个具有诸如图1C或1D所示的水平或垂直沟道的晶体管单元的功率MOSFET。可选的电阻器305位于MOSFET 308的栅极焊盘301和栅极之间，且PN二极管309位于源极焊盘303和漏极焊盘304之间。
二极管焊盘302连接背对背齐纳二极管306和307，其位于二极管焊盘302和源极焊盘303之间。在管芯300中，二极管焊盘302被分开，且除了通过二极管306和307的连接之外从MOSFET 308的焊盘301、303和304电隔离。图1A的器件100与管芯300的不同之处在于二极管104和105在器件100中连接于栅极焊盘101和源极焊盘102之间，不像在管芯300中二极管305和306不连接至栅极焊盘301。
栅极焊盘301和二极管焊盘302的分离允许测试MOSFET 308而不受来自ESD保护电路的干扰。具体地，与栅极焊盘301连接的测试器可以控制施加于MOSFET 308的栅极的电压且提高栅极电压至接近或高于ESD保护电路中的二极管306和307的击穿电压。另外，连接二极管焊盘302和源极焊盘303的传统的测试器可以测试二极管306和307的运行。
在管芯300的一实施例中，二极管焊盘302与栅极焊盘301相邻，使得栅极焊盘301和二极管焊盘302通过覆盖功率管芯300的绝缘层或钝化层而位于相同的开口中。图5B代表组装后的封装320，其中栅极键合引线的键合球(bond ball)310电接触栅极焊盘301且相似地短路栅极焊盘301和二极管焊盘302，由此完成ESD二极管和栅极氧化物的并联连接。
图6A显示包括栅极焊盘301和二极管焊盘302的管芯300的部分的横截面图，栅极焊盘301和二极管焊盘302分别包含金属焊盘353A和353B。焊盘(通常为Al、Al-Si或Al-Cu-Si)位于绝缘层351上(通常为SiO2或玻璃)，且可以包括势垒或改善绝缘层351与键合金属焊盘353A和353B之间粘接的粘接层352。键合金属焊盘353A和353B可以在管芯300上的任意位置形成，且在图6A中，键合金属焊盘353A和353B位于部分的P型本体或深P+区350上。栅极焊盘301和MOSFET的栅极的电连接以及二极管焊盘302和二极管306和307的电连接在图6A中未示出的部分的管芯300中制作。
由旋涂玻璃(SOG)、硅酸磷玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、或氮化硅制成的绝缘钝化层355中的开口具有开口，其允许来自测试系统的探测器354接触焊盘353A和353B用于测试。图6A中，部分的绝缘层355保留于焊盘353A和353B之间的间隙，但是可替换的，在绝缘层355中形成开口的蚀刻工艺可以从间隙去除材料。在本发明的示范性实施例中，单一开口暴露部分的金属焊盘353A和353B。每个键合金属焊盘353A和353B的尺寸依赖于引线键合的尺寸，但是通常将不小于50×50μm且经常可以是100×100μm或更大。钝化层355被遮蔽且横跨金属焊盘353A和353B从金属焊盘353A和353B之间的间隙去除。
如图5B的示意图和6B的横截面所示，该结构允许利用引线键合360的传统的引线键合工艺来形成接触和电连接焊盘301和302(即，结构上为元件353A和353B)的键合球连接310。采用引线键合360和球键合310，图5B的器件具有连接的ESD保护电路来在ESD冲击期间保护MOSFET 308的栅极免受损伤。
图7A示意性地显示用于包含具有ESD保护的功率MOSFET的引线键合封装380的布局。注射成型塑料382隔离并保护管芯383，且保持引线和管芯于原位，而引线框架部分381A、381B和381C提供用于分别与管芯383中的功率MOSFET的漏极、源极和栅极电连接的外部引线。
在封装380中，在管芯383的背面上的漏极焊盘或接触连接于引线框架部分381A(漏极引线)，该部分包括电连接和用于热传导的通道。导电粘接剂可以电连接功率MOSFET的漏极焊盘(管芯的背侧)与引线框架部分381A。自引线框架部分381A延伸的引线由此提供与功率MOSFET的漏极的电连接。
引线框架部分381B(源极引线)在管芯383的表面上利用传统的技术引线连接(wire bonded)至源极焊盘(未显示)。自引线框架部分381B延伸的引线由此通过引线384提供与功率MOSFET的源极的电连接。或者，金属夹可以用于将引线框架连接至MOSFET的源极金属。
引线385电连接引线框架部分381C(栅极引线)至管芯383上的栅极焊盘386。另一引线387连接引线框架部分381C与管芯383上的二极管焊盘388。与栅极焊盘386和二极管焊盘388均连接的引线框架381C提供功率MOSFET和ESD保护电路之间所需的电连接，且还提供用于电连接功率MOSFET的栅极的外部引线。
图7B是如图7A中的将焊盘404和405引线键合至引线框架之前在管芯383中的结构400的横截面。作为焊盘结构的实例，焊盘404和405具有粘接层463，其加强焊盘404和405与下面的绝缘层402的粘接。该粘接层可能在功率MOSFET中还用作厚绝缘层(通常为铝-铜-硅)和硅平台区(源极本体接触)之间的势垒金属。通常地，势垒材料是集成电路和功率MOSFET制造中形成为接触掩模工序的标准部分的氮化钛(TiN)。焊盘404和405可以处于管芯383上的任意位置，但是在图7B中位于P本体区401之上。
在绝缘或钝化层406中的分开的开口暴露部分的栅极焊盘404和二极管焊盘405。开口具有一般依据封装工艺的需要选择的尺寸且可以分开任何期望的距离。图7B显示分开的探测器407，其通过层406中的开口接触焊盘404和405用于测试如上述的MOSFET和ESD保护电路。
图7C示出在测试之后当分开的引线键合407连接栅极焊盘404和二极管焊盘405至引线框架时的结构410。
图8A示出二极管焊盘405和栅极焊盘404的可选结构。焊盘405和404具有通过焊料凸点423的外部的电连接。为了形成焊料凸点423，诸如钨(W)或钛(Ti)的材料的势垒层421和诸如钛镍(Ti-Ni)的材料的焊盘层422形成于绝缘体406中的焊盘开口中和该开口的周围。可以利用传统的诸如构图的沉积或镀的技术来形成这样的层。诸如银锡(Ag-Sn)焊料或铅锡(Pb-Sn)焊料的材料的焊料凸点423利用传统的技术形成于焊盘层422上。
图8B示出探测器431可以接触焊料凸点423，用于分开功率MOSFET和ESD保护电路的测试。
图8C显示测试之后和倒装封装工艺之后的结构440的横截面，该封装工艺贴附包含功率MOSFET的管芯于诸如印刷电路板或金属引线框架的衬底(未显示)。焊料回流工艺连接凸点423至导电区或迹线图案441。在结构440中，倒装片封装工艺连接栅极焊盘404和二极管焊盘405上的焊料凸点423至衬底的相同的导电区441。
本发明的上述实施例示出器件的结构和方法，所示器件包括一个栅极焊盘和一个二极管焊盘，其如图5A所示被分开用于测试，且如图5B所示电连接，以利ESD保护电路的正常运行。许多其它的结构是可能的。
图9是包括功率MOSFET 512和ESD保护电路的管芯500。管芯500包括连接于功率MOSFET 512的源极和漏极的源极焊盘505和漏极焊盘506，以及在漏极焊盘506和源极焊盘505之间连接的齐纳二极管513。功率MOSFET512具有两个栅极焊盘501和503。栅极焊盘503位于功率MOSFET512的栅极和电阻元件507之间，且栅极焊盘501连接至电阻元件507的一端，其相对于栅极焊盘503。可以通过测试探测器接触焊盘503、505和506来测试功率MOSFET 512。
为了ESD保护，管芯500还包括在第一二极管焊盘502和源极焊盘505之间连接的背对背二极管508和509。背对背二极管510和511相似地在第二二极管焊盘504和源极焊盘505之间连接。采用该结构，可以通过探测器接触二极管焊盘502和源极焊盘505来测试二极管508和509，且可以通过探测器接触二极管焊盘504和源极焊盘505来测试二极管510和511。
在测试之后，封装工艺连接栅极焊盘501至二极管焊盘502，并连接栅极焊盘503至二极管焊盘504，使得ESD保护以与图1E的器件200中的ESD保护相似的方式运行。一般地，焊盘501和502连接至包含管芯500的封装的外部端子。
焊盘503和504不需要外部连接但可以利用上述的技术连接。例如，重叠焊盘503和504(相似于图6B中所示的键合)的单一引线键合或焊料凸点可以电连接焊盘503和504。对于连接至焊盘503和504的单一的引线键合，从引线键合的引线可以被省略、切开或连接至没有外部端子的引线框架。可替换的，一端键合至栅极焊盘503而另一端键合至二极管焊盘504的引线可以电连接焊盘503和504。在另一可选实例中，在焊盘503和504上的分开的焊料凸点可以连接至倒装片封装中的衬底的相同的导电区或印刷电路板上，且导电区不需要至外部端子或电路的连接。
图10是管芯600的电路图，管芯600对于与图9的管芯500的相同的ESD保护电路具有不同的焊盘。具体地，管芯600具有单一的栅极焊盘601和单一的二极管焊盘602，且二极管510连接至功率MOSFET 512的栅极和电阻元件507。另外，二极管508连接至栅极焊盘601，而不是连接至二极管焊盘，且二极管509和511连接至二极管焊盘602。
对管芯600而言，接触栅极焊盘602、源极焊盘603、和漏极焊盘506的测试系统可以测试功率MOSFET而不受来自ESD保护电路的干扰。接触栅极焊盘601和二极管焊盘602的测试系统可以测试ESD保护电路，尽管焊盘的数量的减小不允许测试二极管508和509与测试二极管510和511分开。
在测试之后，连接二极管焊盘602至源极焊盘603使得ESD保护电路的运行能够保护功率MOSFET 512。二极管焊盘602和栅极焊盘603可以利用用于连接栅极和二极管焊盘接触的任何技术连接。
图11是包括具有ESD保护电路的功率MOSFET 710的管芯700的电路图。管芯700包括栅极焊盘701，其通过电阻元件705连接至MOSFET 710的栅极。漏极焊盘或接触703连接至功率MOSFET 710的漏极，且源极焊盘704连接至功率MOSFET 710的源极。功率MOSFET中保护器件不被击穿的二极管711位于漏极焊盘703和源极焊盘704之间。为了ESD保护，器件管芯700包括四个二极管706、707、708和709，其在二极管焊盘702和源极焊盘704之间串联连接。二极管706和707连接为背对背，如二极管708和709。
除了ESD保护电路的不同之外，可以以与图5A的器件500相同的方式测试管芯700，利用用于测试功率MOSFET 710的焊盘701、703和704以及用于测试ESD保护电路的焊盘702和704。测试之后，封装工艺连接栅极焊盘701至二极管焊盘702来使ESD保护电路起作用。
虽然参考特别的实施例具体描述了本发明，该描述只是本发明的应用的实例且不应作为限制。例如，虽然以上的实施例使用特定类型的ESD保护电路，本发明的原理可以更一般地用可以从所保护的器件分开的ESD保护电路的任何类型或设计来得到使用。实施例所公开的各种其它改编和组合在由权利要求所界定的本发明的范围内。

Claims (28)

1.一种制造半导体器件的方法，包括：
制造管芯，所述管芯包括器件和静电放电保护电路，所述器件具有第一焊盘，所述静电放电保护电路具有第二焊盘；
利用电连接至所述第一焊盘的测试系统测试所述器件；以及
测试之后，连接所述第一焊盘和所述第二焊盘，其中所述静电放电电路在连接所述第一焊盘和所述第二焊盘之后起到保护所述器件免受静电放电破坏的作用。
2.如权利要求1所述的方法，其中，所述器件包括功率MOSFET，且所述管芯包括栅极焊盘，所述栅极焊盘连接至管芯中的功率MOSFET的栅极。
3.如权利要求2所述的方法，其中，测试所述器件包括当静电放电保护电路起作用时，对所述功率MOSFET的栅极施加比静电放电保护电路允许的更高的电压。
4.如权利要求2所述的方法，其中，所述第一焊盘是所述功率MOSFET的栅极焊盘。
5.如权利要求2所述的方法，其中，所述第一焊盘是源极焊盘，所述源极焊盘连接至所述MOSFET的源极。
6.如权利要求1所述的方法，其中，在连接所述第一焊盘和所述第二焊盘之前，所述方法还包括利用电连接至第二焊盘的测试系统测试静电放电保护电路。
7.如权利要求1所述的方法，其中，在所述管芯是包含多个管芯的晶片的部分的情况下执行测试。
8.如权利要求7所述的方法，其中，在所述管芯从所述晶片分离之后连接所述第一焊盘和所述第二焊盘。
9.如权利要求1所述的方法，其中，在封装所述管芯期间连接所述第一焊盘和所述第二焊盘。
10.如权利要求1所述的方法，其中，连接所述第一焊盘和所述第二焊盘包括形成连接所述第一焊盘和第二焊盘的引线键合。
11.如权利要求1所述的方法，其中，连接所述第一焊盘和所述第二焊盘包括：
连接第一引线至所述第一焊盘和至引线框架的一部分；和
连接第二引线至所述第二焊盘和至所述引线框架的一部分。
12.如权利要求11所述的方法，其中所述引线框架的部分包括外部引线，所述外部引线在包含所述管芯的封装中提供到所述第一和第二焊盘的电连接。
13.如权利要求1所述的方法，其中，连接所述第一焊盘和所述第二焊盘包括：
在所述第一焊盘上形成第一导电凸点；
在所述第二焊盘上形成第二导电凸点；以及
连接所述第一导电凸点和所述第二导电凸点至导电区。
14.如权利要求13所述的方法，其中，连接所述第一导电凸点和所述第二导电凸点至导电区包括：
使所述管芯的表面接触包括所述导电区的衬底，在所述表面上形成有所述第一和第二导电凸点；和
执行回流工艺，所述回流工艺连接所述导电凸点至所述导电区。
15.一种制造半导体器件的方法，包括：
制造管芯，所述管芯包括器件和静电放电保护电路，所述器件具有第一焊盘，所述静电放电保护电路具有第二焊盘；
利用电连接至所述第二焊盘的测试系统测试所述静电放电保护电路；以及
测试之后，连接所述第一焊盘和所述第二焊盘，其中所述静电放电保护电路在连接所述第一焊盘和所述第二焊盘之后起到保护所述器件免受静电放电破坏的作用。
16.一种半导体器件，包括管芯，所述半导体器件包括：
晶体管，具有第一焊盘；和
静电放电保护电路，具有第二焊盘，其中所述静电放电保护电路只在连接所述第一焊盘和所述第二焊盘之后起到保护所述器件免受静电放电破坏的作用。
17.如权利要求16所述的器件，其中，所述静电放电保护电路包括：
第一二极管，具有连接至所述第二焊盘的正极；和
第二二极管，所述第二二极管的负极连接至所述第一二极管的负极。
18.如权利要求17所述的器件，其中，所述第二二极管的正极电连接至所述晶体管的栅极。
19.如权利要求18所述的器件，还包括电阻元件，所述电阻元件电连接所述第二二极管的正极至所述晶体管的栅极。
20.如权利要求18所述的器件，其中，在所述管芯内，所述第一焊盘电连接至所述晶体管的源极。
21.如权利要求17所述的器件，其中，所述第二二极管的正极电连接至所述晶体管的源极。
22.如权利要求21所述的器件，其中，在所述管芯内，所述第一焊盘电连接至所述晶体管的栅极。
23.如权利要求16所述的器件，其中，所述管芯还包括绝缘层，所述绝缘层位于所述晶体管和静电放电保护电路之上，所述绝缘层包括连续的开口，所述开口暴露部分的所述第一焊盘和部分的所述第二焊盘。
24.如权利要求23所述的器件，还包括引线键合，所述引线键合位于所述绝缘层中的所述开口中，其中，所述引线键合横跨所述第一和第二焊盘之间的间隙延伸，且电连接所述第一焊盘和所述第二焊盘。
25.如权利要求24所述的器件，还包括：引线框架；和引线，所述引线从所述引线键合至部分的所述引线框架延伸。
26.如权利要求16所述的器件，还包括：
引线框架；
第一引线，键合至所述第一焊盘和所述引线框架；和
第二引线，键合至所述第二焊盘和所述引线框架，其中，所述第一和第二焊盘通过所述第一和第二引线以及所述引线框架电连接。
27.如权利要求16所述的器件，还包括：
第一导电凸点，在所述第一焊盘上；
第二导电凸点，在所述第二焊盘上；以及
导电区，贴附到所述第一和第二导电凸点。
28.如权利要求27所述的器件，其中，所述导电区是部分的衬底，其键合至所述管芯用于形成倒装片封装。
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