JP2002094008A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JP2002094008A JP2002094008A JP2000284584A JP2000284584A JP2002094008A JP 2002094008 A JP2002094008 A JP 2002094008A JP 2000284584 A JP2000284584 A JP 2000284584A JP 2000284584 A JP2000284584 A JP 2000284584A JP 2002094008 A JP2002094008 A JP 2002094008A
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Abstract
(57)【要約】
【課題】 スクライブＴＥＧの信頼性を向上させる。
【解決手段】 ＬＳＩ形成領域と、このＬＳＩ形成領域
の周辺に形成されたスクライブライン領域と、このスク
ライブライン領域上に形成された少なくとも一つのスク
ライブＴＥＧ（ＬＰ抵抗２４）とを有し、全面を第１の
保護膜３０及びポリイミドから成る第２の保護膜３１で
被覆したものにおいて、前記ＬＰ抵抗２４以外のスクラ
イブライン領域上に形成された第１の保護膜３０及び第
２の保護膜３１が除去されていることを特徴とする。
の周辺に形成されたスクライブライン領域と、このスク
ライブライン領域上に形成された少なくとも一つのスク
ライブＴＥＧ（ＬＰ抵抗２４）とを有し、全面を第１の
保護膜３０及びポリイミドから成る第２の保護膜３１で
被覆したものにおいて、前記ＬＰ抵抗２４以外のスクラ
イブライン領域上に形成された第１の保護膜３０及び第
２の保護膜３１が除去されていることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、更に言えば、ポリイミドから成る保護
膜を有する半導体装置とその製造方法に関する。
製造方法に関し、更に言えば、ポリイミドから成る保護
膜を有する半導体装置とその製造方法に関する。
【０００２】
【従来の技術】従来、水分や不純物の浸入を防止し、か
つ機械的強度を向上させる目的で、半導体装置をＳｉ3
Ｎ4膜等から成る保護膜を被覆することが行われてい
た。しかし、このような対策を行った場合であっても、
パッケージング時に生じる応力が半導体装置の特性に悪
影響を及ぼすことが判明したことから、近年では、上記
保護膜上に重ねてポリイミドから成る保護膜を形成する
ことが一般に行われている。
つ機械的強度を向上させる目的で、半導体装置をＳｉ3
Ｎ4膜等から成る保護膜を被覆することが行われてい
た。しかし、このような対策を行った場合であっても、
パッケージング時に生じる応力が半導体装置の特性に悪
影響を及ぼすことが判明したことから、近年では、上記
保護膜上に重ねてポリイミドから成る保護膜を形成する
ことが一般に行われている。
【０００３】このポリイミドは高い粘性を有するので、
パッケージング時に加わる応力が緩和されて、半導体装
置の特性変動等を防止することができる。
パッケージング時に加わる応力が緩和されて、半導体装
置の特性変動等を防止することができる。
【０００４】以下、従来の半導体装置の製造方法を図面
を参照しながら説明する。
を参照しながら説明する。
【０００５】図７は、全面にポリイミドから成る保護膜
を形成した状態を示す断面図である。ＬＳＩ形成領域に
は集積回路（図示省略）とボンディングパッドが形成さ
れ、一方、スクライブライン領域には、電気的特性等を
モニターするためのスクライブＴＥＧとして、例えばモ
ニター用ＭＯＳトランジスタが形成されている。
を形成した状態を示す断面図である。ＬＳＩ形成領域に
は集積回路（図示省略）とボンディングパッドが形成さ
れ、一方、スクライブライン領域には、電気的特性等を
モニターするためのスクライブＴＥＧとして、例えばモ
ニター用ＭＯＳトランジスタが形成されている。
【０００６】図７において、１は半導体基板、２はＬＯ
ＣＯＳ酸化膜である。３は前記スクライブライン領域上
に設けられたスクライブＴＥＧとしてのモニター用ＭＯ
Ｓトランジスタ３であって、ソース・ドレイン領域４と
ゲート酸化膜５とゲート電極６とから成る。
ＣＯＳ酸化膜である。３は前記スクライブライン領域上
に設けられたスクライブＴＥＧとしてのモニター用ＭＯ
Ｓトランジスタ３であって、ソース・ドレイン領域４と
ゲート酸化膜５とゲート電極６とから成る。
【０００７】また、７はＢＰＳＧ膜で、８は第１の金属
膜で、９は層間絶縁膜で、１０は前記第１の金属膜８上
にコンタクト形成される第２の金属膜で、第１及び第２
の金属膜８，１０とからボンディングパッド１１が形成
されている。
膜で、９は層間絶縁膜で、１０は前記第１の金属膜８上
にコンタクト形成される第２の金属膜で、第１及び第２
の金属膜８，１０とからボンディングパッド１１が形成
されている。
【０００８】更に、１２は第１の保護膜であって、プラ
ズマＣＶＤ−ＳｉＯ2膜上にプラズマＣＶＤ−Ｓｉ3Ｎ4
膜等が形成されている。
ズマＣＶＤ−ＳｉＯ2膜上にプラズマＣＶＤ−Ｓｉ3Ｎ4
膜等が形成されている。
【０００９】そして、前記第１の保護膜１２上にポリイ
ミドから成る第２の保護膜１３が形成されている。
ミドから成る第２の保護膜１３が形成されている。
【００１０】次に、図８において、前記ボンディングパ
ッド１１及びスクライブライン領域上に開口を有するレ
ジスト膜（ＰＲ）１４を形成する。このとき、アルカリ
系現像液によりポリイミドがエッチングされるので、ボ
ンディングパッド１１及びスクライブライン領域上にあ
ったポリイミドが同時に除去される。
ッド１１及びスクライブライン領域上に開口を有するレ
ジスト膜（ＰＲ）１４を形成する。このとき、アルカリ
系現像液によりポリイミドがエッチングされるので、ボ
ンディングパッド１１及びスクライブライン領域上にあ
ったポリイミドが同時に除去される。
【００１１】続いて、図９において、前記レジスト膜１
４を除去し、開口を有する第２の保護膜１３をマスクに
して第１の保護膜１２をプラズマエッチングし、ボンデ
ィングパッド１１を露出させる。
４を除去し、開口を有する第２の保護膜１３をマスクに
して第１の保護膜１２をプラズマエッチングし、ボンデ
ィングパッド１１を露出させる。
【００１２】更に、ダイシング装置により、スクライブ
ライン領域を切断してチップの状態に加工する。
ライン領域を切断してチップの状態に加工する。
【００１３】そして、ボンディングパッド１１上にボン
ディングワイヤーを形成する（図示省略）。ここで、上
記工程において、スクライブライン領域上のポリイミド
を除去しているのは、上記ダイシング装置のカッターの
刃の劣化を防止し、加工精度及び効率の向上を図るため
である。
ディングワイヤーを形成する（図示省略）。ここで、上
記工程において、スクライブライン領域上のポリイミド
を除去しているのは、上記ダイシング装置のカッターの
刃の劣化を防止し、加工精度及び効率の向上を図るため
である。
【００１４】
【発明が解決しようとする課題】上述したようにスクラ
イブライン領域上のポリイミドを除去しているためにス
クライブライン領域上の第１の保護膜も全面エッチング
されてしまう。そのため、スクライブＴＥＧの特性が、
第１の保護膜で被覆されている半導体装置の特性と整合
しないことがわかった。
イブライン領域上のポリイミドを除去しているためにス
クライブライン領域上の第１の保護膜も全面エッチング
されてしまう。そのため、スクライブＴＥＧの特性が、
第１の保護膜で被覆されている半導体装置の特性と整合
しないことがわかった。
【００１５】例えば、スクライブＴＥＧとして上記モニ
ター用ＭＯＳトランジスタをみた場合に、当該モニター
用ＭＯＳトランジスタのしきい値電圧が、平均して０．
１Ｖ〜０．２Ｖ、最大で０．５Ｖ程度変動してしまうこ
とを実験で見い出した。また、同様にスクライブＴＥＧ
としてモニター用ＬＰ抵抗をみた場合、図１０に示すよ
うにエッチング時間が長くなるにつれて抵抗値が上昇し
てしまうことを実験で見い出した。即ち、このモニター
用ＬＰ抵抗が、第１の保護膜で被覆されているＬＰ抵抗
よりもその抵抗値が高くなり、ＬＳＩ内部のデバイス特
性のモニターとしての信頼性が低下することがわかっ
た。
ター用ＭＯＳトランジスタをみた場合に、当該モニター
用ＭＯＳトランジスタのしきい値電圧が、平均して０．
１Ｖ〜０．２Ｖ、最大で０．５Ｖ程度変動してしまうこ
とを実験で見い出した。また、同様にスクライブＴＥＧ
としてモニター用ＬＰ抵抗をみた場合、図１０に示すよ
うにエッチング時間が長くなるにつれて抵抗値が上昇し
てしまうことを実験で見い出した。即ち、このモニター
用ＬＰ抵抗が、第１の保護膜で被覆されているＬＰ抵抗
よりもその抵抗値が高くなり、ＬＳＩ内部のデバイス特
性のモニターとしての信頼性が低下することがわかっ
た。
【００１６】ここで、図１０について説明すると、第１
及び第２の保護膜１２，１３のエッチング時間が０分の
ときのＬＰ抵抗値がおよそ１８ＫΩであり（図中ａ
点）、同じくエッチング時間がＸ１分のとき（ジャスト
エッチ＋α程度）のＬＰ抵抗値がおよそ２２ＫΩであり
（図中ｂ点）、同じくエッチング時間がＸ２分のとき
（ジャストエッチ＋５０％オーバー程度）のＬＰ抵抗値
がおよそ２７ＫΩとなっている（図中ｃ点）。尚、当該
ＬＰ抵抗の規格値は１９Ｖ（図中の一点鎖線を参照）
で、図中点線で示した領域（１６ＫΩ〜２５ＫΩ）が当
該ＬＰ抵抗の規格範囲である。
及び第２の保護膜１２，１３のエッチング時間が０分の
ときのＬＰ抵抗値がおよそ１８ＫΩであり（図中ａ
点）、同じくエッチング時間がＸ１分のとき（ジャスト
エッチ＋α程度）のＬＰ抵抗値がおよそ２２ＫΩであり
（図中ｂ点）、同じくエッチング時間がＸ２分のとき
（ジャストエッチ＋５０％オーバー程度）のＬＰ抵抗値
がおよそ２７ＫΩとなっている（図中ｃ点）。尚、当該
ＬＰ抵抗の規格値は１９Ｖ（図中の一点鎖線を参照）
で、図中点線で示した領域（１６ＫΩ〜２５ＫΩ）が当
該ＬＰ抵抗の規格範囲である。
【００１７】
【課題を解決するための手段】そこで、本発明の半導体
装置は、ＬＳＩ形成領域と、このＬＳＩ形成領域の周辺
に形成されたスクライブライン領域と、このスクライブ
ライン領域上に形成された少なくとも一つのスクライブ
ＴＥＧとを有し、全面を第１の保護膜及びポリイミドか
ら成る第２の保護膜で被覆したものにおいて、前記スク
ライブＴＥＧ以外のスクライブライン領域上に形成され
た第１の保護膜及び第２の保護膜が除去されていること
を特徴とする。
装置は、ＬＳＩ形成領域と、このＬＳＩ形成領域の周辺
に形成されたスクライブライン領域と、このスクライブ
ライン領域上に形成された少なくとも一つのスクライブ
ＴＥＧとを有し、全面を第１の保護膜及びポリイミドか
ら成る第２の保護膜で被覆したものにおいて、前記スク
ライブＴＥＧ以外のスクライブライン領域上に形成され
た第１の保護膜及び第２の保護膜が除去されていること
を特徴とする。
【００１８】これにより、スクライブＴＥＧと実際のＬ
ＳＩとが、同一構造を持つため、ＬＳＩ内部のデバイス
特性のモニターとしての信頼性が向上する。
ＳＩとが、同一構造を持つため、ＬＳＩ内部のデバイス
特性のモニターとしての信頼性が向上する。
【００１９】また、本発明の半導体装置は、ＬＳＩ形成
領域と、このＬＳＩ形成領域の周辺に形成されたスクラ
イブライン領域と、このスクライブライン領域上に形成
された少なくとも一つのスクライブＴＥＧとを有し、全
面を第１の保護膜及びポリイミドから成る第２の保護膜
で被覆したものにおいて、前記スクライブＴＥＧ上にボ
ンディングパッド形成用に成膜した金属膜を残膜させた
ことを特徴とする。
領域と、このＬＳＩ形成領域の周辺に形成されたスクラ
イブライン領域と、このスクライブライン領域上に形成
された少なくとも一つのスクライブＴＥＧとを有し、全
面を第１の保護膜及びポリイミドから成る第２の保護膜
で被覆したものにおいて、前記スクライブＴＥＧ上にボ
ンディングパッド形成用に成膜した金属膜を残膜させた
ことを特徴とする。
【００２０】これにより、前記金属膜が第１及び第２の
保護膜をエッチングする際のエッチングストッパとして
働くので、スクライブＴＥＧに与えるダメージの影響が
軽減できる。
保護膜をエッチングする際のエッチングストッパとして
働くので、スクライブＴＥＧに与えるダメージの影響が
軽減できる。
【００２１】
【発明の実施の形態】以下、本発明の半導体装置とその
製造方法に係る一実施形態について図面を参照しながら
説明する。
製造方法に係る一実施形態について図面を参照しながら
説明する。
【００２２】図１は、ポリイミドから成る保護膜を全面
に形成した状態を示す断面図である。ＬＳＩ形成領域に
は集積回路とボンディングパッドが形成され、一方、ス
クライブライン領域には、電気的特性等をモニターする
ためのスクライブＴＥＧ（以下の説明では、Ｐ型不純物
拡散層によるＬＰ抵抗とする。）が形成されている。
に形成した状態を示す断面図である。ＬＳＩ形成領域に
は集積回路とボンディングパッドが形成され、一方、ス
クライブライン領域には、電気的特性等をモニターする
ためのスクライブＴＥＧ（以下の説明では、Ｐ型不純物
拡散層によるＬＰ抵抗とする。）が形成されている。
【００２３】図１において、２１は一導電型、例えばＰ
型の半導体基板で、２２はＬＯＣＯＳ酸化膜である。２
３は前記ＬＳＩ形成領域に形成されたＬＰ抵抗で、２４
は前記スクライブライン領域上に形成されたスクライブ
ＴＥＧとしてのモニター用ＬＰ抵抗である。
型の半導体基板で、２２はＬＯＣＯＳ酸化膜である。２
３は前記ＬＳＩ形成領域に形成されたＬＰ抵抗で、２４
は前記スクライブライン領域上に形成されたスクライブ
ＴＥＧとしてのモニター用ＬＰ抵抗である。
【００２４】また、２５はＢＰＳＧ膜で、２６Ａ，２６
Ｂ，２６Ｃは第１の金属膜（Ａｌ，Ａｌ−Ｓｉ，Ａｌ−
Ｃｕ，Ａｌ−Ｓｉ−Ｃｕ等）で、２７は層間絶縁膜で、
２８はその上に形成された第２の金属膜（Ａｌ，Ａｌ−
Ｓｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｃｕ等）で、第１及び
第２の金属膜２６Ａ，２８とからボンディングパッド２
９が形成され、第１の金属膜２６ＢがＬＳＩ形成領域内
のＰ＋拡散層にコンタクトして前記ＬＰ抵抗２３を形成
し、第１の金属膜２６Ｃがスクライブライン領域内のＰ
＋拡散層にコンタクトして前記モニター用ＬＰ抵抗２４
を形成している。
Ｂ，２６Ｃは第１の金属膜（Ａｌ，Ａｌ−Ｓｉ，Ａｌ−
Ｃｕ，Ａｌ−Ｓｉ−Ｃｕ等）で、２７は層間絶縁膜で、
２８はその上に形成された第２の金属膜（Ａｌ，Ａｌ−
Ｓｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｃｕ等）で、第１及び
第２の金属膜２６Ａ，２８とからボンディングパッド２
９が形成され、第１の金属膜２６ＢがＬＳＩ形成領域内
のＰ＋拡散層にコンタクトして前記ＬＰ抵抗２３を形成
し、第１の金属膜２６Ｃがスクライブライン領域内のＰ
＋拡散層にコンタクトして前記モニター用ＬＰ抵抗２４
を形成している。
【００２５】更に、３０は第１の保護膜であって、プラ
ズマＣＶＤ−ＳｉＯ2膜上にプラズマＣＶＤ−Ｓｉ3Ｎ4
膜等が形成されている。
ズマＣＶＤ−ＳｉＯ2膜上にプラズマＣＶＤ−Ｓｉ3Ｎ4
膜等が形成されている。
【００２６】そして、前記第１の保護膜３０上にポリイ
ミドから成る第２の保護膜３１が形成されている。
ミドから成る第２の保護膜３１が形成されている。
【００２７】次に、図２において、前記ボンディングパ
ッド２９及びスクライブＴＥＧ上以外のスクライブライ
ン領域上に開口を有するレジスト膜３２を形成する。こ
のとき、アルカリ系現像液によりポリイミドがエッチン
グされるので、ボンディングパッド２９及びスクライブ
ＴＥＧ上以外のスクライブライン領域上にあったポリイ
ミドが同時に除去される。
ッド２９及びスクライブＴＥＧ上以外のスクライブライ
ン領域上に開口を有するレジスト膜３２を形成する。こ
のとき、アルカリ系現像液によりポリイミドがエッチン
グされるので、ボンディングパッド２９及びスクライブ
ＴＥＧ上以外のスクライブライン領域上にあったポリイ
ミドが同時に除去される。
【００２８】続いて、図３において、前記レジスト膜３
２を除去し、開口を有する第２の保護膜３１をマスクに
して第１の保護膜３０のプラズマエッチングを行い、ボ
ンディングパッド２９を露出させる。このとき、スクラ
イブＴＥＧ（ＬＰ抵抗２４）上の第１及び第２の保護膜
３０，３１はエッチングされないため、ＬＳＩ形成領域
内のＬＰ抵抗２３と同じ構造を持つため、デバイス特性
をモニターする際の信頼性が向上する。
２を除去し、開口を有する第２の保護膜３１をマスクに
して第１の保護膜３０のプラズマエッチングを行い、ボ
ンディングパッド２９を露出させる。このとき、スクラ
イブＴＥＧ（ＬＰ抵抗２４）上の第１及び第２の保護膜
３０，３１はエッチングされないため、ＬＳＩ形成領域
内のＬＰ抵抗２３と同じ構造を持つため、デバイス特性
をモニターする際の信頼性が向上する。
【００２９】更に、ダイシング装置により、スクライブ
ライン領域を切断してチップの状態に加工する。
ライン領域を切断してチップの状態に加工する。
【００３０】このとき、スクライブライン領域全体に占
めるスクライブＴＥＧ面積の割合は小さいため、スクラ
イブＴＥＧ上に第１及び第２の保護膜３０，３１が残膜
していても、従来に比してダイシングの際に刃を極端に
いためるという問題は生じない。
めるスクライブＴＥＧ面積の割合は小さいため、スクラ
イブＴＥＧ上に第１及び第２の保護膜３０，３１が残膜
していても、従来に比してダイシングの際に刃を極端に
いためるという問題は生じない。
【００３１】そして、図示した説明は省略するが、ボン
ディングパッド２９上にボンディングワイヤーを形成す
る。
ディングパッド２９上にボンディングワイヤーを形成す
る。
【００３２】このように本発明では、スクライブＴＥＧ
上の保護膜を残膜させることで、スクライブＴＥＧが実
際のＬＳＩと同じ構造を持つことになり、スクライブＴ
ＥＧとしての信頼性が向上する。
上の保護膜を残膜させることで、スクライブＴＥＧが実
際のＬＳＩと同じ構造を持つことになり、スクライブＴ
ＥＧとしての信頼性が向上する。
【００３３】以下、本発明の他の実施形態について図面
を参照しながら説明する。
を参照しながら説明する。
【００３４】尚、他の実施形態の特徴は、スクライブＴ
ＥＧ上にボンディングパッド形成用に成膜した金属膜を
残膜させることで、当該金属膜が第１及び第２の保護膜
をエッチングする際のエッチングストッパとなり、スク
ライブＴＥＧに与えるエッチングダメージを軽減するこ
とができる。
ＥＧ上にボンディングパッド形成用に成膜した金属膜を
残膜させることで、当該金属膜が第１及び第２の保護膜
をエッチングする際のエッチングストッパとなり、スク
ライブＴＥＧに与えるエッチングダメージを軽減するこ
とができる。
【００３５】以下の説明では、スクライブＴＥＧとして
モニター用ＭＯＳトランジスタが形成されているものと
して説明するが、一実施形態と同様にＬＰ抵抗が形成さ
れたものであっても同様である。
モニター用ＭＯＳトランジスタが形成されているものと
して説明するが、一実施形態と同様にＬＰ抵抗が形成さ
れたものであっても同様である。
【００３６】図４において、４１は一導電型、例えばＰ
型の半導体基板で、４２はＬＯＣＯＳ酸化膜である。４
３はモニター用ＭＯＳトランジスタであって、ソース・
ドレイン領域４４とゲート酸化膜４５とゲート電極４６
とから成る。
型の半導体基板で、４２はＬＯＣＯＳ酸化膜である。４
３はモニター用ＭＯＳトランジスタであって、ソース・
ドレイン領域４４とゲート酸化膜４５とゲート電極４６
とから成る。
【００３７】４７はＢＰＳＧ膜で、４８は第１の金属膜
（Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｃｕ
等）で、４９は層間絶縁膜で、５０Ａ，５０Ｂはその上
に形成された第２の金属膜（Ａｌ，Ａｌ−Ｓｉ，Ａｌ−
Ｃｕ，Ａｌ−Ｓｉ−Ｃｕ等）で、４８，５０Ａとからボ
ンディングパッド５１が形成されている。そして、前記
第２の金属膜５０Ｂは、後述する第１及び第２の保護膜
のエッチング時におけるエッチングストッパと成る。
（Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｃｕ
等）で、４９は層間絶縁膜で、５０Ａ，５０Ｂはその上
に形成された第２の金属膜（Ａｌ，Ａｌ−Ｓｉ，Ａｌ−
Ｃｕ，Ａｌ−Ｓｉ−Ｃｕ等）で、４８，５０Ａとからボ
ンディングパッド５１が形成されている。そして、前記
第２の金属膜５０Ｂは、後述する第１及び第２の保護膜
のエッチング時におけるエッチングストッパと成る。
【００３８】更に、５２は第１の保護膜であって、プラ
ズマＣＶＤ−ＳｉＯ2膜上にプラズマＣＶＤ−Ｓｉ3Ｎ4
膜等が形成されている。
ズマＣＶＤ−ＳｉＯ2膜上にプラズマＣＶＤ−Ｓｉ3Ｎ4
膜等が形成されている。
【００３９】そして、前記第１の保護膜５２上にポリイ
ミドから成る第２の保護膜５３が形成されている。
ミドから成る第２の保護膜５３が形成されている。
【００４０】次に、図５において、前記ボンディングパ
ッド５１及びスクライブライン領域上に開口を有するレ
ジスト膜（ＰＲ）５４を形成する。このとき、アルカリ
系現像液によりポリイミドがエッチングされるので、ボ
ンディングパッド５１及びスクライブライン領域上にあ
ったポリイミドが同時に除去される。
ッド５１及びスクライブライン領域上に開口を有するレ
ジスト膜（ＰＲ）５４を形成する。このとき、アルカリ
系現像液によりポリイミドがエッチングされるので、ボ
ンディングパッド５１及びスクライブライン領域上にあ
ったポリイミドが同時に除去される。
【００４１】続いて、図６において、前記レジスト膜５
４を除去し、開口を有する第２の保護膜５３をマスクに
して第１の保護膜５２のプラズマエッチングを行い、ボ
ンディングパッド５１を露出させる。
４を除去し、開口を有する第２の保護膜５３をマスクに
して第１の保護膜５２のプラズマエッチングを行い、ボ
ンディングパッド５１を露出させる。
【００４２】このとき、前記第２の金属膜５２Ｂの存在
により、スクライブＴＥＧとしてのＭＯＳトランジスタ
４３上に形成された層間絶縁膜４９はエッチングされな
い。そのため、スクライブＴＥＧは、従来ほどエッチン
グダメージを受けることがなくなり、デバイス特性のモ
ニターとしての信頼性が向上する。
により、スクライブＴＥＧとしてのＭＯＳトランジスタ
４３上に形成された層間絶縁膜４９はエッチングされな
い。そのため、スクライブＴＥＧは、従来ほどエッチン
グダメージを受けることがなくなり、デバイス特性のモ
ニターとしての信頼性が向上する。
【００４３】そして、ダイシング装置により、スクライ
ブライン領域を切断してチップの状態に加工する。
ブライン領域を切断してチップの状態に加工する。
【００４４】このとき、スクライブライン領域全体に占
めるスクライブＴＥＧ面積の割合は小さいため、スクラ
イブＴＥＧ上に金属膜５２Ｂが残膜していても、従来に
比してダイシングの際に刃を極端にいためるという問題
は生じない。
めるスクライブＴＥＧ面積の割合は小さいため、スクラ
イブＴＥＧ上に金属膜５２Ｂが残膜していても、従来に
比してダイシングの際に刃を極端にいためるという問題
は生じない。
【００４５】そして、図示した説明は省略するが、ボン
ディングパッド５１上にボンディングワイヤーを形成す
る。
ディングパッド５１上にボンディングワイヤーを形成す
る。
【００４６】更に言えば、前記金属膜５２Ｂを接地電極
と接続したりして、半導体基板と同電位に設定し、スク
ライブＴＥＧをこの金属膜により電気的にシールドする
ことで、プラズマエッチング工程によるチャージアップ
の影響を抑止できる。
と接続したりして、半導体基板と同電位に設定し、スク
ライブＴＥＧをこの金属膜により電気的にシールドする
ことで、プラズマエッチング工程によるチャージアップ
の影響を抑止できる。
【００４７】
【発明の効果】本発明によれば、スクライブＴＥＧ上に
保護膜を残膜させることで、スクライブＴＥＧが実際の
ＬＳＩと同じ構造を持つため、スクライブＴＥＧとして
の信頼性が向上する。
保護膜を残膜させることで、スクライブＴＥＧが実際の
ＬＳＩと同じ構造を持つため、スクライブＴＥＧとして
の信頼性が向上する。
【００４８】また、スクライブＴＥＧ上にボンディング
パッド形成用の金属膜を残膜させることで、当該金属膜
が保護膜のエッチング時のエッチングストッパとなり、
スクライブＴＥＧへのエッチングダメージが軽減され、
スクライブＴＥＧとしての信頼性が向上する。
パッド形成用の金属膜を残膜させることで、当該金属膜
が保護膜のエッチング時のエッチングストッパとなり、
スクライブＴＥＧへのエッチングダメージが軽減され、
スクライブＴＥＧとしての信頼性が向上する。
【図１】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図２】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図３】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図４】本発明の他の実施形態の半導体装置の製造方法
を示す断面図である。
を示す断面図である。
【図５】本発明の他の実施形態の半導体装置の製造方法
を示す断面図である。
を示す断面図である。
【図６】本発明の他の実施形態の半導体装置の製造方法
を示す断面図である。
を示す断面図である。
【図７】従来の半導体装置の製造方法を示す断面図であ
る。
る。
【図８】従来の半導体装置の製造方法を示す断面図であ
る。
る。
【図９】従来の半導体装置の製造方法を示す断面図であ
る。
る。
【図１０】従来の課題を説明するための図である。
Claims (4)
- 【請求項１】 ＬＳＩ形成領域と、このＬＳＩ形成領域
の周辺に形成されたスクライブライン領域と、このスク
ライブライン領域上に形成された少なくとも一つのスク
ライブＴＥＧとを有し、全面を第１の保護膜及びポリイ
ミドから成る第２の保護膜で被覆した半導体装置におい
て、 前記スクライブＴＥＧ以外のスクライブライン領域上に
形成された第１の保護膜及び第２の保護膜が除去されて
いることを特徴とする半導体装置。 - 【請求項２】 ＬＳＩ形成領域と、このＬＳＩ形成領域
の周辺に形成されたスクライブライン領域と、このスク
ライブライン領域上に形成された少なくとも一つのスク
ライブＴＥＧとを有し、全面を第１の保護膜及びポリイ
ミドから成る第２の保護膜で被覆した半導体装置におい
て、 前記スクライブＴＥＧ上にボンディングパッド形成用に
成膜した金属膜を残膜させたことを特徴とする半導体装
置。 - 【請求項３】 ＬＳＩ形成領域と、このＬＳＩ形成領域
の周辺に形成されたスクライブライン領域と、このスク
ライブライン領域上に形成された少なくとも一つのスク
ライブＴＥＧとを有し、全面を第１の保護膜及びポリイ
ミドから成る第２の保護膜で被覆した半導体装置の製造
方法において、 前記第２の保護膜上に形成した少なくとも前記スクライ
ブＴＥＧ以外のスクライブライン領域上に開口を有する
レジスト膜をマスクにして当該第２の保護膜をエッチン
グし、このエッチングされた第２の保護膜をマスクにし
て前記第１の保護膜をエッチングする工程を具備したこ
とを特徴とする半導体装置の製造方法。 - 【請求項４】 ＬＳＩ形成領域と、このＬＳＩ形成領域
の周辺に形成されたスクライブライン領域と、このスク
ライブライン領域上に形成された少なくとも一つのスク
ライブＴＥＧとを有し、全面を第１の保護膜及びポリイ
ミドから成る第２の保護膜で被覆した半導体装置の製造
方法において、 ボンディングパッド形成時に前記スクライブＴＥＧ上に
ボンディングパッド形成用に成膜した金属膜を残膜させ
る工程と、 全面に前記第１の保護膜及び前記第２の保護膜を形成す
る工程と、 前記第２の保護膜上に形成した前記ボンディングパッド
上及び前記スクライブライン領域上に開口を有するレジ
スト膜をマスクにして当該第２の保護膜をエッチング
し、このエッチングされた第２の保護膜をマスクにして
前記第１の保護膜をエッチングする工程とを具備したこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000284584A JP2002094008A (ja) | 2000-09-20 | 2000-09-20 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000284584A JP2002094008A (ja) | 2000-09-20 | 2000-09-20 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002094008A true JP2002094008A (ja) | 2002-03-29 |
Family
ID=18768769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000284584A Pending JP2002094008A (ja) | 2000-09-20 | 2000-09-20 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002094008A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005191334A (ja) * | 2003-12-26 | 2005-07-14 | Matsushita Electric Ind Co Ltd | 半導体ウェーハ |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02250349A (ja) * | 1989-03-24 | 1990-10-08 | Hitachi Ltd | 半導体装置の製造方法およびそれに用いる半導体ウエハ |
| JPH03129855A (ja) * | 1989-10-16 | 1991-06-03 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JPH06283416A (ja) * | 1993-03-30 | 1994-10-07 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JPH0837218A (ja) * | 1994-07-25 | 1996-02-06 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JPH11251458A (ja) * | 1998-02-27 | 1999-09-17 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
-
2000
- 2000-09-20 JP JP2000284584A patent/JP2002094008A/ja active Pending
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