JPS59100559A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59100559A JPS59100559A JP21160682A JP21160682A JPS59100559A JP S59100559 A JPS59100559 A JP S59100559A JP 21160682 A JP21160682 A JP 21160682A JP 21160682 A JP21160682 A JP 21160682A JP S59100559 A JPS59100559 A JP S59100559A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- semiconductor device
- layer
- electrode outlet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
- H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
- H01L2224/02165—Reinforcing structures
- H01L2224/02166—Collar structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05073—Single internal layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05556—Shape in side view
- H01L2224/05558—Shape in side view conformal layer on a patterned surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Wire Bonding (AREA)
- Non-Volatile Memory (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体装置の耐湿性、耐イオン性を向上さ
せるようにした構造に関するものである。
せるようにした構造に関するものである。
従来、半導体装置の耐湿性は、特にプラスチック・モー
ルドパッケージで問題になっており、パッケージ内部の
湿気、またはパッケージの亀裂による外部からの侵入湿
気が半導体装置の金属体層を腐食させ、入出力端子のリ
ーク電流の増大、またｌ−ｉ動作不能という症状となる
。耐イオン性は、特に不揮発性メモリで問題となってお
り、たとえば、浮遊ゲートに電子を注入して情報の書き
込みを行々うＦＡＭＯ８（Ｆｌｏａｔｉｎｇ Ｇａｔｅ
Ａｖａｌａｎｃｈｅ １ｎｊｅｃ−ｔｉｏｎ ＭＯＳ
）など電子をたくわえる不揮発性メモリはその電荷によ
って、内部からアルカリイオンを引きつける作用があり
、アルカリイオンがメモリトランジスタのだくわえてい
る電子の電界を打ち消すほど引きつけられると、記憶し
ている情報の“１ｌｌｌ、ＩＩＱｌｌが反転し、誤動作
をする。
ルドパッケージで問題になっており、パッケージ内部の
湿気、またはパッケージの亀裂による外部からの侵入湿
気が半導体装置の金属体層を腐食させ、入出力端子のリ
ーク電流の増大、またｌ−ｉ動作不能という症状となる
。耐イオン性は、特に不揮発性メモリで問題となってお
り、たとえば、浮遊ゲートに電子を注入して情報の書き
込みを行々うＦＡＭＯ８（Ｆｌｏａｔｉｎｇ Ｇａｔｅ
Ａｖａｌａｎｃｈｅ １ｎｊｅｃ−ｔｉｏｎ ＭＯＳ
）など電子をたくわえる不揮発性メモリはその電荷によ
って、内部からアルカリイオンを引きつける作用があり
、アルカリイオンがメモリトランジスタのだくわえてい
る電子の電界を打ち消すほど引きつけられると、記憶し
ている情報の“１ｌｌｌ、ＩＩＱｌｌが反転し、誤動作
をする。
これらの信頼性特性上の欠点は、半導体装置に一般に用
いられているゲート酸化物の二酸化けい素（以下、Ｓ
ｉｏ ２という）とともに、金属導電体層（一般にはア
ルミニウム）の断線防止用としてその金属導電体層下に
設けられるリンシリケートガラス膜（以下、ＰＳＧ膜と
いう）にアルカリイオンを吸着する作用があるからであ
る。
いられているゲート酸化物の二酸化けい素（以下、Ｓ
ｉｏ ２という）とともに、金属導電体層（一般にはア
ルミニウム）の断線防止用としてその金属導電体層下に
設けられるリンシリケートガラス膜（以下、ＰＳＧ膜と
いう）にアルカリイオンを吸着する作用があるからであ
る。
次に、この欠点を改善するだめの従来例を第１図に示す
。第１図は半導体装置のチップ端の断面図である。（１
）は半導体基板、（２）は半導体基板（１）に形成され
たトランジスタやダイオード等の素子部、（３）は素子
部（２）の表面保護用のＳ ｘ Ｏ２膜、（４）はＰＳ
Ｇ膜（５〜１５モ／ｌ／％のリンを含む） 、（５）は
ガラスコート才たはナイトライドコートをして々る水分
を通サナいパッシベーション膜でアル。
。第１図は半導体装置のチップ端の断面図である。（１
）は半導体基板、（２）は半導体基板（１）に形成され
たトランジスタやダイオード等の素子部、（３）は素子
部（２）の表面保護用のＳ ｘ Ｏ２膜、（４）はＰＳ
Ｇ膜（５〜１５モ／ｌ／％のリンを含む） 、（５）は
ガラスコート才たはナイトライドコートをして々る水分
を通サナいパッシベーション膜でアル。
第１図に示す従来例では、半導体テップの周辺を８１０
２ （”）とＰＳＧ膜（４）が直接外部にさらされない
ヨウにパッシベーション膜（５）でおおっているので半
導体チップ側面外部からのアルカリイオン、不純物等の
侵入を防止することができる。
２ （”）とＰＳＧ膜（４）が直接外部にさらされない
ヨウにパッシベーション膜（５）でおおっているので半
導体チップ側面外部からのアルカリイオン、不純物等の
侵入を防止することができる。
しかしながら、上述の技術では、耐湿性または耐イオン
性の問題は完全に解決されない。半導体チップをパンケ
ージングし半導体装置とするためには、パンケージリー
ド足と半導体チップの内部回路とを電気的に接続する必
要があり、第２図のように半導体チップ内にパッシベー
ション膜穴（６）を設けて、その直下に電極引出口（ボ
ンディングバンド）（７）を設ける０この電極引出口（
７）は、ウェハテスト時における針での接触、またはパ
ッケージリング時における金属線の接触による衝撃によ
って一部分が取れ直下のＰＳＧ膜（４）が表面ＫｊＩ出
することがある。また、電極引出口（７）周辺のパッシ
ベーション膜（５）は、上記説明による衝撃によってク
ランクが入りゃすい０その結果、アルカリイオン、不純
物等は、露出したＰＳＧ膜またはノくツシペーション膜
のクラックから侵入しやすくなり１信頼性特性を非常に
損うという欠点があった。
性の問題は完全に解決されない。半導体チップをパンケ
ージングし半導体装置とするためには、パンケージリー
ド足と半導体チップの内部回路とを電気的に接続する必
要があり、第２図のように半導体チップ内にパッシベー
ション膜穴（６）を設けて、その直下に電極引出口（ボ
ンディングバンド）（７）を設ける０この電極引出口（
７）は、ウェハテスト時における針での接触、またはパ
ッケージリング時における金属線の接触による衝撃によ
って一部分が取れ直下のＰＳＧ膜（４）が表面ＫｊＩ出
することがある。また、電極引出口（７）周辺のパッシ
ベーション膜（５）は、上記説明による衝撃によってク
ランクが入りゃすい０その結果、アルカリイオン、不純
物等は、露出したＰＳＧ膜またはノくツシペーション膜
のクラックから侵入しやすくなり１信頼性特性を非常に
損うという欠点があった。
この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、電極引出口直下またはその周辺
のＰＳＧ膜、 ８１０２膜を選択的、または全面に取り
除き内部回路のＰＳＧ膜、Ｓ１０□膜とけ分離し、アル
カリイオン、不純物等が内部回路のＰＳＧ膜、 ５ｘ０
２膜に伝わらないようにすることによって高信頼性特性
を得ることのできる半導体装置を提供することを目的と
している。
ためになされたもので、電極引出口直下またはその周辺
のＰＳＧ膜、 ８１０２膜を選択的、または全面に取り
除き内部回路のＰＳＧ膜、Ｓ１０□膜とけ分離し、アル
カリイオン、不純物等が内部回路のＰＳＧ膜、 ５ｘ０
２膜に伝わらないようにすることによって高信頼性特性
を得ることのできる半導体装置を提供することを目的と
している。
以下、この発明の一実施例を図について説明する。第３
図、第４図において従来例と同一符号は同一部分または
相当部分を示す。第３図はこの実施例の電極引出口部の
断面図であり、第４図はその平面図である。（８〕はト
ランジスタのゲートに用いるのと同一の導電体層（通常
、多結晶シリコン）である。
図、第４図において従来例と同一符号は同一部分または
相当部分を示す。第３図はこの実施例の電極引出口部の
断面図であり、第４図はその平面図である。（８〕はト
ランジスタのゲートに用いるのと同一の導電体層（通常
、多結晶シリコン）である。
この実施例の構造は、電極引出口（７）層下のＰＳＧ膜
を第３図のように電極引出口（７）を越える広さで取り
除き、電極引出口（７）直下のＰＳＧ膜（４ａ）と内部
回路のＰＳＧ膜（４ｂ）とを分離し、その分離部忙は、
水分を通さないパッシベーション膜（５）を形成してい
る。このような構造を用いるので電極引出口（７）の一
部が取れＰＳＧ膜（４ａ）が露出され、アルカリイオン
、不純物等が侵入しても内部回路の方には進行できない
。さらに、従来に比べて内部回路ノＰＳＧ 膜（ａｂ）
は、パッシベーションＰＩＡ Ｋ （６） カらの距離
を長くすることができ、パッシベーション膜（５）にク
ランク発生してもＰＳＧ膜（４ｂ）へのアルカリイオン
、不純物等の侵入を軽減できる。
を第３図のように電極引出口（７）を越える広さで取り
除き、電極引出口（７）直下のＰＳＧ膜（４ａ）と内部
回路のＰＳＧ膜（４ｂ）とを分離し、その分離部忙は、
水分を通さないパッシベーション膜（５）を形成してい
る。このような構造を用いるので電極引出口（７）の一
部が取れＰＳＧ膜（４ａ）が露出され、アルカリイオン
、不純物等が侵入しても内部回路の方には進行できない
。さらに、従来に比べて内部回路ノＰＳＧ 膜（ａｂ）
は、パッシベーションＰＩＡ Ｋ （６） カらの距離
を長くすることができ、パッシベーション膜（５）にク
ランク発生してもＰＳＧ膜（４ｂ）へのアルカリイオン
、不純物等の侵入を軽減できる。
以上のように耐湿性、耐イオン性が向上し信頼性特性の
すぐれた半導体装置が得られる。
すぐれた半導体装置が得られる。
なお、ＰＳＧ膜を敗り除く方法は、通常のＭＯ８半導体
プロセスで用いる多結晶シリコン、捷たは拡散層と金属
体層とを接続するためのコンタクトマスクを用いてプラ
スマエツテング等で取り除くことができる。このような
手法を用いるので、電極引出口（７）の下には、多結晶
シリコン（８）を置かないと８ｉ０゜膜（３）までエツ
チングされるので電極引出口（′ｌ）と半導体基板（１
）が接触し、好ましくない。
プロセスで用いる多結晶シリコン、捷たは拡散層と金属
体層とを接続するためのコンタクトマスクを用いてプラ
スマエツテング等で取り除くことができる。このような
手法を用いるので、電極引出口（７）の下には、多結晶
シリコン（８）を置かないと８ｉ０゜膜（３）までエツ
チングされるので電極引出口（′ｌ）と半導体基板（１
）が接触し、好ましくない。
なお、第５図に示す他の実施例のようにＰＳＧ膜（４ｂ
）ｉ多結晶シリコン（８）端に接しないようにすれば、
ＰＳＧ膜（４ｂ〕と８１０２膜（３）とが同時に一部取
り除かれてその分離領域にはパッシベーション膜（５）
が入り、史に耐湿性、耐イオン性が向上する○また、第
６図に示す更に他の実施例のように電極引出口（７）直
下のＰＳＧ膜を取シ除くようにすれば、電極引出口（７
）の腐蝕を防ぐことも期待できる。というのは、電極引
出口（７）の直下にＰＳＧ膜（４ａ）が存在して、電極
引出口（７）に孔が発生しＰＥＧ膜（４ａ）が露出した
場合、ＰＳＧ膜は高濃度のリン（５〜１５モルチ）を含
んでいるので吸湿性が高く、電極引出口（７）を腐蝕さ
すことがあるためである。
）ｉ多結晶シリコン（８）端に接しないようにすれば、
ＰＳＧ膜（４ｂ〕と８１０２膜（３）とが同時に一部取
り除かれてその分離領域にはパッシベーション膜（５）
が入り、史に耐湿性、耐イオン性が向上する○また、第
６図に示す更に他の実施例のように電極引出口（７）直
下のＰＳＧ膜を取シ除くようにすれば、電極引出口（７
）の腐蝕を防ぐことも期待できる。というのは、電極引
出口（７）の直下にＰＳＧ膜（４ａ）が存在して、電極
引出口（７）に孔が発生しＰＥＧ膜（４ａ）が露出した
場合、ＰＳＧ膜は高濃度のリン（５〜１５モルチ）を含
んでいるので吸湿性が高く、電極引出口（７）を腐蝕さ
すことがあるためである。
以上のように、この発明によれば、電極引出口の少なく
とも端部の下のＰＳＧ膜を取り除くようにしたので耐湿
性、耐イオン性が向上し、追加プロセスも必要としない
ので半導体装置が安価にでき信頼性特性の良好なものが
得られるという効果がある。
とも端部の下のＰＳＧ膜を取り除くようにしたので耐湿
性、耐イオン性が向上し、追加プロセスも必要としない
ので半導体装置が安価にでき信頼性特性の良好なものが
得られるという効果がある。
第１図は従来の半導体装置のチップ端の断面図、第２図
は従来の半導体装置の電極引出口部分を示す断面図、第
３図はこの発明の一実施例の電極引出口部分の断面図、
第４図は第３図の平面図、第５図はこの発明の他の実施
例の電極引出口部分の〃ｆ面図、第６図はこの発明の更
に他の実施例の電極引出口部分の断面図である。 図において、（１）は半導体基板、（３）は第１の絶縁
膜（酸化シリコン膜） 、（４）は第２の絶縁膜（リン
シリケートガラス膜） 、（５）は第３の絶縁膜Ｃノく
ツンベーション膜） 、（７）は電極引出口、（８）は
導電体ｊぐ；（ポリシリコン層）である。 なお、図中同一符号は同一″！、たけ相当部分を示す。 代理人 葛野信−（外１耀） 第１１で 第２図 Ｘ ゑ、′Ｓ４図 第５１χＩ 第６図 手続補正書（自発） ８２４８ 昭和 年 １」ｌ 柿許庁長宮殿 ］ 事件の表示 特願昭ｂ７−２１１６０６号２
、発明の名称 半導体装置 ３、補正をする者 ５、 補正の対象 明細書の特許請求の範囲の欄 ６、 補正の内容 （１）明細書の特許請求の範囲を添付別紙記載の通シに
訂正する。 ７、添付書類の目録 訂正後の特許請求の範囲を示す書面 １通以上 特許請求の範囲 （１） 表面上に第１の絶縁膜を有し内部に半導体素
子が形成された半導体基板の上記半導体素子の形成領域
以外の部位の上の上記第１の絶縁膜上に第２の絶縁膜、
金属体層および第３の絶縁膜が順次形成場れ、上記半導
体素子の所要個所に電気的に接続でれた上記金属体層の
一部が上記第３の絶縁膜で覆われずに露出して電極引出
口を構成する半導体装置において、少なくとも、上記第
２の絶線膜の上記電極引出口の周縁部分に対応する部分
を除去し、上記第１の絶縁膜上の上記電極引出口に対応
する部分に少なくとも当該部分の上記金属体層の周縁位
置に達する導電体層を埋設し、上記金属体層の少なくと
も周縁部が上記導電体層に接するようにしたことを特徴
とラーる半導体装置。 （２） 導電体層にも第２の絶縁膜にも扱われない第
（２）の絶縁膜の部分を除去したことを特徴とする特許
請求の範囲第１項記載の半導体装置。 （３） ｉ５電体層と金属体層との間には第２の絶縁
層がイネ在しないようにしたことを特徴とする特許請求
の範囲第１項または第２項記載の半導体装置。 （４）第１の絶縁膜は酸化シリコン膜、第２の絶縁膜は
リンシリケートガラス膜、第３の絶縁膜がガラス膜であ
ることを特徴とする特許請求の範囲第１項ないし第３項
のいずれかに記載の半導体装置。 （５）第１の絶縁膜は酸化シリコン膜、第２の絶Ｍ膜は
リンシリケートガラス膜、第３の絶縁膜は窒化シリコン
膜であることを特徴とする特許請求の範囲第１項ないし
第３項のいずれかに記載の半導体装置。 （６）導電体層がポリシリコン層であることを特徴とす
る特許請求の範囲第１項ないし第５狽のいずれかに記載
の半導体装置。
は従来の半導体装置の電極引出口部分を示す断面図、第
３図はこの発明の一実施例の電極引出口部分の断面図、
第４図は第３図の平面図、第５図はこの発明の他の実施
例の電極引出口部分の〃ｆ面図、第６図はこの発明の更
に他の実施例の電極引出口部分の断面図である。 図において、（１）は半導体基板、（３）は第１の絶縁
膜（酸化シリコン膜） 、（４）は第２の絶縁膜（リン
シリケートガラス膜） 、（５）は第３の絶縁膜Ｃノく
ツンベーション膜） 、（７）は電極引出口、（８）は
導電体ｊぐ；（ポリシリコン層）である。 なお、図中同一符号は同一″！、たけ相当部分を示す。 代理人 葛野信−（外１耀） 第１１で 第２図 Ｘ ゑ、′Ｓ４図 第５１χＩ 第６図 手続補正書（自発） ８２４８ 昭和 年 １」ｌ 柿許庁長宮殿 ］ 事件の表示 特願昭ｂ７−２１１６０６号２
、発明の名称 半導体装置 ３、補正をする者 ５、 補正の対象 明細書の特許請求の範囲の欄 ６、 補正の内容 （１）明細書の特許請求の範囲を添付別紙記載の通シに
訂正する。 ７、添付書類の目録 訂正後の特許請求の範囲を示す書面 １通以上 特許請求の範囲 （１） 表面上に第１の絶縁膜を有し内部に半導体素
子が形成された半導体基板の上記半導体素子の形成領域
以外の部位の上の上記第１の絶縁膜上に第２の絶縁膜、
金属体層および第３の絶縁膜が順次形成場れ、上記半導
体素子の所要個所に電気的に接続でれた上記金属体層の
一部が上記第３の絶縁膜で覆われずに露出して電極引出
口を構成する半導体装置において、少なくとも、上記第
２の絶線膜の上記電極引出口の周縁部分に対応する部分
を除去し、上記第１の絶縁膜上の上記電極引出口に対応
する部分に少なくとも当該部分の上記金属体層の周縁位
置に達する導電体層を埋設し、上記金属体層の少なくと
も周縁部が上記導電体層に接するようにしたことを特徴
とラーる半導体装置。 （２） 導電体層にも第２の絶縁膜にも扱われない第
（２）の絶縁膜の部分を除去したことを特徴とする特許
請求の範囲第１項記載の半導体装置。 （３） ｉ５電体層と金属体層との間には第２の絶縁
層がイネ在しないようにしたことを特徴とする特許請求
の範囲第１項または第２項記載の半導体装置。 （４）第１の絶縁膜は酸化シリコン膜、第２の絶縁膜は
リンシリケートガラス膜、第３の絶縁膜がガラス膜であ
ることを特徴とする特許請求の範囲第１項ないし第３項
のいずれかに記載の半導体装置。 （５）第１の絶縁膜は酸化シリコン膜、第２の絶Ｍ膜は
リンシリケートガラス膜、第３の絶縁膜は窒化シリコン
膜であることを特徴とする特許請求の範囲第１項ないし
第３項のいずれかに記載の半導体装置。 （６）導電体層がポリシリコン層であることを特徴とす
る特許請求の範囲第１項ないし第５狽のいずれかに記載
の半導体装置。
Claims (6)
- （１）表面上に第１の絶縁膜を有し内部に半導体素子が
形成烙れた半導体基板の上部半導体素子の形成領域以外
の部位の上の上記第１の絶縁膜上に第２の絶縁膜、金属
体層および第３の絶縁膜が順次形成きれ、上記半導体素
子の所要個所に電気的に接続された上記金属体層の一部
が上記第３の絶縁膜で傑われずに露田して電極引出口を
構成する半導体装置において、少なくとも、上記第２の
絶縁膜の上記電極引出口の周縁部分に対応する部分を除
去し、上記第１の絶縁膜上の上記電極引出口に対応する
部分に少なくとも当該部分の上記金属体層の周縁位置に
達する導電体層を埋設し、上記金属体層の少々くとも周
縁部が上記導電体層に接するようにしたことを特徴とす
る半導体装置。 - （２）４重体層にも第２の絶縁膜にも覆われない第２の
絶縁膜の部分を除去したことを特徴とする特許請求の範
囲第１項記載の半導体装置。 - （３）導電体層と金属体層との間には第２のｉｐ３縁層
が存在しないようにしたことを特徴とする特許請求の範
囲第１項址たは第２項記載の半導体装置。 - （４）第１の絶縁膜は酸化シリコン膜、第２の絶縁膜は
リンシリケートガラス膜、第３の絶縁膜がガラス膜であ
ることを特徴とする特許請求の範囲第１項ないし第３項
のいずれかに記載の半導体装置。 - （５）第１の絶縁膜は酸化シリコン膜、第２の絶縁膜は
す′ンシリケートガラス膜、第３の絶縁膜は窒化シリコ
ン膜であることを特徴とする特許請求の範囲第１項ない
し第３項のいずれかに記載の半導体装置。 - （６）誘電体層がポリシリコン層であることを特徴とす
る特許請求の範囲第１項ないし第５項のいずれかに記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21160682A JPS59100559A (ja) | 1982-11-30 | 1982-11-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21160682A JPS59100559A (ja) | 1982-11-30 | 1982-11-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59100559A true JPS59100559A (ja) | 1984-06-09 |
| JPH038583B2 JPH038583B2 (ja) | 1991-02-06 |
Family
ID=16608544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21160682A Granted JPS59100559A (ja) | 1982-11-30 | 1982-11-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59100559A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5070386A (en) * | 1989-08-09 | 1991-12-03 | Seiko Instruments Inc. | Passivation layer structure with through-holes for semiconductor device |
| JP2006351767A (ja) * | 2005-06-15 | 2006-12-28 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57180138A (en) * | 1981-04-30 | 1982-11-06 | Nec Corp | Semiconductor device |
| JPS57202749A (en) * | 1981-06-08 | 1982-12-11 | Toshiba Corp | Semiconductor device |
| JPS58219741A (ja) * | 1982-06-15 | 1983-12-21 | Nippon Gakki Seizo Kk | 半導体装置 |
-
1982
- 1982-11-30 JP JP21160682A patent/JPS59100559A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57180138A (en) * | 1981-04-30 | 1982-11-06 | Nec Corp | Semiconductor device |
| JPS57202749A (en) * | 1981-06-08 | 1982-12-11 | Toshiba Corp | Semiconductor device |
| JPS58219741A (ja) * | 1982-06-15 | 1983-12-21 | Nippon Gakki Seizo Kk | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5070386A (en) * | 1989-08-09 | 1991-12-03 | Seiko Instruments Inc. | Passivation layer structure with through-holes for semiconductor device |
| JP2006351767A (ja) * | 2005-06-15 | 2006-12-28 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH038583B2 (ja) | 1991-02-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1242532A (en) | Input protection arrangement for vlsi intergrated circuit devices | |
| US4628590A (en) | Method of manufacture of a semiconductor device | |
| US9536821B2 (en) | Semiconductor integrated circuit device having protective split at peripheral area of bonding pad and method of manufacturing same | |
| US4472730A (en) | Semiconductor device having an improved moisture resistance | |
| US4005455A (en) | Corrosive resistant semiconductor interconnect pad | |
| US6133625A (en) | Semiconductor device and method for manufacturing the same | |
| JP2000216400A (ja) | 半導体集積回路及びその製造方法 | |
| US20020142526A1 (en) | Structures and methods to minimize plasma charging damage in silicon on insulator devices | |
| JPS59100559A (ja) | 半導体装置 | |
| JPH03101130A (ja) | 半導体装置の製造方法 | |
| KR940008730B1 (ko) | 반도체장치 | |
| US5070386A (en) | Passivation layer structure with through-holes for semiconductor device | |
| JP2748938B2 (ja) | 半導体集積回路装置 | |
| JPH01130545A (ja) | 樹脂封止型半導体装置 | |
| US8008725B2 (en) | Field transistors for electrostatic discharge protection and methods for fabricating the same | |
| KR100575861B1 (ko) | 반도체 소자의 정전기 방지 구조 | |
| JPS6020548A (ja) | 集積回路における入力保護装置 | |
| JP2002094008A (ja) | 半導体装置とその製造方法 | |
| JPS6237822B2 (ja) | ||
| KR100290788B1 (ko) | 반도체 소자의 정전기 방지 구조 | |
| JPS62219541A (ja) | 半導体装置 | |
| JPS60167467A (ja) | 半導体装置 | |
| KR940009351B1 (ko) | 반도체 칩의 에지 시일 및 그 제조방법 | |
| JPH0837218A (ja) | 半導体装置の製造方法 | |
| JPS604263A (ja) | Ｍｏｓ電界効果半導体装置 |