JPS60167467A - 半導体装置 - Google Patents
半導体装置Info
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- JPS60167467A JPS60167467A JP2179084A JP2179084A JPS60167467A JP S60167467 A JPS60167467 A JP S60167467A JP 2179084 A JP2179084 A JP 2179084A JP 2179084 A JP2179084 A JP 2179084A JP S60167467 A JPS60167467 A JP S60167467A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は入力保護回路に用いる半導体装置に関し、特に
クランプＭｌｒＳトランジスタのグー１〜電極の形状に
関するものである。
クランプＭｌｒＳトランジスタのグー１〜電極の形状に
関するものである。
［背景技術］
入力保護回路として第１図に示す電気的等価回路が一般
に知られている。すなわち、図において符号１はパッド
であり、パッド１からの入力信号は、内部回路２に至る
までに、直列接続された入力抵抗３と並列接続されたク
ランプＭＴＳＩ−ランジスタ４とによって異常な入力を
逃がしている（たとえば、特開昭５４−１０１２８３号
公報など）。このような入力保護回路を本発明者等は具
体的に第２図および第３図に示すようなデバイス構造と
して開発した。以下このデバイス構造を説明する。
に知られている。すなわち、図において符号１はパッド
であり、パッド１からの入力信号は、内部回路２に至る
までに、直列接続された入力抵抗３と並列接続されたク
ランプＭＴＳＩ−ランジスタ４とによって異常な入力を
逃がしている（たとえば、特開昭５４−１０１２８３号
公報など）。このような入力保護回路を本発明者等は具
体的に第２図および第３図に示すようなデバイス構造と
して開発した。以下このデバイス構造を説明する。
第２図において、符号１０は半導体基板であって、たと
えばＮ型のシリコン半導体基板である。
えばＮ型のシリコン半導体基板である。
基板１０には比較的厚い５ｉ０２膜１１．．１２によっ
て囲まれた領域にＰ型ウェル１３が形成され、このウェ
ル１−３の内に入力保護回路が形成されている。すなわ
ち、第１図のクランプＭＩＳＩ−ランジスタ４は、比較
的厚いＳｉ○２膜１．４．１２間に形成されており、Ｎ
＋拡散層１−５．１−６、ゲートの５ｉ０２絶縁膜１７
、ポリシリコンのゲー１〜電極１８より成る。第３図の
デバイス平面図においてＰ型ウェル１３は符号３０によ
って示され、ゲート電極１８は符号３１によって示され
、Ｓｉｏ２膜１４は符号３２によって示されている。Ｍ
■Ｓトランジスタ４のＮ＋拡散層１−５は２層目のポリ
シリコン層１−９を介してアルミニウム層２０に電気的
に接続されている。このアルミニウム層２０は、第３図
において符号３３によって示されており、入力回路なら
びにポリシリコンの入力抵抗（第１２図の符号３、第３
図の符号３４に対応する）に接続されている。なお、Ｎ
＋拡散層１−５は第３図において符号３５に対応し、ゲ
ート電極３］−によって囲まれていることがわかる。
て囲まれた領域にＰ型ウェル１３が形成され、このウェ
ル１−３の内に入力保護回路が形成されている。すなわ
ち、第１図のクランプＭＩＳＩ−ランジスタ４は、比較
的厚いＳｉ○２膜１．４．１２間に形成されており、Ｎ
＋拡散層１−５．１−６、ゲートの５ｉ０２絶縁膜１７
、ポリシリコンのゲー１〜電極１８より成る。第３図の
デバイス平面図においてＰ型ウェル１３は符号３０によ
って示され、ゲート電極１８は符号３１によって示され
、Ｓｉｏ２膜１４は符号３２によって示されている。Ｍ
■Ｓトランジスタ４のＮ＋拡散層１−５は２層目のポリ
シリコン層１−９を介してアルミニウム層２０に電気的
に接続されている。このアルミニウム層２０は、第３図
において符号３３によって示されており、入力回路なら
びにポリシリコンの入力抵抗（第１２図の符号３、第３
図の符号３４に対応する）に接続されている。なお、Ｎ
＋拡散層１−５は第３図において符号３５に対応し、ゲ
ート電極３］−によって囲まれていることがわかる。
また、ＭＩＳＩ−ランジスタ４の他方のＮ＋拡散層１６
は、第３図において符号３６に対応し、２層目のポリシ
リコン層２１を介してアルミニウム層２２に電気的に接
続されている。このアルミニウム層２２は、２層目のポ
リシリコン層２３を介してＳ ｉ Ｏ２膜１４」二にお
いてゲート電極１−８に接続されている。アルミニウム
層２２は第３図において符号３７に対応し接地されてい
る。また、符号５０，５］−で示す層はそれぞれＰＳＧ
（リンシリケートグラス）等の層間絶縁膜である。
は、第３図において符号３６に対応し、２層目のポリシ
リコン層２１を介してアルミニウム層２２に電気的に接
続されている。このアルミニウム層２２は、２層目のポ
リシリコン層２３を介してＳ ｉ Ｏ２膜１４」二にお
いてゲート電極１−８に接続されている。アルミニウム
層２２は第３図において符号３７に対応し接地されてい
る。また、符号５０，５］−で示す層はそれぞれＰＳＧ
（リンシリケートグラス）等の層間絶縁膜である。
このように具体化された入力保護回路において、異状な
外部入力を、入力抵抗３，３４、ＭＴＳトランジスタの
サーフェスブレークダウンおよび拡散層１−５のジャン
クションブレークダウンによって外部に逃がしている。
外部入力を、入力抵抗３，３４、ＭＴＳトランジスタの
サーフェスブレークダウンおよび拡散層１−５のジャン
クションブレークダウンによって外部に逃がしている。
こうしたことから、静電破壊耐圧を向上させるひとつの
手段として、拡散層１５の面積を広くとることが有効で
あることが判った。
手段として、拡散層１５の面積を広くとることが有効で
あることが判った。
しかしながら、以上説明したようにゲート電極の形状を
４角の枠形状にして面積を広くする方法においては、第
３図に示すゲー１へ電極のコーナ部３８．３８’、３９
．３９’が破壊され易いということが本発明者によって
あきらかとされた。すなわち、ホ１へレジストの密着性
やエツチングの方向性によって、コーナ部３８，３８′
、３９．３９′のゲート電極１８，３］、の下方のゲー
ト絶縁膜１７が欠落し、この部分に電界が集中しやすい
３− ためと考えられる。
４角の枠形状にして面積を広くする方法においては、第
３図に示すゲー１へ電極のコーナ部３８．３８’、３９
．３９’が破壊され易いということが本発明者によって
あきらかとされた。すなわち、ホ１へレジストの密着性
やエツチングの方向性によって、コーナ部３８，３８′
、３９．３９′のゲート電極１８，３］、の下方のゲー
ト絶縁膜１７が欠落し、この部分に電界が集中しやすい
３− ためと考えられる。
［発明の目的コ
本発明の目的は、静電破壊耐圧を向上した入力保護回路
を提供するものである。
を提供するものである。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
［発明の概要］
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、入力回路側の拡散層を囲むゲート電極の形状
をほぼ正方形あるいは長方形の４角枠形状とし、このゲ
ート電極のコーナ部を９０°を越える角度で曲げている
ので、拡散層の面積を大きくでき、かつ、コーナ部にお
けるゲー１へ絶縁膜の欠落を防止できるので静電破壊耐
圧を向上させた入力保護回路を達成するものである。
をほぼ正方形あるいは長方形の４角枠形状とし、このゲ
ート電極のコーナ部を９０°を越える角度で曲げている
ので、拡散層の面積を大きくでき、かつ、コーナ部にお
けるゲー１へ絶縁膜の欠落を防止できるので静電破壊耐
圧を向上させた入力保護回路を達成するものである。
［実施例］
以下本発明の実施例を第４図を参照して説明す＝４−
る。第４図はゲート電極の好ましい形状を示した平面図
であって、その断面構造は第２図に示したものと同様で
ある。従って、ゲート電極の形状以外はすべて第２図お
よび第３図で示したものと同一であって詳細な説明を省
略するとともに、対応する構成要素に対しては同一符号
をもって説明する。
であって、その断面構造は第２図に示したものと同様で
ある。従って、ゲート電極の形状以外はすべて第２図お
よび第３図で示したものと同一であって詳細な説明を省
略するとともに、対応する構成要素に対しては同一符号
をもって説明する。
第４図において、ゲート電極３１−はほぼ４角の枠形状
をなし、−辺４１をＳｔ○２層３２」二に、他辺４２を
Ｐウェル３０内に位置させている。−辺４１を５膜０２
層３２上に位置させている理由は、この８１０２層３２
上においてアルミニウム層（第２図の符号２２）とのコ
ンタクトをとるとともに、可能なかぎリウェル３０内に
占める入力回路側の拡散層３５（第２図の符号１５）の
面積を広くとり静電耐圧を向上させるためである。また
、ゲート電極３１−を４角の枠形状にしているのは、同
様にウェル３０内の拡散層３５の面積を広くとるためで
あって、たとえば、円形の形状よりも面積が広くとれる
。このため、ゲート電極３１の形状は、正方形、長方形
等の形状が可能である。
をなし、−辺４１をＳｔ○２層３２」二に、他辺４２を
Ｐウェル３０内に位置させている。−辺４１を５膜０２
層３２上に位置させている理由は、この８１０２層３２
上においてアルミニウム層（第２図の符号２２）とのコ
ンタクトをとるとともに、可能なかぎリウェル３０内に
占める入力回路側の拡散層３５（第２図の符号１５）の
面積を広くとり静電耐圧を向上させるためである。また
、ゲート電極３１−を４角の枠形状にしているのは、同
様にウェル３０内の拡散層３５の面積を広くとるためで
あって、たとえば、円形の形状よりも面積が広くとれる
。このため、ゲート電極３１の形状は、正方形、長方形
等の形状が可能である。
ゲート電極３１−のコーナ部４３．４４は直線部４１．
４２，４５．４６に対して９０’ を越える角度で曲げ
られている。なお、ここでいうコーナ部４３．４４はあ
くまでも拡散層３５を規定する部分であって、たとえば
、５ｉ０２層３２上のコーナ部は言及しない。なぜなら
、この部分ではグー１−酸化膜の欠損に対して無関係で
あるからである。
４２，４５．４６に対して９０’ を越える角度で曲げ
られている。なお、ここでいうコーナ部４３．４４はあ
くまでも拡散層３５を規定する部分であって、たとえば
、５ｉ０２層３２上のコーナ部は言及しない。なぜなら
、この部分ではグー１−酸化膜の欠損に対して無関係で
あるからである。
コーナ部４３．４４を直線部４５．４６に対して９０°
を越える角度で曲げることによって、従来の９０°で曲
げていたグー１〜電極に比較して製造工程上以下のよう
な利点がある。すなわち、ホ１−レジストに対する密着
性がよくなることである。
を越える角度で曲げることによって、従来の９０°で曲
げていたグー１〜電極に比較して製造工程上以下のよう
な利点がある。すなわち、ホ１−レジストに対する密着
性がよくなることである。
このため、グー１〜電極３１−の下方のグー１−絶縁膜
（第２図の符号１−７）がサイドエッチされることが少
ない。従って、Ｍ Ｔ Ｓ ＋−ランジスタのドレイン
、ソース間のショー１〜チヤネル化による耐圧低下やゲ
ー１〜とドレイン、ソース間の耐圧低下を防止し、ひい
ては静電破壊耐圧を向」ニさせることができる。
（第２図の符号１−７）がサイドエッチされることが少
ない。従って、Ｍ Ｔ Ｓ ＋−ランジスタのドレイン
、ソース間のショー１〜チヤネル化による耐圧低下やゲ
ー１〜とドレイン、ソース間の耐圧低下を防止し、ひい
ては静電破壊耐圧を向」ニさせることができる。
また、コーナ部４３．４４にシャープエッヂを形成しな
いので局部的な電界集中が緩和され静電破壊耐圧を向」
ニさせることができる。また、一旦サイドエッチされて
しまうと、ゲート電極３１の下方の空洞は後の工程にお
ける層間絶縁膜の堆積によって完全に埋められない可能
性もあり電気的に悪影響を及ぼすが、このような心配も
解消する。
いので局部的な電界集中が緩和され静電破壊耐圧を向」
ニさせることができる。また、一旦サイドエッチされて
しまうと、ゲート電極３１の下方の空洞は後の工程にお
ける層間絶縁膜の堆積によって完全に埋められない可能
性もあり電気的に悪影響を及ぼすが、このような心配も
解消する。
なお、実施例のグー１〜電極３１−のコーナ部４３゜４
４は各々直線部に対してほぼ１３５°の角度として示し
たが、この形状のみではなく、たとえば、徐々に円弧を
描いたコーナとすることも可能である。
４は各々直線部に対してほぼ１３５°の角度として示し
たが、この形状のみではなく、たとえば、徐々に円弧を
描いたコーナとすることも可能である。
［効果コ
以上説明したように、ゲート電極の形状を４角の枠形状
とし、かつ、ゲート電極のコーナ部をゲート電極の直線
部分に対して９０°を越える角度をもたせて曲げている
ので、グー１〜電極に囲まれる拡散層の面積を広くとれ
るとともに、ホｌ〜エッチング工程におけるグー１〜絶
縁膜の欠落を防止することができる。従って、静電破壊
耐圧を向上し７− た入力保護回路の半導体装置を製造できるという効果が
得られる。
とし、かつ、ゲート電極のコーナ部をゲート電極の直線
部分に対して９０°を越える角度をもたせて曲げている
ので、グー１〜電極に囲まれる拡散層の面積を広くとれ
るとともに、ホｌ〜エッチング工程におけるグー１〜絶
縁膜の欠落を防止することができる。従って、静電破壊
耐圧を向上し７− た入力保護回路の半導体装置を製造できるという効果が
得られる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
［利用分野］
以」二の説明では主として本発明の背景となった利用分
野であるスタティックＲＡＭに適用した場合について説
明したが、ダイナミックＲＡＭの入力保護回路として適
用できることも当然であり、広＜ＭＩＳ素子一般に適用
できる。
野であるスタティックＲＡＭに適用した場合について説
明したが、ダイナミックＲＡＭの入力保護回路として適
用できることも当然であり、広＜ＭＩＳ素子一般に適用
できる。
第１図は本発明の半導体装置に適用できる入力保護回路
の一例を示す回路図、 第２図および第３図は同様に入力保護回路を半導体デバ
イスとして形成した断面図および平面図、第４図は本発
明の一実施例のゲート電極形状を第３図と対応して示し
た平面図である。 ８− １−・・・パッド、２・・・入力回路、３，３４・・・
入力抵抗、４・・・クランプＭＴＳトランジスタ、１０
・・・基板、１１，１２．ｉ４，３２・・・５ｉ０２層
、１３．３０・・・ウェル、］−５，３５・・・拡散層
、１−７・・・ゲート絶縁膜、１８，３］−・・・グー
１〜電極、１９．２１．２３・・・ポリシリコン層、２
０．２２，３３．３７・・・アルミニウム層、１６．３
６・・・拡散層、３８．３８’、３９．３９’。
の一例を示す回路図、 第２図および第３図は同様に入力保護回路を半導体デバ
イスとして形成した断面図および平面図、第４図は本発
明の一実施例のゲート電極形状を第３図と対応して示し
た平面図である。 ８− １−・・・パッド、２・・・入力回路、３，３４・・・
入力抵抗、４・・・クランプＭＴＳトランジスタ、１０
・・・基板、１１，１２．ｉ４，３２・・・５ｉ０２層
、１３．３０・・・ウェル、］−５，３５・・・拡散層
、１−７・・・ゲート絶縁膜、１８，３］−・・・グー
１〜電極、１９．２１．２３・・・ポリシリコン層、２
０．２２，３３．３７・・・アルミニウム層、１６．３
６・・・拡散層、３８．３８’、３９．３９’。
Claims (1)
- 【特許請求の範囲】 １、入力回路と並列に介挿されるクランプＭＩＳトラン
ジスタの入力回路側の拡散層を規定するゲート電極の形
状が、少なくとも直線部分を有し、かつ、ゲート電極の
コーナ部が９０°を越える角度で曲げられていることを
特徴とする半導体装置。 ２、前記ゲート電極は、４角の枠形状であり、−辺が厚
い絶縁膜上に位置し、その−辺に対向する他辺が薄い絶
縁膜上に位置している特許請求の範囲第１項記載の半導
体装置。 ３、前記他辺の両端に位置するコーナ部が、９０゜を越
える角度で曲げられている特許請求の範囲第２項記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2179084A JPS60167467A (ja) | 1984-02-10 | 1984-02-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2179084A JPS60167467A (ja) | 1984-02-10 | 1984-02-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60167467A true JPS60167467A (ja) | 1985-08-30 |
Family
ID=12064850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2179084A Pending JPS60167467A (ja) | 1984-02-10 | 1984-02-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60167467A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6262561A (ja) * | 1985-09-12 | 1987-03-19 | Sanyo Electric Co Ltd | 入力保護回路 |
| US5225360A (en) * | 1990-12-26 | 1993-07-06 | Electronics And Telecommunications Research Institute | Manufacturing method of self-aligned GaAs FET using refractory gate of dual structure |
| US5528055A (en) * | 1992-11-12 | 1996-06-18 | Matsushita Industrial Electric Co., Ltd. | Thin-film transistor |
-
1984
- 1984-02-10 JP JP2179084A patent/JPS60167467A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6262561A (ja) * | 1985-09-12 | 1987-03-19 | Sanyo Electric Co Ltd | 入力保護回路 |
| JPH0518468B2 (ja) * | 1985-09-12 | 1993-03-12 | Sanyo Electric Co | |
| US5225360A (en) * | 1990-12-26 | 1993-07-06 | Electronics And Telecommunications Research Institute | Manufacturing method of self-aligned GaAs FET using refractory gate of dual structure |
| US5528055A (en) * | 1992-11-12 | 1996-06-18 | Matsushita Industrial Electric Co., Ltd. | Thin-film transistor |
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