JPH0463546B2 - - Google Patents

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JPH0463546B2
JPH0463546B2 JP57138210A JP13821082A JPH0463546B2 JP H0463546 B2 JPH0463546 B2 JP H0463546B2 JP 57138210 A JP57138210 A JP 57138210A JP 13821082 A JP13821082 A JP 13821082A JP H0463546 B2 JPH0463546 B2 JP H0463546B2
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insulating film
field insulating
resistor
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Eitaro Sugino
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Tokyo Shibaura Electric Co Ltd
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Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は半導体装置に係り、特にボンデイグ
用取出し電極付近の構造に関する。
〔発明の技術的背景〕
第１図は従来の半導体装置の入力部の構造を示
すものである。同図において、１はＰ型のシリコ
ン基板であり、このシリコン基板１上には厚い酸
化膜（フイールド絶縁膜）２，３が設けられてい
る。この酸化膜２，３間のシリコン基板１の表面
にはトランジスタ形成用のN+領域４が形成され
ている。一方の酸化膜２の内部にはＮ型の多結晶
シリコンからなる入力保護用の抵抗体５が設けら
れている。酸化膜２上にはこの抵抗体５に電気的
に接続するようにアルミニウム配線６，７が設け
られている。これらアルミニウム配線６，７及び
酸化膜２は例えばリン・シリケートガラス
（PSG）からなる保護膜８で覆われている。この
保護膜８には開孔９が形成され、この開孔９部に
外部電極取出し用のボンデイング・パツドが形成
されるようになつている。また、酸化膜２，３下
のシリコン基板１の表面にはフイールド反転防止
用のP-層１０が形成されている。
〔背景技術の問題点〕
ところで、このような構成の半導体装置におい
ては、急激に電圧（負の電圧）が印加された場合
には、シリコン基板１の表面にP-層１０におけ
る正電荷が多量に集り、これによりボンデイン
グ・パツド、アルミニウム配線６及び多結晶シリ
コンの抵抗体５と、シリコン基板１との間に一時
的に高電界が発生する。このため、特にボンデイ
ング・パツドあるいは抵抗体５の下の部分の酸化
膜２が局所的に破壊され、その結果ボンデイン
グ・パツドあるいは低抗体５とシリコン基板１と
の間が電気的に導通し、半導体装置が不良とな
る。
〔発明の目的〕
この発明は上記実情に鑑みてなされたもので、
その目的は、入力部のボンデイング・パツドに高
電圧が印加された場合でも、ボンデイング・パツ
ド及び低抗体下のフイールド絶縁膜の破壊を防止
できる高耐圧の半導体装置を提供することにあ
る。
［発明の概要］ この発明は、第１導電型の半導体基体表面に選
択的にフイールド絶縁膜が形成されることによつ
て、各素子形成領域相互間を絶縁分離する構成の
半導体装置において、前記フイールド絶縁膜に囲
まれた半導体基体上の素子領域と、前記フイール
ド絶縁膜上に形成された入力保護用の低抗体と、
前記フイールド絶縁膜上に形成され、前記素子領
域と低抗体とを接続した外部電極取り出し用のボ
ンデイングパツドに導出する金属配線とで構成さ
れた入力回路の保護回路を具備し、前記素子領域
に隣接するフイールド絶縁膜下の半導体基体上に
は素子領域相互のフイールド反転防止のためこの
半導体基体より不純物濃度の高い第１の半導体領
域が形成され、前記フイールド絶縁膜上に形成さ
れたボンデイング・パツド及び低抗体及び金属配
線下の半導体基体上には前記第１の半導体領域に
隣接して第２導電型の第２の半導体領域が形成さ
れ、サージに対する高耐圧化がなされていること
を特徴としている。
［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説
明する。第２図において、２１は例えばＰ型のシ
リコン基板であり、このシリコン基板２１上には
厚い酸化膜（フイールド絶縁膜）２２，２３が設
けられている。この酸化膜２２，２３間のシリコ
ン基板２１の表面にはトランジスタ形成用のN+
領域２４が形成されている。一方の酸化膜２２の
内部には例えばＮ型の多結晶シリコンからなる入
力保護用の低抗体２５が設けられている。酸化膜
２２上にはこの低抗体２５に電気的に接続するよ
うにアルミニウム配線２６，２７が設けられてい
る。これらアルミニウム配線２６，２７及び酸化
膜２２、例えばリン・シリケートガラス（PSG）
からなる保護膜２８で覆われている。この保護膜
２８には開孔２９が形成され、この開孔２９部に
外部電極取出し用のボンデイング・パツドが形成
されるようになつている。このボンデイング・パ
ツド、アルミニウム配線２６及び低抗体２５下の
シリコン基板２１の表面には高耐圧化のための
N-層３１が形成されている。そして、このN-層
３１に隣接してフイールド反転防止用のP-層３
２が形成されている。
この半導体装置にあつては、ボンデイング・パ
ツド、アルミニウム配線２６及び低抗体２５下の
シリコン基板２１の表面には、当該半導体基板２
１と反対導電型のN-層３１が形成されている。
従つて、ボンデイング・パツドに急激に高電圧
（負の電圧）が印加された場合でも、N-層３１と
シリコン基板２１との間の空乏層がさらにN-層
３１側に広がり耐圧が向上する。このためボンデ
イング・パツド、アルミニウム配線２６及び抵抗
体２５と、シリコン基板２１との間の酸化膜２２
に高電界が集中することがなく、酸化膜２２の局
部的な破壊を防止できる。
次に、この半導体装置の具体的な製造例を説明
する。すなわち、先ず濃度１×1015cm-3のＰ型シ
リコン基板２１上に9000Åの熱酸化膜（フイール
ド絶縁膜２２，２３）を成長させた。次に、この
シリコン基板２１上に厚さ2500ÅのSiN膜を気相
成長させた後、フオトレジストを使用して高耐圧
化のためのN-層３１及びフイールド反転防止用
のP-層３２の形成予定領域のSiN膜を選択的に除
去し、フイールド反転防止用にボロンを加速電圧
80KeVで３×1013cm-2イオン注入した。さらに、
上記ボロンのイオン注入と同様にN-層３１の形
成予定領域にリンを加速電圧150KeVで５×1013
cm-2イオン注入した。しかる後、一般的な選択酸
化法によりＮチヤネル多結晶シリコンゲート・プ
ロセスにトランジスタを形成した。このときのボ
ンデイング・パツド付近の構造は、低抗体２５下
の酸化膜２２の厚さは約6000Å、アルミニウム配
線２６の下の酸化膜２２の厚さは約1.2μｍであ
り、アルミニウム配線２６自体の膜厚は1.1μｍで
あつた。またN-層３１の濃度は４×1017cm-3、
P-層３２の濃度は２×1017cm-3であつた。
この結果、サージ耐圧が従来200V以下であつ
た半導体装置が、300V以上の耐圧を示し、信頼
性が著しく向上した。
第３図はこの発明をCMOS（Ｃomplementary
Ｍetal Ｏxide Semiconductor）構造に適用
した例を示すものである。同図において、３３は
Ｎ型シリコン基板、３４はＰ型ウエル領域、３５
は高耐圧化のためのP-層、３６はＰチヤネルト
ランジスタ領域におけるフイールド反転防止用の
N-層、３７はガードリング用のP+層、３８はＮ
チヤネルトランジスタ領域におけるフイールド反
転防止用のP-層、３９はトランジスタ形成用の
N+領域をそれぞれ示す。なお、第２図と同一構
成部分は同一符号を付してその説明は省略する。
このようなCMOS構造では、Ｎチヤネルトラ
ンジスタ領域及びＰチヤネルトランジスタ領域の
それぞれにフイールド反転防止用のイオン注入を
行うために、これを利用して前述のマスク合せ工
程を増加することなく形成できるものである。例
えば、高耐圧化のためのP-層３５とＮチヤネル
トランジスタ領域におけるフイールド反転防止用
のP-層３８とを同一マスク合せ工程で形成でき
る。
さらに、第４図は同じくCMOS構造において、
第３図のP-層３５の代りにフローテイング構造
のＰ型ウエル領域４０を、Ｐ型ウエル領域３４と
同一マスク合せ工程で形成したものである。
尚、上記実施例においては、高耐圧化のための
N-層３１、P-層３５及びＰ型ウエル領域４０
を、それぞれボンデイング・パツド、アルミニウ
ム配線２６及び抵抗体２５の下のシリコン基板２
１，３３の表面全体に渡つて設けるようにした
が、これに限定するものではなく、例えば特に抵
抗体２５下のシリコン基板２１，３３の表面のみ
に設けるようにしても高耐圧化の効果は得られる
ものである。
〔発明の効果〕
以上のようにこの発明によれば、外部電極取出
し用のボンデイング・パツドに急激に電圧が印加
された場合でも、フイールド絶縁膜の破壊を防止
できる高耐圧の半導体装置を提供できる。
【図面の簡単な説明】
第１図は従来の半導体装置の構成を示す断面
図、第２図はこの発明の一実施例に係る半導体装
置の構成を示す断面図、第３図及び第４図はそれ
ぞれこの発明の他の実施例に係る断面図である。 ２１……Ｐ型シリコン基板、２２，２３……厚
い酸化膜（フイールド絶縁膜）、２５……低抗体、
２６，２７……アルミニウム配線、２８……保護
膜、３１……N-層（高耐圧化用）、３２……P-
層（フイールド反転防止用）。

Claims (1)

  1. 【特許請求の範囲】 １ 第１導電型の半導体基体表面に選択的にフイ
    ールド絶縁膜が形成されることによつて、各素子
    形成領域相互間を絶縁分離する構成の半導体装置
    において、 前記フイールド絶縁膜に囲まれた半導体基体上
    の素子領域と、 前記フイールド絶縁膜上に形成された入力保護
    用の抵抗体と、 前記フイールド絶縁膜上に形成され、前記素子
    領域と抵抗体とを接続し外部電極取り出し用のボ
    ンデイングパツドに導出する金属配線とで構成さ
    れた入力回路の保護回路を具備し、 前記素子領域に隣接するフイールド絶縁膜下の
    半導体基体上には素子領域相互のフイールド反転
    防止のためこの半導体基体より不純物濃度の高い
    第１の半導体領域が形成され、前記フイールド絶
    縁膜上に形成されたボンデイング・パツド及び抵
    抗体及び金属配線下の半導体基体上には前記第１
    の半導体領域に隣接して第２導電型の第２の半導
    体領域が形成され、サージに対する高耐圧化がな
    されていることを特徴とする半導体装置。 ２ 前記第２導電型の第２の半導体領域はフロー
    テイング構造のウエル領域である特許請求の範囲
    第１項記載の半導体装置。
JP57138210A 1982-08-09 1982-08-09 半導体装置 Granted JPS5928370A (ja)

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