JPH0719846B2 - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JPH0719846B2 JPH0719846B2 JP60058360A JP5836085A JPH0719846B2 JP H0719846 B2 JPH0719846 B2 JP H0719846B2 JP 60058360 A JP60058360 A JP 60058360A JP 5836085 A JP5836085 A JP 5836085A JP H0719846 B2 JPH0719846 B2 JP H0719846B2
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-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Description
【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、特
に、半導体集積回路装置の静電気破壊を防止する技術に
適用して有効な技術に関するものである。
に、半導体集積回路装置の静電気破壊を防止する技術に
適用して有効な技術に関するものである。
［背景技術］ MISFETを備えた半導体集積回路装置は、高集積化によっ
て、ドレイン領域近傍の電界強度が高まるために、ホッ
トキャリアの発生が著しくなる傾向にある。このホット
キャリアの発生は、MISFETのしきい値電圧に、経時的な
電気的特性の劣化を生じさせる。
て、ドレイン領域近傍の電界強度が高まるために、ホッ
トキャリアの発生が著しくなる傾向にある。このホット
キャリアの発生は、MISFETのしきい値電圧に、経時的な
電気的特性の劣化を生じさせる。
そこで、MISFETは、実質的なソース領域又はドレイン領
域とチャネル領域との間に低い不純物濃度の半導体領域
（LDD部:Lightly Doped Drain）を設けたLDD構造を採用
することが提案されている。LDD部は、実質的なドレイ
ン領域とチャネルが形成される領域とで構成されるpn接
合部の不純物濃度勾配を緩和することができるので、電
界強度を弱めることができる。
域とチャネル領域との間に低い不純物濃度の半導体領域
（LDD部:Lightly Doped Drain）を設けたLDD構造を採用
することが提案されている。LDD部は、実質的なドレイ
ン領域とチャネルが形成される領域とで構成されるpn接
合部の不純物濃度勾配を緩和することができるので、電
界強度を弱めることができる。
LDD構造のMISFETは、ドレイン領域を低濃度のリンイオ
ン打込み及び高濃度のヒ素イオン打込みで形成し、ドレ
イン近傍の電界を緩和する、所謂、２重ドレイン構造の
MISFETに比べ、低濃度ドレイン領域のチャネル長方向の
拡散距離の制御性が良いという特徴を有している。ま
た、実質的なソース領域又はドレイン領域がゲート電極
の下部より外部に構成されるので、電界集中による損
失、破壊等を抑制できるという特徴を有している。
ン打込み及び高濃度のヒ素イオン打込みで形成し、ドレ
イン近傍の電界を緩和する、所謂、２重ドレイン構造の
MISFETに比べ、低濃度ドレイン領域のチャネル長方向の
拡散距離の制御性が良いという特徴を有している。ま
た、実質的なソース領域又はドレイン領域がゲート電極
の下部より外部に構成されるので、電界集中による損
失、破壊等を抑制できるという特徴を有している。
ところで、MISFETを備えた半導体集積回路装置は、人間
が取扱うことで過大な静電気（静電エネルギ）で内部集
積回路が破壊される現象、所謂、静電気破壊を生じ易
い。そこで、外部端子と入力段又は出力段回路との間
に、静電気破壊防止回路を挿入し、前記静電気破壊を防
止する必要がある。
が取扱うことで過大な静電気（静電エネルギ）で内部集
積回路が破壊される現象、所謂、静電気破壊を生じ易
い。そこで、外部端子と入力段又は出力段回路との間
に、静電気破壊防止回路を挿入し、前記静電気破壊を防
止する必要がある。
入力段回路側の静電気破壊防止回路は、保護抵抗素子と
クランプ用MISFETとによって構成されている。この静電
気破壊防止回路は、製造工程を増加させないために、内
部集積回路のMISFETと同一製造工程によって構成するの
が一般的である。
クランプ用MISFETとによって構成されている。この静電
気破壊防止回路は、製造工程を増加させないために、内
部集積回路のMISFETと同一製造工程によって構成するの
が一般的である。
一方、出力段回路側は、それを構成するMISFETのドレイ
ン領域と半導体基板とで構成されるダイオードで静電気
破壊を防止することが考えられる。
ン領域と半導体基板とで構成されるダイオードで静電気
破壊を防止することが考えられる。
しかしながら、かかる技術における実験ならびに検討の
結果、本発明者は、LDD構造を採用すると、静電気破壊
耐圧強度が劣下するという問題点を見出した。
結果、本発明者は、LDD構造を採用すると、静電気破壊
耐圧強度が劣下するという問題点を見出した。
この問題点は、特に、出力信号用の外部端子に接続され
た出力段回路を構成するMISFETに発生し易すく、ドレイ
ン近傍のゲート酸化膜に損傷、破壊を生じる。具体的に
は、LDD構造を用いたMISFETは、20〜50［Ｖ］程度の静
電気破壊耐圧強度しか得ることができない。
た出力段回路を構成するMISFETに発生し易すく、ドレイ
ン近傍のゲート酸化膜に損傷、破壊を生じる。具体的に
は、LDD構造を用いたMISFETは、20〜50［Ｖ］程度の静
電気破壊耐圧強度しか得ることができない。
なお、LDD構造のMISFETについては、例えば、IEEE Tran
sactions on Electron Devices,Vol.ED-29,No4,1982,pp
590〜pp596に記載されている。
sactions on Electron Devices,Vol.ED-29,No4,1982,pp
590〜pp596に記載されている。
［発明の目的］ 本発明の目的は、半導体集積回路装置の静電気破壊耐圧
強度を向上することが可能な技術手段を提供することに
ある。
強度を向上することが可能な技術手段を提供することに
ある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、LDD構造のMISFETを内部回路に有する半導体
集積回路装置において、外部端子と電気的に接続された
MISFETを、そのソース領域又はドレイン領域がLDD構造
を持たないMISFETとして構成したので、静電気破壊耐圧
強度を向上することができる。
集積回路装置において、外部端子と電気的に接続された
MISFETを、そのソース領域又はドレイン領域がLDD構造
を持たないMISFETとして構成したので、静電気破壊耐圧
強度を向上することができる。
以下、本発明の構成について、本発明を、半導体集積回
路装置の出力側と入力側における実施例とともに説明す
る。
路装置の出力側と入力側における実施例とともに説明す
る。
［実施例Ｉ］ 実施例の全図において、同一機能を有するものは同一符
号を付け、そのくり返しの説明は省略する。
号を付け、そのくり返しの説明は省略する。
第１図において、BPは信号出力用の外部端子（ボンディ
ングパッド）である。
ングパッド）である。
Qn1,Qn2はｎチャネルMISFETであり、外部端子BPとそれ
ぞれのドレイン領域又はソース領域とが電気的に接続さ
れて設けられている。MISFETQn1,Qn2は、出力回路（外
部端子BPに直接そのソース領域又はドレイン領域が接続
されたMISFETを含む回路）Ｉを構成するようになってい
る。
ぞれのドレイン領域又はソース領域とが電気的に接続さ
れて設けられている。MISFETQn1,Qn2は、出力回路（外
部端子BPに直接そのソース領域又はドレイン領域が接続
されたMISFETを含む回路）Ｉを構成するようになってい
る。
Vcc,Vssは電源電圧端子であり、電源電圧端子Vccは、例
えば、５［Ｖ］程度の電圧が印加され、電源電圧端子Vs
sは、回路の接地電位、例えば、０［Ｖ］程度の電圧が
印加されるようになっている。
えば、５［Ｖ］程度の電圧が印加され、電源電圧端子Vs
sは、回路の接地電位、例えば、０［Ｖ］程度の電圧が
印加されるようになっている。
II,IIIは出力段回路の前段回路としての、例えば、CMOS
インバータ回路であり、それぞれのMISFETQn1,Qn2のゲ
ート電極と電気的に接続されている。この回路II,III
は、出力段回路Ｉを制御するように構成されている。
インバータ回路であり、それぞれのMISFETQn1,Qn2のゲ
ート電極と電気的に接続されている。この回路II,III
は、出力段回路Ｉを制御するように構成されている。
P1,P2は入力信号端子であり、回路II,IIIに接続されて
いる。
いる。
次に、第２図乃至第４図を用い、具体的な構成について
説明する。
説明する。
第２図及び第３図は、第１図のMISFETQn1及びQn2の構成
を示す図であり、第４図は、第１図のCMOSインバータ回
路II又はIIIを構成するｎチャネルMISFETQn3及びｐチャ
ネルMISFETQpの構成を示す図である。
を示す図であり、第４図は、第１図のCMOSインバータ回
路II又はIIIを構成するｎチャネルMISFETQn3及びｐチャ
ネルMISFETQpの構成を示す図である。
第２図及び第３図は、出力回路がシングル（一重）ドレ
イン構造のMISFETで構成されていることを示し、第４図
は、内部回路がLDD構造のMISFETで構成されていること
を示す。
イン構造のMISFETで構成されていることを示し、第４図
は、内部回路がLDD構造のMISFETで構成されていること
を示す。
すなわち、出力回路Ｉを構成するｎチャネルMISFETQn1,
Qn2は、主として、ウエル領域２、絶縁膜５、導電層６
及び一対の半導体領域14によって構成されている。MISF
ETQn1,Qn2のソース又はドレイン領域となる半導体領域1
4は、出力信号用の外部端子BPに接続される。そこで、
静電気破壊耐圧強度を高めるために、MISFETQn1,Qn
2は、LDD構造を採用していない。一方、出力回路Ｉ以外
の回路すなわち内部回路を構成するLDD構造のｎチャネ
ルMISFETQn3は、主として、ウエル領域２、絶縁膜５、
導電層６、一対の半導体領域９及び該半導体領域９とチ
ャネルが形成される領域との間に設けられたLDD部７に
よって構成されている。
Qn2は、主として、ウエル領域２、絶縁膜５、導電層６
及び一対の半導体領域14によって構成されている。MISF
ETQn1,Qn2のソース又はドレイン領域となる半導体領域1
4は、出力信号用の外部端子BPに接続される。そこで、
静電気破壊耐圧強度を高めるために、MISFETQn1,Qn
2は、LDD構造を採用していない。一方、出力回路Ｉ以外
の回路すなわち内部回路を構成するLDD構造のｎチャネ
ルMISFETQn3は、主として、ウエル領域２、絶縁膜５、
導電層６、一対の半導体領域９及び該半導体領域９とチ
ャネルが形成される領域との間に設けられたLDD部７に
よって構成されている。
なお、第２図は、本実施例Ｉの構成をわかり易くするた
めに、各導電層間に設けられるフィールド絶縁膜以外の
絶縁膜は図示しない。
めに、各導電層間に設けられるフィールド絶縁膜以外の
絶縁膜は図示しない。
以下、本実施例の構成を具体的に詳述する。
１は単結晶シリコンからなるn-型の半導体基板、２は半
導体基板１の所定の主面部に設けられたp-型のウエル領
域であり、相補型のMISFETを構成するようになってい
る。
導体基板１の所定の主面部に設けられたp-型のウエル領
域であり、相補型のMISFETを構成するようになってい
る。
３はフィールド絶縁膜であり、半導体基板１又はウエル
領域２の所定の主面上部に設けられている。４はｐ型の
チャネルストッパ領域であり、フィールド絶縁膜３下部
のウエル領域２の主面部に設けられている。フィールド
絶縁膜３及びチャネルストッパ領域４は、MISFET等の半
導体素子間を電気的に分離するように構成されている。
領域２の所定の主面上部に設けられている。４はｐ型の
チャネルストッパ領域であり、フィールド絶縁膜３下部
のウエル領域２の主面部に設けられている。フィールド
絶縁膜３及びチャネルストッパ領域４は、MISFET等の半
導体素子間を電気的に分離するように構成されている。
５は絶縁膜であり、半導体素子形成領域の半導体基板１
又はウエル領域２の主面上部に設けられている。絶縁膜
５は、主として、MISFETのゲート絶縁膜を構成するよう
になっている。
又はウエル領域２の主面上部に設けられている。絶縁膜
５は、主として、MISFETのゲート絶縁膜を構成するよう
になっている。
６は導電層であり、絶縁層５の所定の上部に設けられて
いる。導電層６は、主として、MISFETのゲート電極、配
線等を構成するようになっている。
いる。導電層６は、主として、MISFETのゲート電極、配
線等を構成するようになっている。
本実施例において、導電層６は、高速化を図るために、
多結晶シリコン膜6Aの上部に高融点金属のシリサイド(M
oSi2,TaSi2,TiSi2,WSi2)膜6Bを設けた重ね膜を用いてい
る。また、導電層６は、単層の高融点金属（Mo,Ta,Ti,
W）膜、単層の前記シリサイド膜又は多結晶シリコン膜
の上部に高融点金属膜を設けた重ね膜を用いてもよい。
多結晶シリコン膜6Aの上部に高融点金属のシリサイド(M
oSi2,TaSi2,TiSi2,WSi2)膜6Bを設けた重ね膜を用いてい
る。また、導電層６は、単層の高融点金属（Mo,Ta,Ti,
W）膜、単層の前記シリサイド膜又は多結晶シリコン膜
の上部に高融点金属膜を設けた重ね膜を用いてもよい。
７はｎ型の半導体領域（LDD部）であり、少なくとも出
力信号用の外部端子BPに電気的に接続された領域を有す
るMISFET以外のMISFET、すなわち、出力段回路Ｉを構成
するMISFETQn1,Qn2以外のMISFETのゲート電極（導電
層）６の両側部のウエル領域２の主面部に設けられてい
る。LDD部７はMISFETのソース領域又はドレイン領域を
構成するよよになっており、LDD構造を構成するように
なっている。
力信号用の外部端子BPに電気的に接続された領域を有す
るMISFET以外のMISFET、すなわち、出力段回路Ｉを構成
するMISFETQn1,Qn2以外のMISFETのゲート電極（導電
層）６の両側部のウエル領域２の主面部に設けられてい
る。LDD部７はMISFETのソース領域又はドレイン領域を
構成するよよになっており、LDD構造を構成するように
なっている。
８は不純物導入用マスクであり、MISFETのゲート電極の
両側部に設けられている。
両側部に設けられている。
9,9G,14はn+型の半導体領域である。
半導体領域９は、導電層６及び不純物導入用マスク８の
両側部のウエル領域２の主面部に設けられている。半導
体領域14は、導電層６の両側部のウエル領域２の主面部
に設けられている。半導体領域9,14は、主として、ｎチ
ャネルMISFETの実質的なソース領域又はドレイン領域を
構成するようになっている。
両側部のウエル領域２の主面部に設けられている。半導
体領域14は、導電層６の両側部のウエル領域２の主面部
に設けられている。半導体領域9,14は、主として、ｎチ
ャネルMISFETの実質的なソース領域又はドレイン領域を
構成するようになっている。
半導体領域9Gは、ウエル領域２を取り囲むように、半導
体基板１の主面部にそれと電気的に接続して設けられて
いる。半導体領域9Gは、電源電圧Vccが印加され、半導
体基板１の電位を安定に保持するガードバンドを構成す
るようになっている。
体基板１の主面部にそれと電気的に接続して設けられて
いる。半導体領域9Gは、電源電圧Vccが印加され、半導
体基板１の電位を安定に保持するガードバンドを構成す
るようになっている。
10,10Gはp+型の半導体領域である。
半導体領域10は、不純物導入用マスク８を介した導電層
６の両側部の半導体基板１の主面部に設けられている。
半導体領域10は、主として、ｐチャネルMISFETのソース
領域又はドレイン領域を構成するようになっている。
６の両側部の半導体基板１の主面部に設けられている。
半導体領域10は、主として、ｐチャネルMISFETのソース
領域又はドレイン領域を構成するようになっている。
半導体領域10Gは、ウエル領域２の周辺部の主面部にそ
れと電気的に接続して設けられている。半導体領域10G
は、電源電圧Vssに印加され、ウエル領域２の電位を安
定に保持するガードバンドを構成するようになってい
る。
れと電気的に接続して設けられている。半導体領域10G
は、電源電圧Vssに印加され、ウエル領域２の電位を安
定に保持するガードバンドを構成するようになってい
る。
11はリンシリケートガラス（PSG）等の絶縁膜であり、1
2はこれに設けられた接続孔である。
2はこれに設けられた接続孔である。
13は導電層であり、接続孔12を通して所定の半導体領域
9,9G,10,10Gと電気的に接続する。導電層13は、外部端
子BP、外部端子BPと出力回路Ｉとを接続する配線、電源
電圧Vcc,Vssが印加される配線を構成するようになって
いる。すなわち、電源電圧Vccの印加された配線13Aは、
MISFETQn2に電圧Vccを供給すると共に、半導体領域9Gに
接続される。図示のように、半導体領域9Gと多数の接続
孔12を通して接続することによって、領域9Gの電位を安
定させる。なお、配線13Dは、領域9Gの各部分をショー
トして、電位差が生じないようにするためのものであ
る。一方、電圧Vssが印加された配線13Bは、MISFETQn1
の一方の半導体領域９に接続すると共に、半導体領域10
Gに接続される。また、配線13Cが、配線13Dと同一の目
的で設けられ、領域10Gの電位を安定にするように働
く。なお、MISFETQn1及びQn2のゲート電極６は、少ない
面積でチャネル幅を大きくするために、図示のように並
列に２本設けられている。また、導電層13は、例えば、
抵抗値の低いアルミニウム膜又は適度に添加物（Si,C
u）を含有するアルミニウム膜を用いる。
9,9G,10,10Gと電気的に接続する。導電層13は、外部端
子BP、外部端子BPと出力回路Ｉとを接続する配線、電源
電圧Vcc,Vssが印加される配線を構成するようになって
いる。すなわち、電源電圧Vccの印加された配線13Aは、
MISFETQn2に電圧Vccを供給すると共に、半導体領域9Gに
接続される。図示のように、半導体領域9Gと多数の接続
孔12を通して接続することによって、領域9Gの電位を安
定させる。なお、配線13Dは、領域9Gの各部分をショー
トして、電位差が生じないようにするためのものであ
る。一方、電圧Vssが印加された配線13Bは、MISFETQn1
の一方の半導体領域９に接続すると共に、半導体領域10
Gに接続される。また、配線13Cが、配線13Dと同一の目
的で設けられ、領域10Gの電位を安定にするように働
く。なお、MISFETQn1及びQn2のゲート電極６は、少ない
面積でチャネル幅を大きくするために、図示のように並
列に２本設けられている。また、導電層13は、例えば、
抵抗値の低いアルミニウム膜又は適度に添加物（Si,C
u）を含有するアルミニウム膜を用いる。
ここで、簡単に上記の半導体集積回路装置の製造方法に
ついて述べる。
ついて述べる。
周知の方法によって、ウエル領域２、フィールド絶縁膜
３及びチャネルストッパ領域４、ゲート絶縁膜５、導電
層６を順次形成する。次に、導電層６をマスクとして、
LDD部７形成のためのｎ型の不純物例えばリンを１×10
13［atoms/cm2］の低濃度のイオン打込みによって導入
する。リンはｐチャネルMISFET形成領域には導入されな
い。また、シングル（一重）ドレインのMISFET形成領域
には導入しても、又は導入しなくてもよい。次に、内部
回路すなわちｐチャネルMISFET及びLDD構造のｎチャネ
ルMISFETの形成領域を、レジスト等のマスクで覆い、半
導体領域14の形成のためのｎ型の不純物例えばヒ素を１
×1016［atoms/cm2］の高濃度のイオン打込みで導入す
る。次に、基板１上全面にCVD法で形成したSiO2膜等の
絶縁膜をリアクティブイオンエッチング（RIE）によっ
てエッチングしして、マスク８となるサイトウォールを
導電層６の両側に形成する。次に、導電層６及びマスク
８をイオン打込みのマスクに用い、最初にｎチャネルMI
SFET形成領域に１×1016［atoms/cm2］でヒ素を導入
し、続いてｐチャネルMISFET形成領域に１×1016［atom
s/cm2］でボロンを導入する。このとき、半導体領域9G,
10Gも形成される。このヒ素は、シングルドレインのMIS
FET形成領域には導入しても、又は導入しなくてもよ
い。
３及びチャネルストッパ領域４、ゲート絶縁膜５、導電
層６を順次形成する。次に、導電層６をマスクとして、
LDD部７形成のためのｎ型の不純物例えばリンを１×10
13［atoms/cm2］の低濃度のイオン打込みによって導入
する。リンはｐチャネルMISFET形成領域には導入されな
い。また、シングル（一重）ドレインのMISFET形成領域
には導入しても、又は導入しなくてもよい。次に、内部
回路すなわちｐチャネルMISFET及びLDD構造のｎチャネ
ルMISFETの形成領域を、レジスト等のマスクで覆い、半
導体領域14の形成のためのｎ型の不純物例えばヒ素を１
×1016［atoms/cm2］の高濃度のイオン打込みで導入す
る。次に、基板１上全面にCVD法で形成したSiO2膜等の
絶縁膜をリアクティブイオンエッチング（RIE）によっ
てエッチングしして、マスク８となるサイトウォールを
導電層６の両側に形成する。次に、導電層６及びマスク
８をイオン打込みのマスクに用い、最初にｎチャネルMI
SFET形成領域に１×1016［atoms/cm2］でヒ素を導入
し、続いてｐチャネルMISFET形成領域に１×1016［atom
s/cm2］でボロンを導入する。このとき、半導体領域9G,
10Gも形成される。このヒ素は、シングルドレインのMIS
FET形成領域には導入しても、又は導入しなくてもよ
い。
なお、半導体領域14形成用のイオン打込みは、局部的に
マスク８を除去して行ってもよい。
マスク８を除去して行ってもよい。
以上の説明からわかるように、出力段回路Ｉ以外の回路
すなわち内部回路を構成するLDD構造のｎチャネルMISFE
TQn3は、主として、ウエル領域２、絶縁膜５、導電層
６、一対の半導体領域９及び該半導体領域９とチャネル
が形成される領域との間に設けられたLDD部７によって
構成されている。
すなわち内部回路を構成するLDD構造のｎチャネルMISFE
TQn3は、主として、ウエル領域２、絶縁膜５、導電層
６、一対の半導体領域９及び該半導体領域９とチャネル
が形成される領域との間に設けられたLDD部７によって
構成されている。
LDD構造のMISFETQn3は、ドレイン領域となる半導体領域
９とウエル領域２とで構成されるpn接合部の不純物濃度
勾配を緩和することができるので、電界強度を弱めるこ
とができる。このため、LDD構造のMISFETQn3は、ホット
キャリアによるしきい値電圧の経時的な劣化を抑制する
ことができる。
９とウエル領域２とで構成されるpn接合部の不純物濃度
勾配を緩和することができるので、電界強度を弱めるこ
とができる。このため、LDD構造のMISFETQn3は、ホット
キャリアによるしきい値電圧の経時的な劣化を抑制する
ことができる。
一方、出力段回路Ｉを構成するｐチャネルMISFETQpは、
主として、半導体基板１、絶縁膜５、導電層６及び一対
の半導体領域10によって構成されている。また、ｎチャ
ネルMISFETQn1,Qn2は、主として、ウエル領域２、絶縁
膜５、導電層６及び一対の半導体領域14によって構成さ
れている。
主として、半導体基板１、絶縁膜５、導電層６及び一対
の半導体領域10によって構成されている。また、ｎチャ
ネルMISFETQn1,Qn2は、主として、ウエル領域２、絶縁
膜５、導電層６及び一対の半導体領域14によって構成さ
れている。
このMISFETQn1,Qn2のソース領域、ドレイン領域となる
半導体領域14はは、出力信号用の外部端子BPに電気的に
接続される構成になっている。そこで、静電破壊耐圧強
度を高めるために、MISFETQn1,Qn2は、LDD構造を採用し
ていない。
半導体領域14はは、出力信号用の外部端子BPに電気的に
接続される構成になっている。そこで、静電破壊耐圧強
度を高めるために、MISFETQn1,Qn2は、LDD構造を採用し
ていない。
第５図に示す静電気破壊耐圧強度の検査方法において、
所定の電圧Ｖで容量Ｃに充電された電荷を外部端子BPに
印加した場合に、次のような静電気破壊耐圧強度値を得
ることができる。LDD構造のMISFETで構成される出力段
回路は、20〜50［Ｖ］程度の静電気破壊耐圧強度しか得
ることができない。これに対して、LDD構造を採用しな
いMISFETQn1,Qn2で構成される出力回路Ｉは、300［Ｖ］
程度の高い静電気破壊耐圧強度を得ることができる。
所定の電圧Ｖで容量Ｃに充電された電荷を外部端子BPに
印加した場合に、次のような静電気破壊耐圧強度値を得
ることができる。LDD構造のMISFETで構成される出力段
回路は、20〜50［Ｖ］程度の静電気破壊耐圧強度しか得
ることができない。これに対して、LDD構造を採用しな
いMISFETQn1,Qn2で構成される出力回路Ｉは、300［Ｖ］
程度の高い静電気破壊耐圧強度を得ることができる。
ここで、QnはLDD構造のMISFET又はLDD構造を採用してい
ないMISFETである。Ｒは外部端子BPとMISFETQnとの間の
抵抗である。容量Ｃは、200［pF］程度の容量値であ
る。
ないMISFETである。Ｒは外部端子BPとMISFETQnとの間の
抵抗である。容量Ｃは、200［pF］程度の容量値であ
る。
以上説明したように、本実施例Ｉによれば、LDD構造のM
ISFETを有する半導体集積回路装置において、外部端子B
Pに接続されたドレイン領域となる半導体領域９にLDD部
７を設けない、すなわち、LDD構造を採用しないMISFETQ
n1,Qn2により出力回路Ｉを構成したので、静電気破壊耐
圧強度を向上することができる。
ISFETを有する半導体集積回路装置において、外部端子B
Pに接続されたドレイン領域となる半導体領域９にLDD部
７を設けない、すなわち、LDD構造を採用しないMISFETQ
n1,Qn2により出力回路Ｉを構成したので、静電気破壊耐
圧強度を向上することができる。
なお、前記実施例は、出力回路Ｉを構成するMISFETQn1,
Qn2のドレイン領域及びソース領域となる両方の半導体
領域８にLDD部７を設けていない例について説明した
が、外部端子BPに接続されたドレイン領域となる一方の
半導体領域８にLDD部を設けない構造にしてもよい。
Qn2のドレイン領域及びソース領域となる両方の半導体
領域８にLDD部７を設けていない例について説明した
が、外部端子BPに接続されたドレイン領域となる一方の
半導体領域８にLDD部を設けない構造にしてもよい。
また、前記実施例は、出力段回路Ｉを構成するMISFETQn
1,Qn2にLDD部を設けない例について説明したが、出力回
路Ｉの前段回路II又IIIを構成するｎチャネルMISFETQn3
にもLDD部を設けないようにしてもよい。特に、出力回
路ＩのMISFETと前段回路のMISFETとのそれぞれのドレイ
ン領域が、実質的に一本のアルミニウム膜等の配線で外
部端子BPに直接々続されている場合に有効である。
1,Qn2にLDD部を設けない例について説明したが、出力回
路Ｉの前段回路II又IIIを構成するｎチャネルMISFETQn3
にもLDD部を設けないようにしてもよい。特に、出力回
路ＩのMISFETと前段回路のMISFETとのそれぞれのドレイ
ン領域が、実質的に一本のアルミニウム膜等の配線で外
部端子BPに直接々続されている場合に有効である。
また、前記実施例は、出力回路ＩをｎチャネルMISFETQn
1,Qn2で構成した例について説明したが、LDD部を設けて
いないｎチャネル及びｐチャネルMISFETからなる相補型
のMISFETで構成してもよい。
1,Qn2で構成した例について説明したが、LDD部を設けて
いないｎチャネル及びｐチャネルMISFETからなる相補型
のMISFETで構成してもよい。
［実施例II］ 本実施例IIは、本発明を、半導体集積回路装置の入力側
に適用した例を説明するためのものである。
に適用した例を説明するためのものである。
第６図は、本発明の実施例IIを説明するための半導体集
積回路装置の入力側における等価回路図である。
積回路装置の入力側における等価回路図である。
第６図において、IVは入力回路、例えば、CMOSインバー
タ回路であり、入力信号用の外部端子BPに接続されるよ
うに構成されている。
タ回路であり、入力信号用の外部端子BPに接続されるよ
うに構成されている。
Ｖは静電気破壊防止回路（入力保護回路）であり、外部
端子BPと入力回路IVとの間に設けられている。静電気破
壊防止回路Ｖは、多結晶シリコン膜又はｎ型の半導体領
域で構成された保護抵抗素子R1,R2と、クランプ用のｎ
チャネルMISFETQn4,Qn5,Qn6によって構成されている。M
ISFETQn4,Qn5,Qn6のうち、外部端子BPに接続された少な
くともMISFETQn4,Qn5のドレイン領域には、LDD部を設け
ないように構成されている。
端子BPと入力回路IVとの間に設けられている。静電気破
壊防止回路Ｖは、多結晶シリコン膜又はｎ型の半導体領
域で構成された保護抵抗素子R1,R2と、クランプ用のｎ
チャネルMISFETQn4,Qn5,Qn6によって構成されている。M
ISFETQn4,Qn5,Qn6のうち、外部端子BPに接続された少な
くともMISFETQn4,Qn5のドレイン領域には、LDD部を設け
ないように構成されている。
以上説明したように、本実施例IIによれば、前記実施例
Ｉと同様に、LDD構造のMISFETを有する半導体集積回路
装置において、外部端子BPに接続された半導体領域14に
LDD部７を設けない、すなわち、LDD構造を採用しないMI
SFETQn4,Qn5,Qn6により静電気破壊防止回路Ｖを構成し
たので、静電気破壊耐圧強度を向上することができる。
Ｉと同様に、LDD構造のMISFETを有する半導体集積回路
装置において、外部端子BPに接続された半導体領域14に
LDD部７を設けない、すなわち、LDD構造を採用しないMI
SFETQn4,Qn5,Qn6により静電気破壊防止回路Ｖを構成し
たので、静電気破壊耐圧強度を向上することができる。
また、本実施例II及び前記実施例Ｉは、本発明を、半導
体集積回路装置の周辺回路を構成する出力段回路Ｉ、静
電気破壊防止回路Ｖに適用した例について説明したが、
電源電圧Vcc,Vss用の外部端子BPに、ソース領域又はド
レイン領域が直接々続された周辺回路を構成するｎチャ
ネルMISFETにLDD部を設けないようにしてもよい。さら
に、そのｎチャネルMISFETの次段のMISFETにもLDD部を
設けないようにしてもよい。
体集積回路装置の周辺回路を構成する出力段回路Ｉ、静
電気破壊防止回路Ｖに適用した例について説明したが、
電源電圧Vcc,Vss用の外部端子BPに、ソース領域又はド
レイン領域が直接々続された周辺回路を構成するｎチャ
ネルMISFETにLDD部を設けないようにしてもよい。さら
に、そのｎチャネルMISFETの次段のMISFETにもLDD部を
設けないようにしてもよい。
［効果］ 以上説明したように、本願において開示された新規な技
術によれば、以下に述べるような効果を得ることができ
る。
術によれば、以下に述べるような効果を得ることができ
る。
（１）LDD構造のMISFETを有する半導体集積回路装置に
おいて、外部端子と電気的に接続されたソース領域又は
ドレイン領域に、LDD部を設けていないMISFETを構成し
たので、静電気破壊耐圧強度を向上することができる。
おいて、外部端子と電気的に接続されたソース領域又は
ドレイン領域に、LDD部を設けていないMISFETを構成し
たので、静電気破壊耐圧強度を向上することができる。
（２）前記（１）により、LDD構造のMISFETを備えた半
導体集積回路装置の静電気破壊による歩留りの低下を抑
制することができる。
導体集積回路装置の静電気破壊による歩留りの低下を抑
制することができる。
以上、本発明者によってなされた発明を、前記実施例に
もとずき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。
もとずき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。
例えば、本発明を、LDD部（n+）を覆うように、半導体
基板と同一導電型でかつそれよりも不純物濃度の高い半
導体領域（p+）を設けたLDD構造のMISFETを備えた半導
体集積回路装置に適用してもよい。
基板と同一導電型でかつそれよりも不純物濃度の高い半
導体領域（p+）を設けたLDD構造のMISFETを備えた半導
体集積回路装置に適用してもよい。
第１図乃至第５図は、本発明の実施例Ｉを説明するため
の図であり、 第１図は、半導体集積回路装置の出力側における等価回
路図、 第２図は、第１図の具体的な構成を示す平面図、 第３図は、第２図のIII-III切断線における断面図、 第４図は、内部集積回路を構成する相補型のMISFETを示
す断面図、 第５図は、静電気破壊耐圧強度の検査方法を説明するた
めの出力段回路の等価回路図、 第６図は、本発明の実施例IIを説明するための半導体集
積回路装置の入力側における等価回路図である。 図中、BP……外部端子、Qn1〜Qn6……MISFET、Vcc,Vss
……電源電圧端子、Ｉ……出力段回路、II,III……次段
回路、IV……入力段回路、Ｖ……静電気破壊防止回路、
１……半導体基板、２……ウエル領域、５……絶縁膜、
６……導電層、７……半導体領域（LDD部）、9,10,14,9
G,10G……半導体領域である。
の図であり、 第１図は、半導体集積回路装置の出力側における等価回
路図、 第２図は、第１図の具体的な構成を示す平面図、 第３図は、第２図のIII-III切断線における断面図、 第４図は、内部集積回路を構成する相補型のMISFETを示
す断面図、 第５図は、静電気破壊耐圧強度の検査方法を説明するた
めの出力段回路の等価回路図、 第６図は、本発明の実施例IIを説明するための半導体集
積回路装置の入力側における等価回路図である。 図中、BP……外部端子、Qn1〜Qn6……MISFET、Vcc,Vss
……電源電圧端子、Ｉ……出力段回路、II,III……次段
回路、IV……入力段回路、Ｖ……静電気破壊防止回路、
１……半導体基板、２……ウエル領域、５……絶縁膜、
６……導電層、７……半導体領域（LDD部）、9,10,14,9
G,10G……半導体領域である。
Claims (3)
- 【請求項１】第１導電型の半導体主面に、内部回路を構
成しボンディングパッドに接続されない第２導電型チャ
ネルの第1MISFET及びボンディングパッドに電気的に接
続される第２導電型チャネルの第2MISFETとを具備して
なる半導体集積回路装置であって、 前記第１導電型の半導体主面の第1MISFET形成区域及び
第2MISFET形成区域に第1MISFETのゲート電極及び第2MIS
FETのゲート電極を夫々有し、 前記第1MISFET形成区域内には、前記第1MISFETのゲート
電極によって規定され第２導電型不純物の導入により形
成された第１半導体領域、及びその第１半導体領域に接
し、前記ゲート電極に設けられたサイドウォールによっ
て規定され第２導電型不純物の導入により形成された第
１半導体領域よりも高濃度の第３半導体領域を有し、 前記第2MISFET形成区域内には、前記第2MISFETのゲート
電極によって規定され第２導電型不純物の導入により形
成された前記第１半導体領域よりも高濃度の第２半導体
領域を有することを特徴とする半導体集積回路装置。 - 【請求項２】第１導電型の半導体主面に、内部回路を構
成しボンディングパッドに接続されない第２導電型チャ
ネルの第1MISFET及びボンディングパッドに電気的に接
続される第２導電型チャネルの第2MISFETとを具備して
なる半導体集積回路装置の製造方法であって、以下の工
程を含むことを特徴とする。 （１）前記第1MISFET形成区域及び第2MISFET形成区域に
第1MISFETのゲート電極及び第2MISFETのゲート電極を夫
々形成する工程 （２）前記第1MISFET形成区域内に、前記第1MISFETのゲ
ート電極に規定されるように第２導電型の不純物を選択
導入することにより第１半導体領域を形成し、 前記第2MISFET形成区域内に、前記第2MISFETのゲート電
極に規定されるように第２導電型不純物を選択導入する
ことにより前記第１不純物濃度よりも高濃度の第２半導
体領域を形成する工程 （３）前記第１半導体領域が形成された第1MISFET形成
区域内の第1MISFETのゲート電極にサイドウォールを形
成する工程 （４）前記第1MISFET形成区域内に、前記第1MISFETのゲ
ート電極に形成されるようにサイドウォールに規定され
た第２導電型の不純物を選択導入することにより前記第
１不純物濃度よりも高濃度の第３半導体領域を形成する
工程 - 【請求項３】前記工程（３）にて前記第2MISFET形成区
域内の第2MISFETのゲート電極にもサイドウォールを形
成し、そして前記工程（４）にてこのサイドウォールに
よって規定して前記第2MISFET形成区域内に前記第２導
電型の不純物を選択導入して第４半導体領域を形成する
ことを特徴とする特許請求の範囲第２項記載の半導体集
積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60058360A JPH0719846B2 (ja) | 1985-03-25 | 1985-03-25 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60058360A JPH0719846B2 (ja) | 1985-03-25 | 1985-03-25 | 半導体集積回路装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61218164A JPS61218164A (ja) | 1986-09-27 |
| JPH0719846B2 true JPH0719846B2 (ja) | 1995-03-06 |
Family
ID=13082148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60058360A Expired - Lifetime JPH0719846B2 (ja) | 1985-03-25 | 1985-03-25 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0719846B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0817936A (ja) * | 1994-06-27 | 1996-01-19 | Nec Corp | 半導体装置 |
| JP2870450B2 (ja) * | 1995-05-24 | 1999-03-17 | 日本電気株式会社 | 半導体集積回路装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57155769A (en) * | 1981-03-20 | 1982-09-25 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1985
- 1985-03-25 JP JP60058360A patent/JPH0719846B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61218164A (ja) | 1986-09-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |