JP2000277731A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＷＳｉをゲート材料とする電界効果型半導体
装置に於いて、スペーサの厚みを薄くして、全体のトラ
ンジスタサイズを小さくすると同時にゲートラインと交
差配線のショート、耐圧低下を防止する。 【解決手段】 ゲート電極ＧおよびゲートラインＧＬ
の側壁に保護膜３７として約１００ÅのＳｉ3Ｎ4膜を形
成し、その外側にスペーサ３７を形成する。Ｓｉ3Ｎ4膜
は、酸素を一組成とせず、酸素の拡散も抑制できるの
で、ＷＳｉの側壁には、Ｗの酸化物が生成されない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関す
るもので、特にゲート電極にサイドウォールを形成し、
このサイドウォールを介してソース電極やドレイン電極
を形成した電界効果型半導体装置に関するものである。

【０００２】

【従来の技術】集積回路が複雑になり、多くの機能を１
つの半導体チップに形成するためには、デバイス実装密
度を高めなくては成らない。そのため常にデバイスの寸
法を小さくしていかなければならない。例えば、その一
例を示すもので、例えば特開平２−２１３９号公報の図
４に示されている。

【０００３】これを模式的に示したものが図２である。
下の図は、電界効果型半導体装置の平面図であり、Ａ−
Ａ線に於ける断面図が上の図である。

【０００４】まず半導体基板１があり、点線で示す活性
領域２を囲むようにＬＯＣＯＳ酸化膜３が設けられてい
る。また活性領域２の中央には、ゲート絶縁膜４を介し
てゲート電極５が設けられている。この電極は、頭部に
第１の絶縁膜６が設けられ、この第１の絶縁膜６からゲ
ート電極５までセルフアライメントでエッチングされパ
ターニングされている。ここでは、スペーサを介してゲ
ート絶縁膜もセルフアライメントでエッチングされてい
る。

【０００５】そして前記第１の絶縁膜６およびゲート電
極５（またはゲート絶縁膜も含む）は、前記エッチング
により側壁が形成され、この側壁には例えばシリコン酸
化膜よりなるスペーサ７が設けられ、ソース電極８とド
レイン電極９が設けられている。

【０００６】この電極８、９は、ゲート電極５の頭部か
ら各拡散領域に延在され、コンタクトされている。そし
て前記スペーサ７と前記第１の絶縁膜６は、前記ソース
電極８およびドレイン電極９とのショートを防止すると
共に、スペーサ７とＬＯＣＯＳ酸化膜３がマスクとなり
コンタクトが形成でき、ホトレジストを使うような方法
と異なり、コンタクトマージンが不要なので、電界効果
型半導体装置のシュリンクを実現できる。

【０００７】

【発明が解決しようとする課題】しかしこれよりもトラ
ンジスタのサイズを小さくしようとすれば、ゲート５の
側壁に残ったスペーサ７の厚さを更に薄くする必用があ
る。例えば図２下図の点線に示した矢印Ｂは、スペーサ
７の底部の厚みを示し、この厚さを０．１μｍ程度、あ
るいはそれ以下に設定しなくては成らない。

【０００８】一方、ゲート電極５は、積層構造で、例え
ば下層がポリＳｉより成る第１の電極１０とＷＳｉから
成る第２の電極１１が積層されて成る。しかしスペーサ
７を薄くすることでショート不良が発生する問題があっ
た。また図３に示すように、縦型炉に於いて、炉のボト
ム側よりも炉のトップ側の方が不良率が大きいことが判
った。

【０００９】

【課題を解決するための手段】図３は、縦型炉を採用
し、ウェハを所定の間隔で上方に積み上げたカセットを
用意し、上方に移動させて炉内に装填し、温度７〜８０
０度Ｃ、Ｎ2雰囲気内で熱処理し、その不良率を調べた
ものである。具体的には、スペーサを介して基板にイオ
ン注入し、ソース領域およびドレイン領域を形成する熱
処理工程を経た後、電極８、９を形成し、その不良率を
調べたものである。

【００１０】図３からも判るように、炉内のトップ側の
不良率が７０〜８０％と高いことが判った。

【００１１】また炉内に取り込まれた酸素は、ＳｉＯ２
膜のスペーサに酸素を供給し、反応していると考えられ
る。しかもＷの酸化膜は、導電性を示すため、スペーサ
７の厚みＢが１０００Åと薄くなってくると、ソース電
極やドレイン電極とＷの酸化物がショートしたり、その
絶縁耐量が低下していることが判った。

【００１２】従って、ＷＳｉの側壁を、酸素原子または
分子を含む材料でカバーしない、または外部からの酸素
を遮断すれば、Ｗの酸化膜の生成が抑制されると考え
た。

【００１３】つまり先ず第１に、第１の配線に露出する
ＷＳｉの側壁に設けられ、酸素を一組成としない保護膜
を設けることで解決するものである。

【００１４】第２に、保護膜として、Ｓｉ3Ｎ4膜または
シリコン膜を採用することで解決するものである。

【００１５】第３に、第１の配線を、ゲート電極と一体
のゲート配線で成す事で解決するものである。

【００１６】

【発明の実施の形態】以下、本発明の一実施の形態につ
いて説明する。

【００１７】図１の中央の図は、トランジスタと配線の
平面図であり、左下図は、Ａ−Ａ線の断面図である。ま
た右図は、Ｂ−Ｂ線の断面図であり、左上図はＣ−Ｃ線
に沿った断面図である。 まず図１は、半導体基板３０
の上に、ゲート絶縁膜３１が設けられる。また符号３２
は、活性領域を囲んだＬＯＣＯＳ酸化膜である。

【００１８】このゲート絶縁膜３１の上には、不純物が
導入されたポリＳｉ３３、ＷＳｉ３４およびシリコン酸
化膜３５が積層されている。この４層のゲート電極Ｇ
は、少なくともシリコン酸化膜３５とＷＳｉ３４がセル
フアライメントされ、側壁にはＷＳｉ３４が露出してい
る。後の製造方法で明らかとなるが、図１では、ポリＳ
ｉ３３の途中までセルフアライメントされている。しか
し、ゲート絶縁膜３１までセルフアライメントでエッチ
ングされても本発明の効果は変わりない。またシリコン
酸化膜３５は、Ｓｉ3Ｎ4膜でもよい。

【００１９】続いて、本発明のポイントである保護膜３
６が設けられる。この保護膜３６は、ＷＳｉ３４の側面
の酸化防止膜であり、この膜自身が酸素を一組成としな
いものおよび／または保護膜の外側から内部に酸素を通
過、拡散させない膜を兼ね備えたものでなくては成らな
い。またこの膜自身が酸素を一組成としないものであっ
ても、保護膜の外側から内部に酸素を通過、拡散させる
場合は、その外に酸素を通過、拡散させない膜である必
用がある。

【００２０】つまり保護膜３６としては、Ｓｉ3Ｎ4膜が
考えられる。この膜は、酸素を一組成とせず、ＬＯＣＯ
Ｓの形成時の耐酸化膜として活用する事からも明らかな
ように、実質酸素の拡散、通過が無い膜である。またシ
リコン膜でも良い。このシリコン膜は、酸素を一組成と
しないが、Ｓｉ3Ｎ4膜よりも酸素の拡散、通過は、多い
ので、その外に更にＳｉ3Ｎ4膜またはシリコン酸化膜が
形成される。これがスペーサ３７となる。

【００２１】ここでＳｉ3Ｎ4膜とシリコン膜の組み合わ
せを述べる。

【００２２】：保護膜３６を省略し、スペーサ３７と
してＳｉ3Ｎ4膜を採用する構造 ：保護膜３６としてＳｉ3Ｎ4膜を採用し、スペーサ３
７としてシリコン酸化膜を採用する構造 ：保護膜３６としてシリコン膜を採用し、スペーサ３
７としてＳｉ3Ｎ4膜を採用する構造 ：保護膜３６としてシリコン膜を採用し、スペーサ３
７としてシリコン酸化膜を採用する構造 ここで、のシリコン膜は、ａ−ＳｉまたはポリＳｉ
である。この時は、保護膜が半導体材料であるため、配
線Ｌ、ソース・ドレイン電極とのショートを防止するよ
うに、スペーサ３７が保護膜３６を完全に被覆するよう
に形成される。更には、トランジスタが形成される領域
では、スペーサ３７とシリコン酸化膜３５を介してゲー
ト電極Ｇの頭部からソース領域３８に、またドレイン領
域３９に延在され、オーミックコンタクトしているソー
ス電極４０とドレイン電極４１が設けられている。

【００２３】更にはＣ−Ｃ線では、例えば、ソース電極
４０、ドレイン電極４１またはこれ以外の配線Ｌがゲー
トラインＧＬと交差している。

【００２４】ここでからの構造を採用すれば、ＷＳ
ｉは、酸化されず、Ｗの酸化膜が生成されないため、た
とえスペーサ３７を１０００Åと薄くしてもショートや
耐圧不良の発生を抑止することができる。従ってスペー
サを薄くした電界効果型半導体装置の不良を極力抑える
ことができると共にゲートラインＧＬと配線Ｌとの交差
部のショートや耐圧不良の発生を抑えることができる。

【００２５】では、簡単にその製造方法について説明す
る。

【００２６】まず半導体基板３０を用意し、表面に１７
０〜３００Å程度のゲート絶縁膜３１を形成し、続いて
ＬＰＣＶＤ法で９００〜１１００Å程度のポリＳｉ３３
を形成する。そしてこのポリＳｉ３３に不純物を導入す
る。ここではＰＯＣｌ３を使い、表面にＰＳＧ膜を生成
させ、熱処理によりリンを拡散させている。また導入方
法としてイオン注入を採用しても良い。

【００２７】続いてＰＳＧ膜を取り除き、９００〜１１
００Å程度のＷＳｉをＣＶＤ法で形成する。ここでは、
ＷがポリＳｉの上にＣＶＤ法で成膜され、その後の熱処
理によりＷＳｉに変換される。更にＬＰＣＶＤ法で、１
８００〜２５００Å程度のシリコン酸化膜３５を形成す
る。ここでシリコン酸化膜の代わりにＳｉ3Ｎ4膜を形成
しても良い。

【００２８】そして予定のゲート電極配置領域にホトレ
ジストを形成する。

【００２９】続いて、ホトレジストを介してシリコン酸
化膜３５をエッチングする。そしてホトレジストを取り
除いた後、パターン化されたシリコン酸化膜３５をマス
クにして、ＷＳｉ３４とポリＳｉ３３をエッチングす
る。

【００３０】ただしポリＳｉ３３は、途中まででも良い
し、ゲート絶縁膜３１までエッチングしても良い。保護
膜にＳｉを使うときは、ゲート絶縁膜３１までエッチン
グすると半導体基板とゲートがショートするため、図の
ように途中で止めた方がよい。また保護膜と配線、保護
膜とソース・ドレイン電極とのショートを防止するた
め、保護膜はスペーサに完全に被覆される。

【００３１】またホトレジストを介してＷＳｉ３４とポ
リＳｉ３３をエッチングしても良い。この場合も、ポリ
Ｓｉの途中まで、またゲート絶縁膜までエッチングして
も良い。

【００３２】そして本発明のポイントである保護膜材料
としてＳｉ3Ｎ4膜を６０〜１２０Å程度形成し、エッチ
バックしてスペーサ形状に保護膜３７を形成する。ここ
で保護膜３７は、その側壁に均一な厚さで形成されても
良い。しかしスペーサであれば、ホトマスクを用いずエ
ッチバックにより簡単に形成できるメリットを有する。

【００３３】Ｓｉ3Ｎ4膜自身酸素を一組成とせず、ＷＳ
ｉは、保護膜から酸素を取り込んでＷの酸化膜を生成す
ることが無くなる。またＳｉ3Ｎ4膜の膜厚によるが、保
護膜の外側からＷＳｉに向かい拡散してくる酸素を阻止
する。実験の結果からでは、膜厚の下限値は、５０〜６
０Å程度である。

【００３４】続いて、前記保護膜３７をマスクにして、
ゲート絶縁膜３１までエッチングする。保護膜３７が形
成されてエッチングされるため、保護膜３７の下にはポ
リＳｉ３３が残留する。ただし、ＷＳｉとポリＳｉを完
全にエッチングしている構造の場合、シリコン酸化膜３
５からゲート絶縁膜３１までセルフアライメントされて
いる。

【００３５】続いて、パターニングされたゲート電極Ｇ
の周囲は、ゲート絶縁膜３１が取り除かれてしまうの
で、再度ゲート絶縁膜を形成し、この上にスペーサ３７
を形成する。この膜は、シリコン酸化膜から成るＴＥＯ
Ｓ膜である。約１５００Å程度を全面に形成した後エッ
チバックすると、矢印Ｂの間隔は、１０００Å程度に成
る。ゲート電極ＧおよびゲートラインＧＬの周囲に保護
膜３６とスペーサ３７が形成されていることを示してい
る。

【００３６】続いて、ゲート電極やスペーサをマスクと
して半導体基板３１内に不純物を導入してソース領域３
８とドレイン領域３９を形成する。

【００３７】そしてスペーサ３７をマスクにして前記ゲ
ート絶縁膜を取り除き再度付け直すか、または前記ゲー
ト絶縁膜をそのまま使い、コンタクト領域を開口した
後、ソース電極４０とドレイン電極４１を形成すると同
時に、ゲートラインＧＬと交差する配線Ｌをパターニン
グする。この電極材料としては、１０００Å程度のポリ
Ｓｉが採用される。しかしＡｌを主材料とするメタル電
極で形成しても良い。ここでは、ＬＯＣＯＳ酸化膜が形
成されているので、ＬＯＣＯＳ端とスペーサがマスクに
なり、コンタクトが形成される。

【００３８】以上からも判るように、矢印Ｂで示す所の
スペーサ底部が約１０００Åと薄く形成されても、保護
膜が形成されているため、ＷＳｉで形成されたゲート電
極Ｇ側面およびゲートラインＧＬ側面には、Ｗの酸化膜
が生成されない。従って、ゲート電極Ｇとソース電極４
０、ゲート電極とドレイン電極４１のショートや耐圧不
良を防止することができる。

【００３９】ゲート電極Ｇと一体で成るゲートラインＧ
Ｌを示すものである。このゲートラインＧＬは、ゲート
絶縁膜３１上のゲート電極と一体で、活性領域を囲むＬ
ＯＣＯＳ酸化膜の上に延在され、このラインの両側面に
は、同時に形成された保護膜６０、６１がカバーされて
いる。従って、このゲートラインＧＬとクロスする配線
６２が形成されても、保護膜６０によりＷの酸化物が生
成されず、ゲートラインＧＬと配線６２とのショートや
耐圧不良を防止できる。

【００４０】

【発明の効果】以上の説明から明らかなように、ＷＳｉ
をゲート材料として積層した電界効果型半導体装置にお
いて、ゲート電極側壁のスペーサを薄く形成して本装置
のサイズをシュリンクしても、保護膜が設けられている
ので、ショートや耐圧不良を抑止することができる。し
かもゲートラインにも保護膜が設けられているので、ゲ
ートラインと配線との間のショートや耐圧不良を抑止す
ることができる。

【００４１】またＷＳｉを含むゲート電極およびゲート
ラインのパターニングの後、保護膜として例えばＳｉ3
Ｎ4膜を設けているので、この後の熱処理工程に於い
て、Ｗの酸化物生成が抑制できる。

【００４２】従って熱処理に於いて、酸素が若干浸入し
ても、不良の少ない電界効果型半導体装置が実現でき
る。

【図面の簡単な説明】

【図１】本発明の半導体装置を説明する図である。

【図２】従来の半導体装置を説明する図である。

【図３】従来の構造の問題点を説明する図である。

フロントページの続き Ｆターム(参考） 4M104 BB01 BB40 CC05 DD04 DD43 DD57 DD84 DD89 EE09 EE12 EE14 EE17 FF09 FF14 GG09 HH20 5F033 HH04 HH08 HH28 KK01 KK04 LL04 MM07 MM20 PP06 PP09 QQ08 QQ10 QQ31 QQ58 QQ59 QQ70 QQ80 RR04 RR06 SS04 SS13 TT02 TT08 VV06 XX31 5F040 DA00 DA14 EC01 EC04 EC07 EC13 EC19 EH02 EH03 EK01 FA03 FA05 FA07 FA08 FA10 FA16 FA17 FA18 FA19 FC19

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体基板上の第１の絶縁膜を介して設
   けられ、ＷＳｉの導電材料が積層されて成る第１の配線
   と、 前記第１の配線上に設けられた第２の絶縁膜と、 前記第１の配線に露出する前記ＷＳｉの側壁に設けら
   れ、酸素を一組成としない保護膜と、 前記保護膜の外側に設けられた絶縁材料から成るスペー
   サと、 前記第１の絶縁膜から前記スペーサおよび前記第２の絶
   縁膜を有する第１の配線と交差する第２の配線とから成
   る事を特徴とした半導体装置。
2. 【請求項２】 前記保護膜は、Ｓｉ3Ｎ4膜またはシリコ
   ン膜から成る請求項１に記載の半導体装置。
3. 【請求項３】 前記第１の配線は、ゲート電極と一体の
   ゲート配線である請求項１または請求項２に記載の半導
   体装置。