KR101986711B1 - 정전기 보호 기능을 구비한 전력 반도체 장치 - Google Patents

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KR101986711B1
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오광훈
정진영
김수성
윤종만
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Abstract

정전기 보호 기능을 구비한 전력 반도체 장치가 개시된다. 전력 반도체 장치는, 반도체 기판에 형성되는 수직형의 모스 게이트형 전력 반도체 소자인 주 소자; 및 상기 반도체 기판에 형성된 수평형의 소자들이 직렬 연결되어 구성되고, 일 단부는 상기 주소자의 게이트 단자에 전기적으로 연결되고 타 단부는 소스 단자 또는 에미터 단자에 전기적으로 연결되도록 형성되는 게이트 보호 회로를 포함한다.

Description

정전기 보호 기능을 구비한 전력 반도체 장치{ESD protected power semiconductor device}
본 발명은 정전기 보호 기능을 구비한 전력 반도체 장치에 관한 것이다.
일반적으로 반도체 기판 상에 형성된 전력 반도체 장치는 정전기(ESD, Electrostatic Discharge)에 기인해 발생하는 펄스 고전압 및 순간적으로 외부에서 유입되는 써지 전압으로 인하여 내부 요소가 파괴되는 손상을 받을 수 있다.
꾸준한 집적 연구와 동작 전압의 소비 전력의 감소 노력으로 인해, 전력 반도체 소자의 구조는 더 정교해지고, 고밀도화되고 있으며, 그 크기 역시 지속적으로 축소되고 있다. 그러나, 정교한 고밀도 반도체 소자일수록 정전기적 브레이크다운에 취약할 수 밖에 없다.
따라서, 종래에는 도 1에 도시된 바와 같이 주 소자(100)인 모스게이트형 전력 반도체 소자의 게이트 단에 다이오드로 구성되는 게이트 보호회로 소자(110)를 보조 소자로 연결하여, 일정 전압 이상의 정전기 전압(VESD)이 주 소자(100)의 게이트 단에 유기되면 정전기 스트레스(stress) 전류(IESD)를 보조 소자로 바이패스시켜 주 소자(100)의 게이트 단을 보호하는 방법이 사용되고 있었다.
일반적으로 게이트 보호회로 소자(110)는 바이패스시키고자 하는 전압 수준에 적합한 수량의 다이오드를 백투백(back-to-back) 연결하여 구현되며, 정전기 스트레스에 의해 게이트가 손상되지 않도록 하기 위해 이때의 최종 브레이크다운 전압값은 전력 반도체 소자의 게이트 절연 내압의 크기보다 작게 설정된다.
예를 들어, P-N/N-P의 형태로 백투백 연결된 한 쌍의 다이오드의 내압이 5V일 때 6쌍을 이용하면 30V급 게이트 보호회로 소자(110)를 구현할 수 있고, 이 경우 게이트 옥사이드(gate oxide)의 절연 내압은 30V보다 크게 설정된다(즉, BV_diode < BV_Gox).
그러나, 게이트 보호회로 소자(110)가 연결되면, 주 소자(100)의 게이트 단과 소스 단에 새로운 전류 흐름 경로가 형성되기 때문에, 외부에서 게이트의 순수한 누설 전류를 측정할 수 없는 문제점이 있었다. 참고로, 다이오드의 누설 전류는 수 uA ~ 수십 uA인 반면, 정상적인 게이트의 누설 전류는 수 nA 이하 수준이다.
또한, 게이트의 순수한 누설 전류가 측정될 수 없어, 주 소자(100)인 전력 반도체 소자의 게이트 절연 특성을 보증할 수 없는 문제점도 있었다.
전술한 배경기술은 발명자가 본 발명의 도출을 위해 보유하고 있었거나, 본 발명의 도출 과정에서 습득한 기술 정보로서, 반드시 본 발명의 출원 전에 일반 공중에게 공개된 공지기술이라 할 수는 없다.
한국등록특허 제10-1570483호(과도전압 보호용 다이오드 소자를 내장하는 전력 반도체 장치 및 그 제조 방법)
본 발명은 주 소자인 모스게이트 전력 반도체 소자의 게이트와 소스를 연결하는 보호 회로가 정전기 스트레스 전류를 바이패스하는 경로로 이용되면서도, 주 소자의 게이트의 순수한 누설 전류 측정을 가능하게 하는 정전기 보호 기능을 구비한 전력 반도체 장치를 제공하기 위한 것이다.
본 발명의 이외의 목적들은 하기의 설명을 통해 쉽게 이해될 수 있을 것이다.
본 발명의 일 측면에 따르면, 반도체 기판에 형성되는 수직형의 모스 게이트형 전력 반도체 소자인 주 소자; 및 상기 반도체 기판에 형성된 수평형의 소자들이 직렬 연결되어 구성되고, 일 단부는 상기 주소자의 게이트(Gate) 단자에 전기적으로 연결되고 타 단부는 소스(Source) 단자 또는 에미터(Emitter) 단자에 전기적으로 연결되도록 형성되는 게이트 보호 회로를 포함하는 정전기 보호 기능을 구비한 전력 반도체 장치가 제공된다. 여기서, 상기 게이트 보호 회로는 정전기 방전(electrostatic discharge)시 상기 주 소자를 보호하기 위해 동작될 수 있다.
상기 게이트 보호 회로의 턴온 전압은 상기 주 소자의 게이트 절연 파괴 전압보다 낮게 설정되고, 상기 주 소자의 게이트 절연 특성 확인을 위한 게이트 테스트 전압보다 높게 설정될 수 있다.
상기 게이트 보호 회로는 모스펫 및 다이오드 중 하나 이상인 제1 보호회로 소자와, 백투백(back-to-back) 연결된 다이오드 쌍을 포함하는 제2 보호회로 소자가 직렬 연결되어 구성될 수 있다.
상기 모스펫의 게이트 단자와 드레인 단자 각각은 상기 주 소자의 게이트 단자에 전기적으로 연결되고, 상기 모스펫의 소스 단자는 상기 제2 보호회로 소자의 일 단부측 캐소드 또는 애노드에 전기적으로 연결될 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예에 따르면, 주 소자인 모스게이트 전력 반도체 소자의 게이트와 소스를 연결하는 보호 회로가 정전기 스트레스 전류를 바이패스하는 경로로 이용되면서도, 주 소자의 게이트의 순수한 누설 전류 측정을 가능하게 하는 효과가 있다.
도 1은 종래기술에 따른 모스게이트형 전력 반도체 소자와 게이트 보호회로 소자의 연결 관계를 나타낸 회로도.
도 2 및 도 3은 본 발명의 일 실시예에 따른 모스게이트형 전력 반도체 소자와 게이트 보호회로의 연결 관계를 나타낸 회로도.
도 4는 본 발명의 일 실시예에 따른 전력 반도체 장치의 단면도.
도 5는 본 발명의 일 실시예에 따른 제1 보호회로 소자의 턴온 전압을 설명하기 위한 도면.
도 6은 본 발명의 다른 실시예에 따른 모스게이트형 전력 반도체 소자와 게이트 보호회로의 연결 관계를 나타낸 회로도.
도 7은 본 발명의 다른 실시예에 따른 전력 반도체 장치의 단면도.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
층, 영역 또는 기판과 같은 요소가 다른 요소 "위(on)"에 존재하는 것으로 또는 "위로(onto)" 확장되는 것으로 기술되는 경우, 그 요소는 다른 요소의 직접 위에 있거나 직접 위로 확장될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소 "바로 위(directly on)"에 있거나 "바로 위로(directly onto)" 확장된다고 언급되는 경우, 다른 중간 요소들은 존재하지 않는다. 또한, 하나의 요소가 다른 요소에 "연결(connected)"되거나 "결합(coupled)"된다고 기술되는 경우, 그 요소는 다른 요소에 직접 연결되거나 직접 결합될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소에 "직접 연결(directly connected)"되거나 "직접 결합(directly coupled)"된다고 기술되는 경우에는 다른 중간 요소가 존재하지 않는다.
"아래의(below)" 또는 "위의(above)" 또는 "상부의(upper)" 또는 "하부의(lower)" 또는 "수평의(horizontal)" 또는 "측면의(lateral)" 또는 "수직의(vertical)"와 같은 상대적인 용어들은 여기에서 도면에 도시된 바와 같이 하나의 요소, 층 또는 영역의 다른 요소, 층 또는 영역에 대한 관계를 기술하는데 사용될 수 있다. 이들 용어들은 도면에 묘사된 방향(orientation)에 부가하여 장치의 다른 방향을 포괄하기 위한 의도를 갖는 것으로 이해되어야 한다.
이하, 본 발명의 실시예에 대해 관련 도면들을 참조하여 상세히 설명하기로 한다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 모스게이트형 전력 반도체 소자와 게이트 보호회로의 연결 관계를 나타낸 회로도이고, 도 4는 본 발명의 일 실시예에 따른 전력 반도체 장치의 단면도이며, 도 5는 본 발명의 일 실시예에 따른 제1 보호회로 소자의 턴온 전압을 설명하기 위한 도면이다.
도 2를 참조하면, 주 소자(100)인 모스게이트형 전력 반도체 소자의 게이트 단과 소스 단에는 제1 보호회로 소자(210)과 제2 보호회로 소자(220)가 직렬 연결되어 구성된 게이트 보호 회로가 연결된다.
도 3에 예시된 바와 같이, 제1 보호회로 소자(210)는 모스펫(MOSFET)일 수 있고, 제2 보호회로 소자(220)는 미리 지정된 수량의 쌍으로 백투백 연결된 다이오드 쌍일 수 있다. 도시되지는 않았으나, 제2 보호회로 소자(220)에는 다이오드 쌍뿐 아니라 저항 등의 수동 소자가 더 포함될 수도 있다.
모스펫인 제1 보호회로 소자(210)의 게이트 단자와 드레인 단자는 주 소자(100)인 모스게이트형 전력 반도체 소자의 게이트 단에 전기적으로 연결되고, 소스 단자는 제2 보호회로 소자(220)의 다이오드쌍의 일단 캐소드에 연결된다. 제2 보호회로 소자(220)의 다이오드 쌍의 타단 캐소드는 주 소자(100)인 모스게이트형 전력 반도체 소자의 소스 단에 전기적으로 연결된다.
여기서, 모스펫인 제1 보호회로 소자(210)의 소스 단자는 제2 보호회로 소자(220)의 다이오드쌍의 일단 애노드에 연결되도록 구성될 수도 있다.
전력 반도체 소자의 단면 형상이 도시된 도 4를 참조하면, 수직형 모스 게이트형 전력 반도체 소자(즉, 수직 전류 흐름 소자)인 주 소자(100)와, 수평형 소자(즉, 수평 전류 흐름 소자)인 제1 보호회로 소자(210)와 제2 보호회로 소자(220)가 동일한 기판 내에 형성됨을 알 수 있다.
즉, 제1 보호회로 소자(210)인 모스펫은 주 소자(100)와 동일한 기판의 N 도전형 에피택셜 층에 P 도전형 이온 주입을 통해 P 도전형 웰을 형성하고, P 도전형 웰 내에 상대적으로 고농도인 N 도전형 이온을 각각 주입하여 제1 N+ 도전형 이온 영역과 제2 N+ 도전형 이온 영역을 각각 형성한 후, N 도전형 에피층의 상부에 게이트 옥사이드 층, 게이트 폴리 전극, PSG 또는 BPSG 등인 절연막층을 형성하는 과정으로 제작된다. 이때, 제1 N+ 도전형 이온 영역과 게이트 폴리 전극은 패턴화된 절연막층 등에 형성된 개구를 통해 금속막에 의해 전기적으로 연결된다.
또한, 제2 보호회로 소자(220)인 백투백 연결된 다이오드 쌍은 게이트 옥사이드 층의 상부에 N 도전형 영역과 P 도전형 영역이 교번되는 폴리 실리콘 층으로 구성되며, 일 단부의 N 도전형 영역은 제1 보호회로 소자(210)인 모스펫을 구성하는 제2 N+ 도전형 이온 영역과 금속막에 의해 전기적으로 연결된다.
제2 보호회로 소자(220)인 백투백 연결된 다이오드 쌍의 타 단부의 N 도전형 영역은 절연막 층을 관통하여 S2 전극을 형성하도록 외부 노출되는 금속막에 전기적으로 연결된다.
제2 보호회로 소자(220)의 캐소드에 전기적으로 연결되는 S2 전극은 주 소자(100)의 소스 전극인 S1 전극과 반도체 소자 칩 표면에서 전기적으로 연결되도록 처리될 수 있음은 당연하다.
전술한 바와 같이, 본 실시예에 따른 정전기 보호 기능을 구비한 전력 반도체 장치는 수직형 소자인 주 소자(100)(즉, 모스게이트형 전력 반도체 소자)와, 주 소자(100)의 게이트 단과 소스 단을 연결하는 게이트 보호회로를 포함하고, 게이트 보호회로는 각각 수평형 소자인 제1 보호회로 소자(210)와 제2 보호회로 소자(220)가 직렬 연결되어 형성됨을 특징으로 한다. 여기서, 제1 보호회로 소자(210)는 게이트 단자와 드레인 단자가 주 소자(100)의 게이트 단에 전기적으로 연결되고, 소스 단자는 제2 보호회로 소자(220)의 다이오드쌍의 일단 캐소드에 연결되는 모스펫일 수 있다.
따라서, 게이트 보호 회로의 제1 보호회로 소자(210)인 모스펫은 게이트 단과 드레인 단이 연결된 주 소자(100)의 게이트에 제1 보호회로 소자(210)의 임계 전압(threshold voltage, Vth)과 제2 보호회로 소자(220)의 네트 브레이크다운 전압(net breakdown voltage, BV)의 합산값 이상의 전압이 유기될 때 턴온된다. 예를 들어, 도 5에 예시된 바와 같이, 제1 보호회로 소자(210)의 임계 전압이 3.75V이고, 제2 보호회로 소자(220)의 네트 브레이크다운 전압이 52V라면, 제1 보호회로 소자(210)의 턴온 전압(Vto)은 약 56V로 계산될 수 있다.
따라서, 게이트 보호 회로가 주 소자(100)의 정전기 스트레스 전류를 바이패스하는 경로로 이용되면서도, 주 소자(100)의 게이트의 순수한 누설 전류 측정을 가능하게 하기 위해, 보호 회로의 턴온 전압(Vto)은 Vto < BV_Gox 및 Vto > V_Gox를 만족하도록 설정될 수 있다.
즉, 게이트 보호 회로의 턴온 전압(Vto)는 주 소자(100)의 게이트 절연 파괴 전압(BV_Gox)보다 낮게 설정되지만, 주 소자(100)의 게이트 절연 특성 확인을 위해 주 소자(100)의 게이트에 인가하는 게이트 테스트 전압(V_Gox)보다는 높게 설정된다.
예를 들어, 통상의 600V급 모스펫인 주 소자(100)에 게이트 보호 회로를 탑재할 때, 주 소자(100)의 게이트 절연 파괴 전압(BV_Gox)이 80V이고, 게이트 테스트 전압(V_Gox)이 40V라면 게이트 보호 회로의 턴온 전압(Vto)는 60V로 설정될 수 있을 것이다.
이때, 동일한 기판에서 수직형의 주 소자(100)와 수평형의 제1 및 제2 보호회로 소자(210, 220)가 형성되기 때문에, 게이트 테스트 전압(V_Gox) 인가시 반도체 소자를 통해 흐르는 접합 누설 전류는 주 소자(100)의 게이트 이상 발생시 측정되는 게이트 누설 전류에 비해 충분히 작은 값이므로 주 소자(100)의 게이트 절연 특성 검증에 영향을 미치지 않는 특징도 있다.
도 6은 본 발명의 다른 실시예에 따른 모스게이트형 전력 반도체 소자와 게이트 보호회로의 연결 관계를 나타낸 회로도이고, 도 7은 본 발명의 다른 실시예에 따른 전력 반도체 장치의 단면도이다.
앞서 관련 도면을 참조하여 제1 보호회로 소자(210)가 모스펫인 경우를 설명하였다. 그러나, 전술한 게이트 보호 회로의 턴온 전압(Vto) 설정 조건인 Vto < BV_Gox 및 Vto > V_Gox이 만족되기만 하면, 도 6 및 도 7에 예시된 바와 같이 제1 보호회로 소자(210)는 주 소자(100)와 동일한 기판에 형성되는 수평형의 다이오드로 형성될 수도 있다.
수평형의 다이오드는 N 도전형 에피텍셜 층에 P 도전형 이온 주입을 통해 P 도전형 웰을 형성하고, P 도전형 웰 내에 상대적으로 고농도인 N 도전형 이온을 주입하여 N+ 도전형 이온 영역을 형성한 후, N 도전형 에피층의 상부에 위치되는 게이트 옥사이드 층, 절연막층을 관통하여 외부로 노출되는 금속막을 형성하고, 해당 금속막을 주 소자(100)의 게이트 단에 전기적으로 연결하여 형성될 수 있다. 이때, P 도전형 웰은 금속막에 의해 제2 보호회로 소자(220)의 일 단부의 N 도전형 영역에 전기적으로 연결된다.
이제까지, 주 소자(100)인 모스게이트형 전력 반도체 소자가 N 채널형 모스펫인 경우를 예로 들어 설명하였으나, P 채널형 모스펫, 절연게이트 바이폴라 트랜지스터(IGBT) 등 여러 형태의 반도체 소자에 본 발명의 기술적 사상이 동일 또는 유사하게 적용 및 확장될 수 있음은 당연하다.
또한 제1 보호회로 소자(210)의 유형으로 모스펫, 다이오드를 예시하였으나, 이외에도 전술한 게이트 보호 회로의 턴온 전압(Vto) 설정 조건이 만족되고 주 소자(100)와 동일한 기판에 형성되는 수평형 소자라면 아무런 제한없이 적용될 수 있음은 당연하다.
상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 주 소자 110 : 게이트 보호회로 소자
210 : 제1 보호회로 소자 220 : 제2 보호회로 소자

Claims (4)

  1. 반도체 기판에 형성되는 수직형의 모스 게이트형 전력 반도체 소자인 주 소자; 및
    상기 반도체 기판의 내부에 형성된 모스펫 및 다이오드 중 하나 이상으로서 수평형의 소자인 제1 보호회로 소자와 상기 반도체 기판의 게이트 옥사이드 층의 상부에 폴리실리콘 층으로 형성된 백투백(back-to-back) 연결된 다이오드 쌍으로서 수평형의 소자인 제2 보호회로 소자가 직렬 연결되어 구성되고, 상기 제1 보호회로 소자의 일 단부는 상기 주 소자의 게이트(Gate) 단자에 전기적으로 연결되고 상기 제2 보호회로 소자의 타 단부는 상기 주 소자의 소스(Source) 단자 또는 에미터(Emitter) 단자에 전기적으로 연결되도록 형성되는 게이트 보호 회로를 포함하되,
    상기 게이트 보호 회로는 정전기 방전(electrostatic discharge)시 상기 주 소자를 보호하기 위해 동작되는 것을 특징으로 하는 정전기 보호 기능을 구비한 전력 반도체 장치.
  2. 제1항에 있어서,
    상기 게이트 보호 회로의 턴온 전압은 상기 주 소자의 게이트 절연 파괴 전압보다 낮게 설정되고, 상기 주 소자의 게이트 절연 특성 확인을 위한 게이트 테스트 전압보다 높게 설정되는 것을 특징으로 하는 정전기 보호 기능을 구비한 전력 반도체 장치.
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 보호회로 소자가 모스펫인 경우, 상기 모스펫의 게이트 단자와 드레인 단자 각각은 상기 주 소자의 게이트 단자에 전기적으로 연결되고, 상기 모스펫의 소스 단자는 상기 제2 보호회로 소자의 일 단부측 캐소드 또는 애노드에 전기적으로 연결되는 것을 특징으로 하는 정전기 보호 기능을 구비하는 전력 반도체 장치.
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