KR101221194B1 - 전원 모스팻과 ＩＣｓ을 위한 테이퍼된 전압 폴리실리콘 다이오드 정전기학 방전 회로 - Google Patents

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Abstract

본 발명은 ESD에 높은 전압에 의한 파열로부터 게이트를 보호하기 위해 사용되는 폴리 실리콘 제너 다이오드들과 저항들을 포함하는 병렬의 분기들을 구비한 전원 모스팻을 위한 정전기학적 방전(ESD) 보호 네트워크에 관한 것이다. 이러한 분기들은 반도체 기판 내에 게이트 영역으로부터 흐르는 전압을 위한 동일한 또는 독립적인 경로를 가지고 있다. 특히, 제 2 분기는 전압이 보호 네트워크의 두 분기에 공유되도록 제 1 분기보다 더 큰 항복 전압을 가진다. ESD 보호 네트워크 장치는 다이(die) 상에 사용되어지기 위해 증가되는 공간없이 더욱 효율적으로 설계된다. ESD 보호 네트워크는 또한, 사이리스터, 단열-게이트 양극 트랜지스터 그리고, 양극접합 트랜지스터와 같은 수동, 능동 장치와 함께 사용되어 질 수 있다.
ESD, 보호 네트워크, 모스팻, 제너 다이오드, 항복 전압, 제 1 분기, 제 2 분기

Description

전원 모스팻과 ＩＣｓ을 위한 테이퍼된 전압 폴리실리콘 다이오드 정전기학 방전 회로{TAPERED VOLTAGE POLYSILICON DIODE ELECTROSTATIC DISCHARGE CIRCUIT FOR POWER MOSFETS AND ICs}
본 발명은 2006년 9월 29일에 제출된 미국 특허출원 번호 60/848,252를 기초출원한 우선권 주장출원이다. 본 발명은 반도체 장치와 관련된 것이다. 특히, 정전기학적 방전 (ESD) 이벤트를 제작하는 전압 및 전류 파형을 다루는 보호 네트워크와 관련된 것이다.
정전기학적 방전은 반도체 장치, 특히 금속 산화 반도체(MOS) 타입 구조를 위한 특별한 문제를 가진다. 정전기 방전으로부터 높은 전압 일시적 신호는 피크 전류의 앰프들과 10000볼트 이상의 목적을 가질 수 있다. MOS 장치에 유일한 위험은 장치의 작동에 통상적인 코스에 사용되는 상대적으로 얇은 게이트 유전체를 가로질러 발전될 수 있는 높은 전기 필드(field)이다. 대게 산화된 게이트 유전체는 게이트 상에 설치된 충전이 보통 절연체로서 작용하는 게이트 산화로 파열될 때, 높은 전기 필드 상태하에 파열될 수 있다. 파열에 의한 영구적 손해의 효과는 즉시 명백하게 나타나는 것은 아니다. 그러므로, 게이트 산화 파열의 가능성은 현실성, 신뢰성과 관련되어 구성된다.
공동 전원 모스팻(MOSPETs)은 게이트에 인가되는 다른 과도한 전압 신호와 ESD에 관련하여 보호를 하지는 않는다. 산화 실리콘(SiO2) 은 자주 MOS 장치에 게이트 유전체로써 사용되어 진다. 전형적으로, 산화실리콘을 위한 파열 전압은 센티미터당 10,000,000볼트 만큼 높은 전압을 가질 수 있다. 현대 MOS 장치는 작동중에 게이트 산화는 400 옹스트롬(Å)의 두께를 가지게 된다. 그러므로, 각 장치에 실질적인 파열 전압은 약 40V가 된다. ESD의 우선적인 원인 중에 하나는 물품을 조립 또는 관리할 때 인체에 접촉될 수 있다는 것이다. 전형적인 ESD 상태를 위한 `인체 모델`은 축전기와 직렬인 저항을 수반하는 것이다. 인체 모델(human body model, HBM)에서, 효과적인 인체 전기 용량은 환경에서 가장 단순한 상호 작용에서조차도 수천 볼트가 부하될 수 있다. 이러한 부하는 장치 내에서 제거되어야한다. 그러므로, 인체는 ESD 이벤트(event)하는 동안 높은 전압 배터리로서 전원 장치로써 나타나지게 된다.
ESD 상태는 많은 작동 환경에 공통되기 때문에, 많은 상업적 MOS 장치들은 자기-포함(self-contained) ESD 보호 시스템을 구비하고 있다. 이것은 주요 기능적 회로와 통합되거나 분리되어 질 수 있다.
산화 파괴 상에 전압으로부터 게이트를 보호하기 위한 하나의 방법으로 게이트, 소스 및/또는 드레인 단자 사이를 연결하는 폴리 실리콘 게이트로 구성되는 백 투 백(back-to-back) 다이오드들을 구비하는 것이다. 이러한 방법은 모스팻 게이트의 ESD 비율을 개선하고, 전압 파괴를 피하는데 효과적이다. 그러나, 폴리 실리콘 으로 구성되는 다이오드가 단일결정체(monocrystalline)에서 보다 큰 누설 전류를 가지기 때문에, 게이트-소스 누설 전류는 심각하게 상승되게 된다. 전형적인 최대 게이트 누설 전류는 이러한 방법을 사용하여 100 나노앰프에서 10 마이크로 앰프까지 상승되게 된다. 어떤 구조는 폴리실리콘을 갖는 접합에 다른 요소들을 구성하여 전류 보호와 같이 어떤 제한된 제어 기능을 추가하게 된다.
CMOS IC를 실행하는 전형적인 ESD 보호 구조는 도 1a에서 도시되어 있다. 이러한 제너 다이오드(10.1, 10.2)는 매우 높은 전압으로부터 N-모스 전원 트랜지스터(20)의 게이트를 보호한다. 한 쌍의 제너 다이오드 각각은 그 쌍에 흐르는 각 방향으로 흐르는 전류를 위하여 반대쪽 방향으로 구성되게 된다. 하나의 제너 항복 전압(하나의 포워드-바이어스 다이오드 드랍(drop)이 추가된)은 발생되어져야 한다. 제너 내에 이러한 변환된 항복 전압은 다이오드의 특성에 의존한다, 그러나 전형적으로 포워드-바이어스(forward-biased) 다이오드(약 0.6에서 0.8V)보다 훨씬 크다(약 수 볼트에서 수십 볼트). 극도로 높은 전압을 위해서, 한 쌍의 다이오드가 입력 전압이 그 한 쌍의 다이오드가 턴 오프하기에 충분한 낮은 전압에 도달을 때까지 실행될 수 있다. 제너 다이오드는 하나의 포워드-바이어스 다이오드 드랍이 추가된 역(reverse) 항복 전압이 전압 트랜지스터(20)를 위한 파열(rupture) 전압보다 작도록 제작되어 진다.
그러나, ESD 보호 회로에 적합한 다이오드를 제작하기 위한 폴리실리콘의 사용은 다이오드가 누설되고, 그러므로 상당한 누설 전압의 결과를 가지는 단점을 가지고 있다. 다른 것들은 예를 들어, 미국 특허 6,172,383에서 스택들 사이에서 저항을 제한하는 전류를 갖는 다중 폴리 실리콘 다이오드 스택들을 제안한다. 그러나, 이러한 제안들은 여전히 적용되지 않은 누설 전류를 가지고 있다. 기술분야에서 필요한 것은 통상의 작동 상황에서 제한되거나 제어된 누설을 갖는 보호회로와 과도 상태를 위한 ESD 또는 높은 전압 보호이다.
본 발명의 목적은 ESD 보호 회로이다. 특히, 소스, 게이트 및 드레인 단자를 갖는 전원 장치 또는 모스팻을 위한 ESD 보호 회로이다. 보호 회로는 제 1 분기 및 제 2 분기를 가진다. 두 분기들은 전기적으로 서로 병렬이고, 게이트 입력 라인과 소스 단자 사이에 결합된다. 제 1 분기는 작은 직렬 버퍼 저항과 적어도 한 쌍의 연속(back to back 또는 cathode to cathode) 제너 다이오드를 구비한다. 백 투 백 제너 다이오드는 제 1 분기를 위한 항복 전압을 설정한다. 전체 전압은 그러므로 직렬저항을 가로지르는 전압강하, 제 1 제너 다이오드의 역 항복 전압 및 제 2 제너 다이오드를 가로지르는 포워드 전압 강하의 합이다. 제 1 항복 전압은 장치의 소스 작동 전압을 위한 노멀 게이트 위에 설치되어진다. 예를 들면, 장치가 8V에 작동되면, 그리고 나서 제 1 항복 전압은 약 11V 또는 12V에서 설정되어 질 것이다.
본 발명은 게이트 전극과 제 2 분기 사이에 설치되는 게이트 안전(ballast) 저항을 조건으로 하는 제 2 저항을 제공한다. 제 1 분기 제 1 버퍼 저항은 제 1 분기 내에 누설 전류를 감소시킨다. 그러나, ESD 이벤트 동안에 그것의 존재는 게이트 상에 축적되는 전압의 원인이 된다. 게이트 안전(ballast) 저항은 전압이 축적되고, 높은 ESD를 파손시키는 제 2 분기를 가로지르는 전압이 인가되는 것을 방지한다.
제 1 분기는 두 가지 목적을 위한 매우 정교한 직렬저항을 가진다. 첫째는, 그것은 분기가 파손되는 다이오드 스택(들)일 때, 제 1 분기 내에 전류를 감소시킨다. 제 1 분기를 가로지르는 전압 강하는 제 1 분기 내에 작은 저항의 존재 때문에 전압을 인가하기 위해서 비례적으로 증가시킬 것이다. 전압은 제 2 분기를 가로질러서 나타날 것이다. 제 2 분기가 항복(breakdown) ESD전류에 접근함으로써 두 개의 분기들에 의해 공유될 것이다.
두번째 목적은, 누설 전류를 감소시키기 위한 것이다. 제 2 분기의 항복은 오프셋(offset)이고, 제 1 분기의 항복 전압보다 크다. 앞서 언급한 것과 같이, 폴리 실리콘 다이오드는 누설이다. 누설이 타겟(target) 게이트 비율(예를 들어 8V)의 80%에서 측정될 때, 동일한 전압이 제 2 분기에 나타난다. 제 2 분기의 항복전압이 제 1 분기의 항복 전압보다 크게 설정되기 때문에, 제 2 분기로부터 발생된 누설은 제 1 분기의 누설보다 매우 더 적은 양이 될 수 있다. 직류 전압의 경우 누설 전압은 단일 다이오드의 누설과 비슷하게 된다.
제 2 분기는 더 높은 항복 전압을 가진다. 제 1 실시예에서, 그것은 두 쌍 또는 그 이상의 백 투 백(back to back) 제너 다이오드들을 포함한다. 백 투 백 제너 다이오드 한 쌍 각각은 개별의 역 제너 다이오드 항복 전압과 포워드 제너 다이오드 전압 강하를 갖는다. 제 2 분기의 항복 전압은 역 제너 이고, 백 투 백 제너 다이오드의 포워드 제너 전압 강하이다. 전형적인 실시예에서, 제 2 분기의 항복 전압은 15V와 20V 사이에 설정되거나, 통상 작동 중인 전압의 2~3배로 설정된다. 제 2 분기는 인가된 게이트 전압이 임계값에 도달하기 전에, 파열(rupture)로부터 게이트 산화를 방지하고 게이트로부터 전류를 차단하도록 실행될 것이다. 다른 실시예에서는, 제 2 분기는 직렬 안전 저항을 포함한다.
본 발명의 그 밖에 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 관련되어 이하의 바람직한 실시예로부터 더욱 명확해질 것이다.
도 1a는 직렬 안전 저항을 가지지않은 단일 다이오드 분기 보호 회로의 회로도,
도 1b는 직렬 안전 저항을 구비한 단일 다이오드 분기 보호 회로의 회로도,
도 1c는 도 1a와 도 1b에서 도시된 회로의 테스트 하에 수행된 결과를 각각에 대하여 그래프 A와 B로 나타낸 그래프,
도 2a는 본 발명의 제 1 실시예의 회도로,
도 2b는 도 2a에 도시된 회로의 실행결과를 도시한 그래프,
도 3은 본 발명의 다른 실시예에 따른 회로도,
도 4는 폴리 실리콘 다이오드를 갖는 장치의 단면도,
도 5는 본 발명을 실행하는 장치와 단일 다이오드 분기를 가지는 제어 장치내에 시간과 격자 온도를 도시한 그래프,
도 6은 본 발명을 실행하는 장치와 단일 다이오드 분기를 갖는 제어 장치 내에 게이트 입력에 전압을 도시한 그래프,
도 7은 본 발명을 실행하는 장치와 단일 다이오드 분기를 가지는 제어 장치 내에 MOS-인터페이스에 전압을 도시한 그래프,
도 8은 도 2a에 도시된 집적 회로의 계획도를 도시한 것이다.
비록 본 발명이 도면과 관련하여 설명되어 졌지만, 본 발명의 요지와 범위로부터 벗어남이 없이 다른 다양한 수정 및 변형이 가능한 것은 당업자라면 용이하게 인식할 수 있을 것이며, 이러한 변경 및 수정은 모두 첨부된 특허 청구 범위에 속함은 자명하다.
도 1a는 직렬 제너 안전 저항이 없는 전형적인 백 투 백(back to back) 다이오드 스택(stack)을 도시한 것이고, 도 1b는 직렬 제너 저항(11)을 가지는 동일한 제너 다이오드 스택을 도시한 것이다. 도 1a와 도 1b 모두 다이오드 스택은 모스팻(20)의 드레인에 한쪽 끝이 그리고 게이트 입력 라인(14)에 다른 쪽 끝이 결합되는 캐소드 투 캐소드(cathode to cathode) 제너 폴리실시콘 다이오드(10.1, 10.2)를 구비한다. 도 1b에 스택(10)은 게이트 입력 라인(14)을 위한 직렬 제너 안전 저항(11)을 통해 연결된다.
전압 V는 입력 단자(15)에 인가되고, 두 개의 실행(trial) 결과는 도 1c에 도시되어 있다. 이러한 제 1 그래프 A는 직렬 제너 안전 저항을 사용하지 않았을 때의 결과를 도시한 것이고, 제 2 그래프 B는 직렬 제너 안전 저항을 적용한 것에 대한 결과를 도시한 것이다. 직렬 제너 안전 저항이 없을 때에는, 그래프 A에 다이오드 스택의 항복 전압은 약 12 볼트(BV1)이고 전류는 1A, 전압은 15볼트에까지 급격하게 상승된다. 12V에서의 날카로운 기울기는 다이오드 스택의 빠른 반응시간을 나타낸다. 그러나, 스택(10)은 상당한 누설 전류를 발생하게 된다. 특히, 13V 또는 14V 만큼의 낮은 항복 전압을 위해서 누설 전류를 발생하게 된다. 직렬 제너 안전 저항(11)은 다이오드 스택에 추가되어 질 때, 그래프 B에 도시된 바와 같이, 누설 전류는 매우 감소하게 된다. 도 1 b에 다이오드 스택이 2 옴(ohm)만큼 낮은 직렬 제너 안전 저항(11)을 가질 때, 15V에 전류는 단지 0.4A 또는 직렬 제너 안전 저항이 없는 다이오드 스택의 전류와 비교하여 60%밖에 되지 않는다.
도 2a는 본 발명의 제 1 실시예를 도시한 것이다. 입력 단자(150)는 제 1 및 제 2 분기(103, 105)에 노드 (151, 152)를 통하여 연결되어 진다. 보호 회로의 출력 단자(160)는 전원 모스팻의 게이트에 연결되어 진다. 하나 또는 그 이상의 선택적 저항(예를 들면 170)은 입력 단자(150)에서 출력단자(16)에까지 연장되는 게이트 라인에 분기(103, 105)들을 연결하는 노드(151, 152)들 사이에 설치되어 진다. 보호된 장치(100)는 게이트 영역(110), 소스 영역(112) 그리고, 드레인 영역(114)을 갖는 모스팻이다. 게이트 전극의 주변은 단열층 전형적인 실리콘 이산화물 층이다. 게이트 산화층은 소스와 드레인 사이와 실리콘 상에 설치되는 채널 영역 상에 존재한다.
ESD 보호 네트워크(101)는 제 1 및 제 2 병렬 분기(103, 105)들을 구비한다. 이러한 분기(103, 105)들은 게이트 산화를 방지하기 위한 것으로 존재한다. 게이트 산화층은 반도체 장치에서 취약성이 있는 요소이고, 게이트 산화는 전압의 갑작스런 증대가 일어나는 파열이 일어날 수 있다. 제 1 분기(103)는 우선적인 분기이다. 제 1 분기는 타겟 게이트 보호 비율을 설정하는 항복전압을 가지고, 이것은 전형적으로 8-25V의 범위를 가진다. 제 1 분기는 제너 안전 저항(102)과 두 개의 캐소드 투 캐소드(cathode to cathode) 제너 다이오드(104a, 104b)를 가진다. 다이오드와 저항은 폴리 실리콘이다. 제 1 분기(103)는 도 1 b에 도시된 드레인 구조를 위해 대응되는 게이트와 상당히 유사하다. 앞서 언급한 바와 같이, 제 1 분기는 2가지의 목적을 가진다. 첫번째 목적은 안전 저항으로 기능을 함으로써, 분기 내에 전류를 줄이는 것이다. 두번째 목적은 방전될 때 더 높은 전류를 흐르게 함으로써 분기를 가로지르는 전압을 증가시키는 것이다.
제 2 분기(105)는 제 1 분기(103)보다 더 높은 항복 전압을 가진다. 제 2 분기(105)는 4개의 제너 다이오드(106a, 106b, 108a, 108b)를 가진다. 전압은 제 2 분기(105)를 가로질러서 나타난다. 그리고, 이러한 분기의 항복 전압에 근접함으로써, 전류가 흐르기 시작한다. 두 분기들은 소스(114)에 의해 공통적인 경로를 공유한다. 전압은 게이트를 파열할 수 있는 전압을 제거함으로써 그리고, 그라운드에 분기들에 흐르는 전압을 허용함으로 소모되고, 따라서, 장치를 보호하게 된다.
게이트 안전 저항(120)은 제 2 분기(105)와 게이트 전극 사이를 연결한다. 앞서 언급한 바와 같이, 게이트 상에 축적되어 지는 전압으로써, 게이트 안전 저항은 제 2 분기를 위한 전압을 인가하고, 그러므로 제너 안전 저항(102)에 의해 발생되는 일시적인 높은 전압에서 게이트를 보호하게 된다.
도 1c에 그래프 B는 모스팻(100)을 보호하기 위한 두 쌍의 백투백 다이오드(106a, 106b, 108a, 108b)의 제 2 분기를 추가하는 방법에 대해 지시한다. 부호 BV2를 갖는 영역 C를 주목하라. 15~20V 사이에서 제 2 분기는 파손(breakdown)되고, 게이트 상에 전압이 게이트 파열 전압(약40V)에 도달하기 전에, 게이트로부터 빨리 전류를 흐르게 한다. 이러한 결과를 위하여 두 쌍의 백투백 다이오드(106a, 106b, 108a, 108b)를 구비하는 다이오드 스택은 제 2 분기(105)로 제작된다. 분기의 항복 전압(BV2)은 15~20V로 구성되어 진다. 그러므로 예를 들면, 17V에서 제 1 분기는 파손되고, 전류는 그라운드에서 제거될 것이다. D로 라벨된 도 2b에 그래프 영역은 인가된 전압 이 BV2를 초과할 때 회로가 어떻게 행동하는지를 보여준다. 요약하면, 약 12V(BV1)을 통한 전압에서 제 1 분기는 파손되고 실행을 시작한다. 전류는 도 2b의 그래프B의 직선을 따라 완만하게 계속적으로 상승하게 된다. 제 2 분기의 항복 전압(BV2), 약 17V, 보호 회로는 인가된 전압이 일시적이 아닌 더 큰 ESD 펄스의 시작이 되어질 수 있다. 게다가, BV2에서 제 2 분기는 파손되고, 더 높은 전류가 그라운드에 병렬로 흐르게 된다. 그러나, 그라운드에 더 큰 전류가 병렬로 흐르면서, 보호 회로는 파열 전압을 겪는 것으로부터 게이트를 보호한다.
도 3에 도시된 바와 같이, 본 발명에 또 다른 실시예가 있다. 입력 단자(250) 제 1 및 제 2 분기(203, 205)에 노드(251, 252)들을 통해 연결된다. 보호회로의 출력 단자(260)는 전원 모스팻의 게이트에 연결된다. 하나 이상의 선택적 저항(예를 들면, 270)은 입력 단자(250)에서부터 출력단자(260)까지 연장된 게이트 라인에 분기(203, 205)를 연결하는 노드(251, 252)들 사이에 설치되어 질 수 있다. 보호된 장치는 게이트 영역(210), 소스 영역(212) 그리고, 드레인 영역(214)을 가지는 모스팻이다. 이러한 실시예에서, 다이오드 네트워크(201)는 두개의 평행한 분기(203, 205)를 가지고, 이들 각각은 소스 영역(212)에 통하는 경로를 구비한다. 제 1 분기(203)는 직렬 안전 저항(202)과 두개의 제너 다이오드(204a, 204b)를 구비한다. 제 2 분기(205)는 동일한 구성인 직렬 안전 저항(206)과 두 개의 제너 다이오드(208a, 208b)를 구비한다. 다시, 제 2 분기(205)는 제 1 분기(203)보다 높은 항복 전압을 가진다. 이러한 전압은 제 2 분기를 가로질러 나타나고, 그것이 이러한 분기의 항복 전압에 근접함으로써, 전류가 흐르게 되고, 전체 전류는 현재 두 분기 사이에서 공유되어 질 것이다. 항복 전압을 오프셋하는 것에 중요성은 누설의 이익을 위함이다. 누설이 타겟 게이트 비율의 80%에 특정될 때, 예를 들면 8V, 이러한 전압은 또한, 제 2 분기를 가로질러 나타나게 된다. 제 2 분기는 더 높은 항복 전압을 가지기 때문에, 제 2 분기에 의해 발생되는 누설은 제 1 분기에 누설 전류보다 더 적은 양을 가질 수 있다. ESD 보호 네트워크는 폴리 실리콘 다이오드들과 저항들을 사용한다.
게이트 안전 저항(220)은 제 2 분기(205)와 게이트 전극 사이에 연결된다. 앞서 언급한 바와 같이, 전압이 게이트 상에 축적됨으로써, 게이트 안전 저항은 제 2 분기를 위한 전압을 인가하고, 그러므로 제너 안전 저항(202)에 의해 발생되는 일시적으로 높은 전압으로부터 게이트를 보호하게 된다.
도 4에서 도시된 바와 같이, 본 발명을 적용한 장치(300)의 부분적인 단면이다. 게이트 전극(310)은 보호막(322)에 의하여 소스 전극으로부터 분리된다. 게다가, 게이트 전극(31)과 소스 전극(312) 사이에 내부-층 유전체(ILD) 층(320)이 있다. ILD층(320)은 대체된 N+영역(304a)와 P-영역(304b)을 갖는 다이오드 구조(304) 의 부분이다. 다이오드 구조(304) 밑은 필드 산화층(318)이다. 게다가, 필드 산화 층(318) 밑은 기판(324)이다. 마지막으로, 장치의 바닥은 열접점(thermal contact, 326)이다.
다양한 실시예에서 보여진 ESD 보호 네트워크는 모든 장치에서 그리고 수동 장치에서 사용되어 질 수 있다. 예를 들면, 장치는 모스팻 장치들에서 보여진다. 그러나, 또한 사이리스터(thyristor), 양극 접합 트랜지스터 그리고, 단열된 게이트 양극 트랜지스터에 사용되어 질 수 있다. 다른 장치가 기재된 ESD 보호 네트워크를 사용할 수 있다는 것이 해당 기술분야에서 통상의 기술자에 의해 이해될 것이다.
도 8은 회로(100)의 계획배치도를 도시한 것이다. 다이오드(104a, 104b)와 저항(102)을 갖는 제 1 분기(103)는 내부 링(802/803) 내에 형성되어 지고, 다이오드(106a, 106b, 108a, 108b)를 구성하는 제 2 분기(105)는 외부 링(805) 내에 있다. 게이트 안전은 추적(trace) 라인(820)에 의해 표시된다. 내부 소스 금속은 접지 연결체를 형성한다. 이 분야에 통상에 지식을 가진자는 하나 또는 그 이상의 다이오드 링들이 ESD 이벤트를 다루기 위한 3개 또는 그 이상의 제 2 분기들을 제공하기 위한 회로 구조(200)에 추가되어 제작되는 것을 이해하여야 한다.
도 5는 최대 격자 온도(Maximum Lattice Temperature)를 그래프로 도시한 것이다. 그것은 두 개의 트레이스가 있다. 하나는 단일 분기를 갖는 장치를 위한 예상된 격자 온도를 보이고, 다른 하나는 앞서 언급한 평행한 분기들을 갖는 장치에 예상되는 격자온도를 보여준다. 도시된 바와 같이, 격자온도는 단일 다이오드 분기를 갖는 장치와 비교하여 듀얼(dual) 분기 다이오드 네트워크를 갖는 장치에서 훨 씬 더 감소하게 된다. 특히, 평행한(병렬의) 분기들을 사용하는 장치는 시간당 더 완만한 기울기를 가지면서 500 절대온도(K)를 약간 넘는 정도의 최대 온도를 가지게 된다. 감소된 격자 온도는 장치의 상호작용을 증가시키고, 그로므로 이전 기술보다 더욱 개선된 장치를 제공하게 된다. 도 6과 도 7에 도시된 바와 같이, 그래프는 게이트 입력과 MOS-인터페이스 각각의 전압을 나타낸다. 도 6과 도 7은 모두 다이오드 네트워크의 제 2 분기는 약 20V에서 전압을 강화하도록 돕는다. 단일 다이오드 분기를 가지는 장치는 26-28V 사이에서 피크값을 가진다.
비록 본 발명이 상기에서 언급한 바람직한 실시예와 관련하여 설명되어 졌지만, 본 발명의 요지와 범위로부터 벗어남이 없이 다른 다양한 수정 및 변형이 가능한 것은 당업자라면 용이하게 인식할 수 있을 것이다. 예를 들어, 본 발명의 보호 회로는 두개 이상의 분기들을 구비할 수 있다. 그러나, 전제 보호회로의 파손은 모든 분기들의 최초 항복 전압에 의해 설정된다. 앞서 언급한 특정 실시예에서, 입력 노드에 가장 가까운 분기는 보통 분기를 제어하도록 선택되고, 그것은 가장 낮은 항복 전압을 가지게 될 것이다. 다른 분기들은 제 1 분기보다 동일하거나 더 큰 항복전압을 가지게 된다.
그러므로, 본 발명은 본 발명을 수행하기 위해 언급한 특정 실시예에 제한하여 해석할 수 없다. 본 발명은 특허청구범위에 사상과 범위 내에서 자명하게 변경이 가능한 모든 실시예를 포함하여 해석하여야 할 것이다.

Claims (13)

  1. 더 큰 회로에 통합되는 이산(discrete) 전원 반도체 장치 또는 전원 반도체 장치를 위한 입력 보호 회로에 있어서,
    보호된 전원 반도체 장치로의 연결을 위한 입력 단자, 기준 단자 및 출력 단자;
    제 1 항복 전압을 갖는 적어도 한 쌍의 백 투 백(back to back) 제너(zener) 다이오드를 포함하고, 상기 기준 단자와 상기 입력 단자 사이에 결합되는 제 1 분기; 및
    상기 기준 단자와 상기 출력 단자 사이에 결합되는 하나 이상의 제 2 분기;를 포함하고,
    상기 제 2 분기의 각각은 또 다른 항복 전압을 갖는 적어도 한 쌍의 백 투 백 제너 다이오드를 포함하고,
    상기 제 1 분기와 상기 제 2 분기 중 적어도 하나는 상기 적어도 한 쌍의 백 투 백 제너 다이오드와 직렬인 안전 저항을 포함하며,
    다른 항복 전압들은 상기 제 1 항복 전압과 동일하거나 또는 더 큰 값인 것을 특징으로 하는 입력 보호 회로.
  2. 제 1 항에 있어서,
    상기 보호된 전원 반도체 장치는,
    게이트, 상기 게이트, 소스 및 드레인에 전압을 인가하기 위하여 상기 입력 단자와 상기 출력 단자 사이에 연결된 게이트 신호 라인을 포함하는 것을 특징으로 하는 입력 보호 회로.
  3. 제 1 항에 있어서,
    상기 제 1 분기와 상기 제 2 분기 중 하나는 두 쌍의 백 투 백 제너 다이오드를 포함하는 것을 특징으로 하는 입력 보호 회로.
  4. 제 3 항에 있어서,
    상기 제 2 분기와 상기 게이트 신호 라인의 접합 및 상기 게이트와 직렬인 게이트 안전 저항을 더 포함하는 것을 특징으로 하는 입력 보호 회로.
  5. 제 4 항에 있어서,
    상기 제 2 분기와 상기 게이트 신호 라인의 접합 및 상기 게이트와 직렬인 게이트 안전 저항을 더 포함하는 것을 특징으로 하는 입력 보호 회로.
  6. 제 4 항에 있어서,
    상기 안전 저항과 제너 다이오드들은 폴리실리콘을 포함하는 것을 특징으로 하는 입력 보호 회로.
  7. 제 1 항에 있어서,
    상기 제 1 분기와 상기 제 2 분기의 각각은 상기 적어도 한 쌍의 백 투 백 제너 다이오드와 직렬인 안전 저항을 포함하는 것을 특징으로 하는 입력 보호 회로.
  8. 제 1 항에 있어서,
    상기 제 1 분기와 상기 제 2 분기 중 어느 하나는 두 쌍 이상의 백 투 백 제너 다이오드를 포함하는 것을 특징으로 하는 입력 보호 회로.
  9. 제 1 항에 있어서,
    상기 제 1 분기와 상기 제 2 분기 사이에 연결된 저항을 더 포함하는 것을 특징으로 하는 입력 보호 회로.
  10. 제 9 항에 있어서,
    3개 이상의 분기들과 한 쌍 이상의 인접 분기들 사이에 연결된 저항을 더 포함하는 것을 특징으로 하는 입력 보호 회로.
  11. 제 1 항에 있어서,
    상기 제 1 분기와 상기 제 2 분기는 폴리실리콘 다이오드를 포함하는 것을 특징으로 하는 입력 보호 회로.
  12. 게이트 단자, 게이트 신호 라인, 소스 및 드레인 단자를 갖는 전원 반도체 장치에 있어서,
    정전기학적 방전 보호 회로는:
    상기 소스에 결합되는 출력 공통 노드와 상기 게이트로의 입력 라인에 결합되는 입력 공통 노드를 구비하고, 서로가 전기적으로 병렬로 배치되는 제 1 분기와 제 2 분기를 포함하고,
    상기 제 1 분기는 적어도 한 쌍의 백 투 백 제너 다이오드 및 직렬 저항을 포함하고, 제 1 항복 전압과 제 1 누설 전류를 구비하며,
    상기 제 2 분기는 상기 제 1 항복 전압보다 큰 제 2 항복 전압과 상기 제 1 누설 전류보다 작은 제 2 누설 전류를 갖는 적어도 두 쌍 이상의 백 투 백 제너 다이오드를 포함하고,
    상기 제 1 분기와 상기 제 2 분기 중 적어도 하나는 적어도 한 쌍의 백 투 백 제너 다이오드와 직렬인 안전 저항을 포함하며,
    상기 제 1 분기와 상기 제 2 분기의 공통 단자와 상기 게이트 단자 사이에 저항을 포함하는 것을 특징으로 하는 전원 반도체 장치.
  13. 제 12항에 있어서,
    상기 제 1 분기와 상기 제 2 분기는 상기 게이트 신호 라인에 연결되고 하나 이상의 저항은 상기 게이트 신호 라인에 대한 각각의 분기 연결들 사이에 배치되는 것을 특징으로 하는 전원 반도체 장치.
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